TW201401287A - 移位暫存器、驅動器電路、顯示裝置 - Google Patents

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Takayuki Mizunaga
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Abstract

本發明之移位暫存器構成為於第1及第2中途段中，分別設置輸入時脈信號之第1輸入端子、輸入與上述時脈信號不同相位之時脈信號之第2輸入端子、經由輸出電晶體連接於第1輸入端子之輸出端子、及連接於第2輸入端子及輸出電晶體且設定輸出電晶體之控制端子之電位之設定電路，於第2中途段中設置連接於上述設定電路且輸入控制信號之控制電路，將輸入至初段之移位開始信號變為有效至末段之輸出自有效變為無效之期間作為動作期間，輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第2中途段之第2輸入端子之時脈信號為無效。藉此，抑制於各段中輸入複數個時脈信號之移位暫存器之誤動作。

Description

移位暫存器、驅動器電路、顯示裝置
本發明係關於一種使用於顯示裝置等之移位暫存器。
專利文獻1中，揭示有如下技術：在包含移位暫存器之掃描線驅動電路中，於垂直返馳(消隱)期間，藉由停止輸入至移位暫存器之時脈信號(固定為無效)謀求降低消耗電力。
[先前技術文獻] [專利文獻]
[專利文獻1]日本公開專利公報「特開2010-49767號公報」
發明者們發現：在對各段輸入複數個時脈信號之移位暫存器中，若於移位暫存器之非動作期間停止上述複數個時脈信號，則有因移位暫存器之動作期間初期之該等時脈信號間之相位關係而引起誤動作之虞。
本發明之目的在於抑制對各段輸入複數個時脈信號之移位暫存器之誤動作。
本移位暫存器包含初段、第1中途段、第2中途段、及末段，且於第1及第2中途段中，分別設置第1輸入端子、第2輸入端子、經由輸 出電晶體連接於第1輸入端子之輸出端子、及連接於第2輸入端子及輸出電晶體並設定輸出電晶體之控制端子之電位之設定電路，對第1輸入端子與第2輸入端子輸入不同相位之時脈信號，於第2中途段中，設置連接於上述設定電路並輸入控制信號之控制電路，將輸入至初段之移位開始信號變為有效至末段之輸出自有效變為無效之期間(或自移位開始信號成為有效至末段復位之期間)作為動作期間，而輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第2中途段之第2輸入端子之時脈信號為無效。
如此般，藉由在第2中途段設置設定電路，輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，即使輸入至第2中途段之第2輸入端子之時脈信號為無效，仍可防止第2中途段之誤動作。
可抑制對各段輸入複數個時脈信號之移位暫存器之誤動作。
A~D‧‧‧供給時脈信號CKA~CKD之配線
a~d‧‧‧供給時脈信號CKa~CKd之配線
AC‧‧‧調整電路
C1‧‧‧電容
CK1~CK4‧‧‧輸入端子
CTm‧‧‧控制端子(m段)
DCC‧‧‧顯示控制電路
GD‧‧‧閘極驅動器
GLm‧‧‧(連接於m段之)掃描信號線
Gm‧‧‧第m條掃描信號線
L/l‧‧‧供給初始化信號INTL/INTl之配線
LCD‧‧‧液晶顯示裝置
LTm‧‧‧初始化端子
M1~M12‧‧‧電晶體
nA‧‧‧節點
nB‧‧‧節點
NT‧‧‧非動作期間
OTm‧‧‧輸出端子(m段)
P‧‧‧供給電源電位(VSS)之配線
PC‧‧‧閘極/汲極寄生電容
PT‧‧‧動作期間
RTm‧‧‧復位端子(m段)
SC‧‧‧控制電路
SD‧‧‧源極驅動器
SR1‧‧‧第1移位暫存器
SR2‧‧‧第2移位暫存器
STm‧‧‧設置端子(m段)
UCm‧‧‧單位電路(m段)
VSS‧‧‧低電源電位
W/w‧‧‧供給控制信號之配線
X/Y‧‧‧供給啟動脈衝信號SPX/SPY(控制信號)之配線
x/y‧‧‧供給啟動脈衝信號SPx/SPy(控制信號)之配線
圖1係顯示實施例1之移位暫存器之單位段之電路圖。
圖2係顯示本實施形態之顯示裝置之構成例之方塊圖。
圖3係顯示實施例1之移位暫存器之第1~第8段之電路圖。
圖4係顯示包含實施例1之移位暫存器之第9~第16段之電路圖。
圖5係顯示包含實施例1之移位暫存器之第n-5~第n段之電路圖。
圖6係顯示實施例1之移位暫存器之動作之時序圖。
圖7係顯示實施例1之移位暫存器之第1變化例之電路圖。
圖8係顯示圖7之移位暫存器之動作之時序圖。
圖9係顯示實施例1之移位暫存器之第2變化例之電路圖。
圖10係顯示圖9之移位暫存器之動作之時序圖。
圖11係顯示實施例1之移位暫存器之第3變化例之電路圖。
圖12係顯示圖11之移位暫存器之動作之時序圖。
圖13係顯示圖1之另一構成例之電路圖(a)與輸入信號之波形(b)。
圖14(a)、(b)係顯示實施例2之移位暫存器之單位段之電路圖。
圖15係顯示實施例2之移位暫存器之第1~第8段之電路圖。
圖16係顯示包含實施例2之移位暫存器之第9~第16段之電路圖。
圖17係顯示包含實施例2之移位暫存器之第n-5~第n段之電路圖。
圖18係顯示實施例2之移位暫存器之第1變化例之電路圖。
圖19係顯示圖14之另一構成例之電路圖(a)、(b)與輸入信號之波形(c)。
圖20係顯示實施例3之移位暫存器之單位段之電路圖。
圖21係顯示實施例3之移位暫存器之第1~第8段之電路圖。
圖22係顯示包含實施例3之移位暫存器之第9~第16段之電路圖。
圖23係顯示包含實施例3之移位暫存器之第n-5~第n段之電路圖。
圖24係顯示實施例3之移位暫存器之動作之時序圖。
圖25係顯示實施例3之移位暫存器之第1變化例之電路圖。
圖26係顯示圖25之移位暫存器之動作之時序圖。
圖27係顯示實施例3之移位暫存器之第2變化例之電路圖。
圖28係顯示圖27之移位暫存器之動作之時序圖。
圖29係顯示實施例1之移位暫存器之第3變化例之電路圖。
圖30係顯示圖20之另一構成例之電路圖(a)及其輸入信號之波形(b)。
圖31(a)、(b)係顯示實施例4之移位暫存器之單位段之電路圖。
圖32係顯示實施例4之移位暫存器之第1~第8段之電路圖。
圖33係顯示包含實施例4之移位暫存器之第9~第16段之電路圖。
圖34係顯示包含實施例4之移位暫存器之第n-5~第n段之電路圖。
圖35係顯示實施例4之移位暫存器之第1變化例之電路圖。
圖36係顯示圖31之另一構成例之電路圖(a)、(b)與輸入信號之波形(c)。
圖37(a)、(b)係顯示實施例5之移位暫存器之單位段之電路圖。
圖38係顯示實施例5之移位暫存器之第1~第n段之電路圖。
圖39係顯示實施例5之移位暫存器之變化例之電路圖。
圖40係顯示實施例6之移位暫存器之單位段之電路圖。
圖41係顯示實施例6之移位暫存器之第1~第8段之電路圖。
圖42係顯示包含實施例6之移位暫存器之第9~第16段之電路圖。
圖43係顯示包含實施例6之移位暫存器之第n-5~第n段之電路圖。
圖44係顯示實施例6之移位暫存器之動作之時序圖。
圖45係顯示實施例6之移位暫存器之第1變化例之電路圖。
圖46係顯示圖45之移位暫存器之動作之時序圖。
圖47係顯示實施例6之移位暫存器之第2變化例之電路圖。
圖48係顯示圖47之移位暫存器之動作之時序圖。
圖49係顯示實施例6之移位暫存器之第3變化例之電路圖。
圖50係顯示圖49之移位暫存器之動作之時序圖。
圖51係顯示圖40之另一構成例之電路圖(a)與輸入信號之波形(b)。
圖52(a)、(b)係顯示實施例7之移位暫存器之單位段之電路圖。
圖53係顯示實施例7之移位暫存器之第1~第8段之電路圖。
圖54係顯示包含實施例7之移位暫存器之第9~第16段之電路圖。
圖55係顯示包含實施例7之移位暫存器之第n-5~第n段之電路圖。
圖56係顯示實施例7之移位暫存器之第1變化例之電路圖。
圖57係顯示圖52之另一構成例之電路圖(a)、(b)與輸入信號之波形(c)。
圖58係顯示實施例8之移位暫存器之單位段之電路圖。
圖59係顯示實施例8之移位暫存器之第1~第8段之電路圖。
圖60係顯示包含實施例8之移位暫存器之第9~第16段之電路圖。
圖61係顯示包含實施例8之移位暫存器之第n-5~第n段之電路圖。
圖62係顯示實施例8之移位暫存器之動作之時序圖。
圖63係顯示實施例8之移位暫存器之第1變化例之電路圖。
圖64係顯示圖64之移位暫存器之動作之時序圖。
圖65係顯示實施例8之移位暫存器之第2變化例之電路圖。
圖66係顯示圖65之移位暫存器之動作之時序圖。
圖67係顯示實施例8之移位暫存器之第3變化例之電路圖。
圖68係顯示圖58之另一構成例之電路圖(a)及其輸入信號之波形(b)。
圖69(a)、(b)係顯示實施例9之移位暫存器之單位段之電路圖。
圖70係顯示實施例9之移位暫存器之第1~第8段之電路圖。
圖71係顯示包含實施例9之移位暫存器之第9~第16段之電路圖。
圖72係顯示包含實施例9之移位暫存器之第n-5~第n段之電路圖。
圖73係顯示實施例9之移位暫存器之第1變化例之電路圖。
圖74係顯示圖69之另一構成例之電路圖(a)、(b)與輸入信號之波形(c)。
圖75(a)、(b)係顯示實施例10之移位暫存器之單位段之電路圖。
圖76係顯示實施例10之移位暫存器之第1~第n段之電路圖。
圖77係顯示實施例10之移位暫存器之變化例之電路圖。
圖78(a)-(c)係顯示本顯示裝置之驅動器之構成例之模式圖。
圖79係顯示除去配線L/I之情形之變化例之時序圖。
圖80係顯示使用配線W/w之情形之變化例之時序圖。
圖81係顯示實施例1之進一步之變化例之電路圖(第n-5~第n段)。
圖82係顯示實施例2之進一步之變化例之電路圖(第n-5~第n段)。
圖83係顯示實施例3之進一步之變化例之電路圖(第n-5~第n段)。
圖84係顯示實施例4之進一步之變化例之電路圖(第n-5~第n段)。
圖85係顯示實施例6之進一步之變化例之電路圖(第9~第16段)。
圖86係顯示實施例7之進一步之變化例之電路圖(第9~第16段)。
圖87係顯示實施例8之進一步之變化例之電路圖(第9~第16段)。
圖88係顯示實施例9之進一步之變化例之電路圖(第9~第16段)。
若基於圖1~圖88說明本發明之實施形態則如下所述。如圖2所示，本液晶顯示裝置LCD具備：液晶面板LCP；驅動液晶面板LCP之掃描信號線G1~Gn之閘極驅動器GD；驅動液晶面板LCP之資料信號線S1~Sn之源極驅動器SD；及控制閘極驅動器GD及源極驅動器SD之顯示控制電路DCC。另，閘極驅動器GD及源極驅動器可形成於液晶面板LCP與單一積體電路。
閘極驅動器GD包含設置於顯示部DA之一側(在將液晶面板之短 邊左右配置之圖1中為左側)之第1移位暫存器SR1及連接於此之信號輸入用之複數條配線IL1，與設置於顯示部DA之另一側(在將液晶面板之短邊左右配置之圖1中為右側)之第2移位暫存器SR2及連接於此之信號輸入用之複數條配線IL2，且第1移位暫存器SR1連接於第奇數號之掃描信號線(G1……Gn-1)，第2移位暫存器SR2連接於第偶數號之掃描信號線(G2……Gn)。
〔實施例1〕
在圖1中顯示實施例1之第1及第2移位暫存器SR1/SR2之m段(單位電路UCm)之構成例(m為自然數)。另，m為奇數之段包含於第1移位暫存器SR1，m為偶數之段包含於第2移位暫存器SR2。
如圖1所示，單位電路UCm具備4個輸入端子CK1~CK4、設置端子STm、復位端子RTm、輸出端子OTm、控制端子CTm、初始化端子LTm、N通道之電晶體M1~M12、及電容C1，且輸出端子OTm連接於液晶面板之第m條掃描信號線Gm。
在圖1中，M10之汲極連接於CK1，M10之源極連接於電容C1之一電極、M11之汲極、M12之汲極及輸出端子OTm，M10之閘極(節點nA)連接於電容C1之另一電極、M9之汲極、M8之汲極、M6之閘極、M1之源極、及M2之汲極。又，M8之閘極(節點nB)連接於M4之源極、M7之汲極、M3之汲極、M6之汲極及M5之源極，M2、M3、M6~M9及M11~M12各者之源極連接於低電源電位VSS(VGL)。又，M1之汲極及閘極連接於設置端子STm，M5之汲極及閘極連接於輸入端子CK2，M4(控制電晶體)之汲極及閘極連接於控制端子CTm，M2、M3及M12各者之閘極連接於初始化端子LTm，M7之閘極連接於輸入端子CK3，M9之閘極連接於復位端子RTm，M11之閘極連接於輸入端子CK4。
圖1及圖3~圖5中，顯示實施例1之第1及第2移位暫存器之第1~第 n段(m=1~n)之構成。如圖3~圖5所示，圖2之複數條配線IL1包含：供給4相之時脈信號CKA~CKD之配線(幹配線)A~D；供給2相之(閘極)啟動脈衝信號SPX/SPY之配線(幹配線)X/Y；供給初始化信號INTL之配線(幹配線)L；及供給低電源電位VSS之配線(電源配線)P；圖2之複數條配線IL2包含：供給4相之時脈信號CKa~CKd之配線(幹配線)a~d；供給2相之(閘極)啟動脈衝信號SPx/SPy之配線(幹配線)x/y；供給初始化信號INTl之配線(幹配線)l；及供給低電源電位VSS之配線(電源配線)P。另，液晶面板LCP之掃描信號線之數量為例如1286條(顯示部1280條、顯示部上側之虛擬掃描信號線0條、及顯示部下側之虛擬掃描信號線6條)，假定n=1286。即，移位暫存器SR1/SR2之總段數為1286=8×160+6。其中，6條虛擬掃描信號線可不特別設置。
又，在m=8k+1之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKA之配線A，輸入端子CK2連接於供給時脈信號CKD之配線D，輸入端子CK3連接於供給時脈信號CKC之配線C，輸入端子CK4連接於供給時脈信號CKB之配線B，在m=8k+2之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKa之配線a，輸入端子CK2連接於供給時脈信號CKd之配線d，輸入端子CK3連接於供給時脈信號CKc之配線c，輸入端子CK4連接於供給時脈信號CKb之配線b。
又，在m=8k+3之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKC之配線C，輸入端子CK2連接於供給時脈信號CKA之配線A，輸入端子CK3連接於供給時脈信號CKB之配線B，輸入端子CK4連接於供給時脈信號CKD之配線D，在m=8k+4之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKc之配線c，輸入端子CK2連接於供給時脈信號CKa之配線a，輸入端子CK3連接於供給時脈信號CKb之配線b，輸入端子CK4連接於供給時脈信號CKd之配 線d。
又，在m=8k+5之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKB之配線B，輸入端子CK2連接於供給時脈信號CKC之配線C，輸入端子CK3連接於供給時脈信號CKD之配線D，輸入端子CK4連接於供給時脈信號CKA之配線A，在m=8k+6之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKb之配線b，輸入端子CK2連接於供給時脈信號CKc之配線c，輸入端子CK3連接於供給時脈信號CKd之配線d，輸入端子CK4連接於供給時脈信號CKa之配線a。
又，在m=8k+7之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKD之配線D，輸入端子CK2連接於供給時脈信號CKB之配線B，輸入端子CK3連接於供給時脈信號CKA之配線A，輸入端子CK4連接於供給時脈信號CKC之配線C。又，在m=8k+8之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKd之配線d，輸入端子CK2連接於供給時脈信號CKb之配線b，輸入端子CK3連接於供給時脈信號CKa之配線a，輸入端子CK4連接於供給時脈信號CKc之配線c。
另，m=5~n-6之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於m+6段之輸出端子OTm+6。又，m=1之情形時，設置端子STm連接於供給啟動脈衝信號SPX之配線X，復位端子RTm連接於m+6段之輸出端子OT7；m=2之情形時，設置端子STm連接於供給啟動脈衝信號SPx之配線x，復位端子RTm連接於m+6段之輸出端子OT8；m=3之情形時，設置端子STm連接於供給啟動脈衝信號SPY之配線Y，復位端子RTm連接於m+6段之輸出端子OT9；m=4之情形時，設置端子STm連接於供給啟動脈衝信號SPy之配線y，復位端子RTm連接於m+6段之輸出端子OT10。又，m=n-5/n- 3/n-1之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於供給初始化信號INTL之配線L；m=n-4/n-2/n之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於供給初始化信號INTl之配線l。
圖6中顯示圖1~圖5之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l、配線P、(與各段連接之)掃描信號線G1~Gn、及(各段之)節點nA/節點nB各者之電位變動(信號波形)。如圖6所示，來自配線A~D之時脈信號CKA~CKD、來自配線a~d之時脈信號CKa~CKd、來自配線X/Y/x/y之啟動脈衝信號SPX/SPY/SPx/SPy、及來自配線L/l之初始化信號INTL/INTl皆為在4H(4水平掃描期間)之有效期間成為「High」之信號，且在(移位暫存器之)動作期間PT開始(啟動脈衝信號SPX上升)前之非動作期間NT，時脈信號CKA~CKD及時脈信號CKa~CKd皆為無效(Low)。另，若將掃描顯示部之掃描信號線之期間作為垂直掃描期間，則垂直掃描期間包含於動作期間PT，非動作期間包含於垂直消隱(返馳)期間。
又，啟動脈衝信號SPx較啟動脈衝信號SPX遲1H相位，啟動脈衝信號SPY較啟動脈衝信號SPx遲1H相位，啟動脈衝信號SPy較啟動脈衝信號SPY遲1H相位。
又，與啟動脈衝信號SPX下降(成為無效)同步，時脈信號CKA上升(成為有效)，時脈信號CKa較時脈信號CKA遲1H相位，時脈信號CKC較時脈信號CKa遲1H相位，時脈信號CKc較時脈信號CKC遲1H相位，時脈信號CKB較時脈信號CKc遲1H相位，時脈信號CKb較時脈信號CKB遲1H相位，時脈信號CKD較時脈信號CKb遲1H相位，時脈信號CKd較時脈信號CKD遲1H相位。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸 入端子CK2之時脈信號CKD保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成m=8k+1之段(第2中途段)之單位電路UCm中，設置包含電晶體M4之控制電路SC，將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖1、圖4、圖5)。如此，啟動脈衝信號SPX上升時(動作期間PT開始時)，使節點nB為「High」而將電晶體M8接通，從而可將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
同樣地，在m=8k+2(k為1以上)之單位電路UCm中，由於輸入至輸入端子CK1之時脈信號CKa在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKd保持無效，故在如此之單位電路UCm中，亦設置包含電晶體M4之控制電路SC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖1、圖4、圖5)。如此，啟動脈衝信號SPx上升時，使節點nB為「High」而將電晶體M8接通(ON)，從而可將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKd保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
且，藉由僅在m=1~2、8k+1及8k+2(k為1以上)之單位電路UCm中輸入啟動脈衝信號SPX/SPx，可減少啟動脈衝信號SPX/SPx之負載(鈍化等)。
其中，m=1/2之情形時，由於對(連接於M1之閘極及汲極之)設置輸出端子STm輸入啟動脈衝信號(SPX/SPx)，故代替控制電路SC而設置包含電晶體M4之調整電路AC，且將連接於M4之汲極及閘極之控制 端子CTm連接於供給低電源電位VSS之配線P。另一方面，在m=8k+3、8k+4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCm中，由於輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號為有效(至少並非無效)，故輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作之虞較少。因此，代替控制電路SC設置包含電晶體M4之調整電路AC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給低電源電位VSS之配線P。如此，藉由設置與控制電路SC相同構成之調整電路AC使電晶體M4周圍之負載在各段中一致，從而抑制向掃描信號線之輸出信號之波形在每段中偏移。
第1段之單位電路UC1(圖3)之動作係如下所述。若來自配線X之啟動脈衝信號SPX上升，則M1接通而節點nA(圖6中為nA1)成為「High」，M6/M10接通。另一方面，節點nB(圖6中為nB1)成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升則節點nA之電位進一步上升而自輸出端子OT1輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降。由於與接著自第7段之單位電路UC7之輸出端子OT7輸出脈衝同時，來自配線D之時脈信號CKD上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT1充電至「Low」。另，初始化信號INTL上升以後，時脈信號CKA~CKD及時脈信號CKa~CKd全部停止(固定為無效「Low」)。
第5段之單位電路UC5(圖3)之動作係如下所述。若自第1段之單位電路UC1之輸出端子OT1輸出脈衝，則M1接通而節點nA(圖6中為 nA5)成為「High」，M6/M10接通。另一方面，節點nB(圖6中為nB5)成為「Low」而M8斷開。在該狀態下，若來自配線B之時脈信號CKB上升則節點nA之電位進一步上升而自輸出端子OT5輸出時脈信號CKB之脈衝(寬度4H)。若時脈信號CKB下降，則節點nA之電位亦下降。由於與接著自第11段之單位電路UC11之輸出端子OT11輸出脈衝同時，來自配線C之時脈信號CKC上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT5充電至「Low」。
第9段之單位電路UC9(圖4)之動作係如下所述。首先，啟動脈衝信號SPX上升時，使節點nB(圖6中為nB9)為「High」而接通電晶體M8，並將節點nA(圖6中為nA9)充電至「Low」。藉此，避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降。由於與接著自第15段之單位電路UC15之輸出端子OT15輸出脈衝同時，來自配線D之時脈信號CKD上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT9充電至「Low」。
第n段之單位電路UCn(圖5)之動作係如下所述。若自第n-4段之單位電路UCn-4之輸出端子OTn-4輸出脈衝，則M1接通而節點nA 成為「High」，M6/M10接通。另一方面，節點nB成為「Low」而M8斷開。在該狀態下，若來自配線b之時脈信號CKb上升則節點nA之電位進一步上升而自輸出端子OTn輸出時脈信號CKb之脈衝(寬度4H)。若時脈信號CKb下降，則節點nA之電位亦下降。接著來自配線l之初始化信號INTl上升(M9接通)時，節點nA成為「Low」(M10斷開)，復位完成。同時，節點nB及輸出端子OTn亦充電至「Low」。
在圖3~圖5中，雖將控制電路SC之M4之汲極及閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖7及顯示圖7之各部之電位變動(信號波形)之圖8所示，可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖3~圖5中，雖僅在m=8k+1及8k+2(k為1以上)之單位電路UCm中設置有控制電路SC，但並不限定於此。亦如圖9及顯示圖9之各部之電位變動(信號波形)之圖10所示，可在m=5~n之單位電路UCm全體中設置控制電路SC，且在m=1~4之單位電路UCm中設置調整電路AC。如此，可針對全部段抑制各時脈信號在動作期間開始後初次上升時可能產生之誤動作。該情形時，亦如圖11及顯示圖11之各部之電位變動(信號波形)之圖12所示，可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，亦可獲得減少啟動脈衝信號之負載之效果。
在圖1、圖3~圖5中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖13(a)、 (b)所示，將初始化端子LTm連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例2〕
在圖1、圖3~圖5中，雖在m=8k+1及8k+2(k為1以上)之單位電路UCm以外之段中設置有調整電路AC，但並不限定於此。如圖14(a)、(b)所示，亦可為在i=8k+1及8k+2(k為1以上)之單位電路UCi段中設置包含電晶體M4之控制電路SC，另一方面，在j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段不設置調整電路AC之構成。圖15~圖17中顯示該情形之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖15~圖17之各部之電位變動(信號波形)係如圖6所示。在實施例2中，由於削減各移位暫存器內之電晶體之數量，故可提高製造成品率。
在圖15~圖17中，雖將控制電路SC之M4之汲極及閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖18所示，可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖14(a)、(b)及圖15~圖17中，雖設置有供給初始化信號INTL．INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖19(a)~(c)所示，將初始化端子LTi/LTj連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例3〕
在圖1、圖3~圖5中，雖在m段之單位電路UCm中設置有電晶體M4，但並不限定於此。如圖20所示，亦可(代替電晶體M4)設置電晶體Mz。在圖20中，M10之汲極連接於CK1，M10之源極連接於電容C1之一電極、M11之汲極、M12之汲極及輸出端子OTm，M10之閘極(節點nA)連接於電容C1之另一電極、M9之汲極、M8之汲極、Mz之汲極、M6之閘極、M1之源極、及M2之汲極。又，M8之閘極(節點nB)連接於M7之汲極、M3之汲極、M6之汲極及M5之源極，Mz、M2、M3、M6~M9及M11~M12各者之源極連接於低電源電位VSS(VGL)。又，M1之汲極及閘極連接於設置端子STm，M5之汲極及閘極連接於輸入端子CK2，Mz(控制電晶體)之閘極連接於控制端子CTm，M2、M3及M12各者之閘極連接於初始化端子LTm，M7之閘極連接於輸入端子CK3，M9之閘極連接於復位端子RTm，M11之閘極連接於輸入端子CK4。
圖21~圖23中顯示實施例3之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖21~圖23之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l及配線P與包含於單位電路UCm(m=1~n)之4個輸入端子CK1~CK4、設置端子STm、復位端子RTm、輸出端子OTm、控制端子CTm及初始化端子LTm之連接關係與圖1、圖3~圖5相同。
又，圖24中顯示圖21~圖23之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l、配線P、(連接於各段之)掃描信號線G1~Gn、及(各段之)節點nA/節點nB各者之電位變動(信號波形)。如圖24所示，來自配線A~D之時脈信號CKA~CKD、來自配線a~d之時脈信號CKa~CKd、來自配線X/Y/x/y之啟動脈衝信號SPX/SPY/SPx/SPy、及來自配線L/l之初始化信號INTL/INTl全部與圖6相同。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸 入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKD保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成m=8k+1之段(第2中途段)之單位電路UCm中，設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖20~23)。如此，可在啟動脈衝信號SPX上升時(動作期間PT開始時)，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
同樣地，在m=8k+2(k為1以上)之單位電路UCm中，亦由於輸入至輸入端子CK1之時脈信號CKa在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKd保持無效，故在如此之單位電路UCm中，設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖20~圖23)。如此，可在啟動脈衝信號SPx上升時，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKd保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
然而，m=1/2之情形時，由於對(連接於M1之閘極及汲極之)設置輸出端子STm輸入啟動脈衝信號(SPX/SPx)，故代替控制電路SC而設置包含電晶體Mz之調整電路AC，且將連接於Mz之閘極之控制端子CTm連接於供給低電源電位VSS之配線P。另一方面，在m=8k+3、8k+4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCm中，由於輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，輸 入至輸入端子CK2之時脈信號為有效(至少並非無效)，故輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作之虞較少。因此，代替控制電路SC而設置包含電晶體Mz之調整電路AC，且將連接於Mz之閘極之控制端子CTm連接於供給低電源電位VSS之配線P。如此，可藉由設置與控制電路SC相同構成之調整電路AC使電晶體Mz周圍之負載在各段中一致。
第1段之單位電路UC1(圖21)之動作係如下所述。若來自配線X之啟動脈衝信號SPX上升，則M1接通而節點nA(圖24中為nA1)為「High」，M6/M10接通。另一方面，節點nB(圖24中為nB1)為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT1輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降。由於與接著自第7段之單位電路UC7之輸出端子OT7輸出脈衝同時，來自配線D之時脈信號CKD上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT1充電至「Low」。另，初始化信號INTL上升以後，時脈信號CKA~CKD及時脈信號CKa~CKd全部停止(固定為無效「Low」)。
第5段之單位電路UC5(圖21)之動作係如下所述。若自第1段之單位電路UC1之輸出端子OT1輸出脈衝，則M1接通而節點nA(圖24中為nA5)為「High」，M6/M10接通。另一方面，節點nB(圖24中為nB5)為「Low」而M8斷開。在該狀態下，若來自配線B之時脈信號CKB上升，則節點nA之電位進一步上升而自輸出端子OT5輸出時脈信號CKB之脈衝(寬度4H)。若時脈信號CKB下降，則節點nA之電位亦下降。由 於與接著自第11段之單位電路UC11之輸出端子OT11輸出脈衝同時，來自配線C之時脈信號CKC上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT5充電至「Low」。
第9段之單位電路UC9(圖22)之動作係如下所述。首先，啟動脈衝信號SPX上升時，接通電晶體Mz，將節點nA(圖24中為nA9)充電至「Low」。藉此，可避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB(圖24中為nB9)為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降。由於與接著自第15段之單位電路UC15之輸出端子OT15輸出脈衝同時，來自配線D之時脈信號CKD上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT9充電至「Low」。
第n段之單位電路UCn(圖23)之動作係如下所述。若自第n-4段之單位電路UCn-4之輸出端子OTn-4輸出脈衝，則M1接通而節點nA為「High」，M6/M10接通。另一方面，節點nB為「Low」而M8斷開。在該狀態下，若來自配線b之時脈信號CKb上升，則節點nA之電位進一步上升而自輸出端子OTn輸出時脈信號CKb之脈衝(寬度4H)。若時脈信號CKb下降，則節點nA之電位亦下降。接著來自配線1之初始化信號INTl上升(M9接通)時，節點nA為「Low」(M10斷開)，復位 完成。同時，節點nB及輸出端子OTn亦充電至「Low」。
在圖21~圖23中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖25及顯示圖25之各部之電位變動(信號波形)之圖26所示，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖21~圖23中，雖僅在m=8k+1及8k+2(k為1以上)之單位電路UCm中設置有控制電路SC，但並不限定於此。如圖27及顯示圖27之各部之電位變動(信號波形)之圖28所示，可在m=5~n之單位電路UCm全體中設置控制電路SC，且在m=1~4之單位電路UCm中設置調整電路AC。如此，可針對全部段抑制各時脈信號在動作期間開始後初次上升時可能產生之誤動作。該情形時，亦如圖29所示(另，圖29之各部之電位變動係如圖28所示)，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，亦可獲得減少啟動脈衝信號之負載之效果。
在圖20~圖23中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖30(a)、(b)所示，將初始化端子LTm連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例4〕
在圖20~圖23中，雖在m=8k+1及8k+2(k為1以上)之單位電路UCm以外之段中設置有調整電路AC，但並不限定於此。如圖31(a)、(b)所示，亦可為在i=8k+1及8k+2(k為1以上)之單位電路UCi段中設置包含電晶體Mz之控制電路SC，另一方面，在j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段不設置調整電路AC之構成。圖32~圖34中顯示該情形之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖32~圖34之各部之電位變動(信號波形)係如圖24所示。在實施例4中，由於削減各移位暫存器內之電晶體之數量，故可提高製造成品率。
在圖32~圖34中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖35所示，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖31(a)、(b)及圖32~圖34中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖36(a)~(c)所示，將初始化端子LTi/LTj連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例5〕
亦可為在實施例4中除去電晶體Mz，取而代之將M2作為控制電晶體，而將M2之閘極連接於控制端子CTm之構成。即，如圖37(a)、(b)所示，在i=8k+1及8k+2(k為1以上)之單位電路UCi段中，將電晶體 M2作為控制電路SC，並將M2之閘極連接於控制端子CTm，另一方面，將j=1、2、8k+3、8k+4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段中，將M2之閘極連接於初始化端子LTi。
圖38中顯示實施例5之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖38之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l及配線P與包含於單位電路UCm(m=1~n)之4個輸入端子CK1~CK4、設置端子STm、復位端子RTm、輸出端子OTm、控制端子CTm及初始化端子LTm之連接關係與圖1、圖3~圖5相同。又，圖38之各部之電位變動(信號波形)係如圖24所示。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKD保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成i=8k+1之段(第2中途段)之單位電路UCi中，將連接於電晶體M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPX之配線X(參照圖37、圖38)。如此，可在啟動脈衝信號SPX上升時(動作期間PT開始時)，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
同樣地，在i=8k+2(k為1以上)之單位電路UCi中，亦將連接於電晶體M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPx之配線x(參照圖37、圖38)。如此，可在啟動脈衝信號SPx上升時，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKd保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產 生脈衝之誤動作。
第7段之單位電路UC7(圖38)之動作係如下所述。若自第3段之單位電路之輸出端子輸出脈衝，則M1接通而節點nA(圖24中為nA7)為「High」，M6/M10接通。另一方面，節點nB(圖24中為nB7)為「Low」而M8斷開。在該狀態下，若來自配線D之時脈信號CKD上升，則節點nA之電位進一步上升而自輸出端子OT7輸出時脈信號CKD之脈衝(寬度4H)。若時脈信號CKD下降，則節點nA之電位亦下降。由於與接著自第13段之單位電路之輸出端子輸出脈衝同時，來自配線B之時脈信號CKB上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT7充電至「Low」。
第9段之單位電路UC9(圖38)之動作係如下所述。首先，啟動脈衝信號SPX上升時，接通電晶體M2，將節點nA(圖24中為nA9)充電至「Low」。藉此，可避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB(圖24中為nB9)為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降。由於與接著自第15段之單位電路UC15之輸出端子OT15輸出脈衝同時，來自配線D之時脈信號CKD上升(M8/M9接通)，故節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若初始化信號INTL上升而M3/12接通，則節點nB及輸出端子OT9充電至「Low」。
在圖38中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信 號SPX/SPx之配線(X/x)，但並不限定於此。如圖39所示，亦可將控制電路SC之M2之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
〔實施例6〕
圖40中顯示實施例6之第1及第2移位暫存器SR1/SR2之m段(單位電路UCm)之構成(m為自然數)。另，m為奇數之段包含於第1移位暫存器SR1，m為偶數之段包含於第2移位暫存器SR2。
如圖40所示，單位電路UCm具備2個輸入端子CK1~CK2、設置端子STm、復位端子RTm、輸出端子OTm、控制端子CTm、初始化端子LTm、N通道之電晶體M1~M12、及電容C1，且輸出端子OTm連接於液晶面板之第m條掃描信號線Gm。
在圖40中，M10之汲極及M7之閘極連接於CK1，M10之源極連接於電容C1之一電極、M11之汲極、M12之汲極及輸出端子OTm，M10之閘極(節點nA)連接於電容C1之另一電極、M9之汲極、M8之汲極、M6之閘極、M1之源極及M2之汲極。又，M8之閘極(節點nB)連接於M4之源極、M7之汲極、M3之汲極、M6之汲極及M5之源極，M2、M3、M6~M9及M11~M12各者之源極連接於低電源電位VSS(VGL)。又，M1之汲極及閘極連接於設置端子STm，M5之汲極及閘極以及M11之閘極連接於輸入端子CK2，M4(控制電晶體)之汲極及閘極連接於控制端子CTm，M2、M3及M12各者之閘極連接於初始化端子LTm，M9之閘極連接於復位端子RTm，M11之閘極連接於輸入端子CK2。
圖40~圖43中，顯示實施例6之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。如圖41~圖43所示，在實施例6中，亦於圖2之複數條 配線IL1中，包含供給4相之時脈信號CKA~CKD之配線(幹配線)A~D、供給2相之(閘極)啟動脈衝信號SPX/SPY之配線(幹配線)X/Y、供給初始化信號INTL之配線(幹配線)L、及供給低電源電位VSS之配線(電源配線)P，於圖2之複數條配線IL2中，包含供給4相之時脈信號CKa~CKd之配線(幹配線)a~d、供給2相之(閘極)啟動脈衝信號SPx/SPy之配線(幹配線)x/y、供給初始化信號INTl之配線(幹配線)l、及供給低電源電位VSS之配線(電源配線)P。
又，在m=8k+1之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKA之配線A，輸入端子CK2連接於供給時脈信號CKB之配線B；在m=8k+2之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKa之配線a，輸入端子CK2連接於供給時脈信號CKb之配線b。
又，在m=8k+3之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKC之配線C，輸入端子CK2連接於供給時脈信號CKD之配線D；在m=8k+4之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKc之配線c，輸入端子CK2連接於供給時脈信號CKd之配線d。
又，在m=8k+5之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKB之配線B，輸入端子CK2連接於供給時脈信號CKA之配線A；在m=8k+6之單位電路UCm中，輸入端子CK1連接於供給時脈信號CKb之配線b，輸入端子CK2連接於供給時脈信號CKa之配線a。
又，在m=8k+7之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKD之配線D，輸入端子CK2連接於供給時脈信號CKC之配線C；在m=8k+8之單位電路UCm(k為0以上之整數)中，輸入端子CK1連接於供給時脈信號CKd之配線d，輸入端子CK2連 接於供給時脈信號CKc之配線c。
另，m=5~n-6之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於m+6段之輸出端子OTm+6。又，m=1之情形時，設置端子STm連接於供給啟動脈衝信號SPX之配線X，復位端子RTm連接於m+6段之輸出端子OT7；m=2之情形時，設置端子STm連接於供給啟動脈衝信號SPx之配線x，復位端子RTm連接於m+6段之輸出端子OT8；m=3之情形時，設置端子STm連接於供給啟動脈衝信號SPY之配線Y，復位端子RTm連接於m+6段之輸出端子OT9；m=4之情形時，設置端子STm連接於供給啟動脈衝信號SPy之配線y，復位端子RTm連接於m+6段之輸出端子OT10。又，m=n-5/n-3/n-1之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於供給初始化信號INTL之配線L；m=n-4/n-2/n之情形時，設置端子STm連接於m-4段之輸出端子OTm-4，復位端子RTm連接於供給初始化信號INTl之配線l。
圖41~圖43之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l、配線P、(連接於各段之)掃描信號線G1~Gn、及(各段之)節點nA/節點nB各者之電位變動(信號波形)係如圖44所示，與圖6相同。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKD保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成m=8k+1之段(第2中途段)之單位電路UCm中，設置包含電晶體M4之控制電路SC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖42)。如此，可在啟動脈衝信號SPX上升時(動作期間PT開始時)，使節點nB為「High」而接通電晶體M8，將節點nA(電晶體M10之閘極)充 電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKB保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在m=8k+2(k為1以上)之單位電路UCm中，亦由於輸入至輸入端子CK1之時脈信號CKa在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKb保持無效，故在如此之單位電路UCm中，設置包含電晶體M4之控制電路SC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖42)。如此，可在啟動脈衝信號SPx上升時，使節點nB為「High」而接通電晶體M8，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKb保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
同樣地，在m=8k+3(k為1以上)之單位電路UCm中，設置包含電晶體M4之控制電路SC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖42)。如此，可在啟動脈衝信號SPX上升時，使節點nB為「High」而接通電晶體M8，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKC在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在m=8k+4(k為1以上)之單位電路UCm中，設置包含電晶體M4之控制電路SC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖42)。如此，可在啟動脈衝信號SPx上升時，使節點nB為「High」而接通電晶體M8，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKC在動作期 間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
且，藉由僅對m=1~4、8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCm輸入啟動脈衝信號SPX/SPx，可減少啟動脈衝信號SPX/SPx之負載(鈍化等)。
其中，m=1~4之情形時，由於對(連接於M1之閘極及汲極之)設置輸出端子STm輸入啟動脈衝信號(SPX/SPx/SPY/SPy)，故代替控制電路SC而設置包含電晶體M4之調整電路AC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給低電源電位VSS之配線P。另一方面，在m=8k+5、8k+6、8k+7、8k+8(k為0以上)之單位電路UCm中，由於輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號為有效(至少並非無效)，故輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作之虞較少。因此，代替控制電路SC而設置包含電晶體M4之調整電路AC，且將連接於M4之汲極及閘極之控制端子CTm連接於供給低電源電位VSS之配線P。如此，藉由設置與控制電路SC相同構成之調整電路AC使電晶體M4周圍之負載在各段中一致，從而可抑制向掃描信號線之輸出信號之波形在每段中偏移。
第1段之單位電路UC1(圖41)之動作係如下所述。若來自配線X之啟動脈衝信號SPX上升，則M1接通而節點nA(圖44中為nA1)成為「High」，M6/M10接通。另一方面，節點nB(圖44中為nB1)成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT1輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降，接著自第7段之單位電路UC7之輸出端子OT7輸出脈衝(M9接通)時， 節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT1充電至「Low」。另，初始化信號INTL上升以後，時脈信號CKA~CKD及時脈信號CKa~CKd全部停止(固定為無效「Low」)。
第5段(第1中途段)之單位電路UC5(圖41)之動作係如下所述。若自第1段之單位電路UC1之輸出端子OT1輸出脈衝，則M1接通而節點nA(圖44中為nA5)成為「High」，M6/M10接通。另一方面，節點nB(圖44中為nB5)成為「Low」而M8斷開。在該狀態下，若來自配線B之時脈信號CKB上升，則節點nA之電位進一步上升而自輸出端子OT5輸出時脈信號CKB之脈衝(寬度4H)。若時脈信號CKB下降，則節點nA之電位亦下降，接著自第11段之單位電路UC11之輸出端子OT11輸出脈衝(M9接通)時，節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT5充電至「Low」。
第9段(第2中途段)之單位電路UC9(圖42)之動作係如下所述。首先，啟動脈衝信號SPX上升時，使節點nB(圖44中為nB9)為「High」而接通電晶體M8，將節點nA(圖44中為nA9)充電至「Low」。藉此，可避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降，接著自第15段之單位電路UC15之輸出端子OT15輸出脈 衝(M9接通)時，節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT9充電至「Low」。
第n段之單位電路UCn(圖43)之動作係如下所述。若自第n-4段之單位電路UCn-4之輸出端子OTn-4輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB成為「Low」而M8斷開。在該狀態下，若來自配線b之時脈信號CKb上升，則節點nA之電位進一步上升而自輸出端子OTn輸出時脈信號CKb之脈衝(寬度4H)。若時脈信號CKb下降，則節點nA之電位亦下降。接著來自配線l之初始化信號INTl上升(M9接通)時，節點nA成為「Low」(M10斷開)，復位完成。同時，節點nB及輸出端子OTn亦充電至「Low」。
在圖41~圖43中，雖將控制電路SC之M4之汲極及閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖45及顯示圖45之各部之電位變動(信號波形)之圖46所示，亦可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖41~圖43中，雖僅在m=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCm中設置有控制電路SC，但並不限定於此。如圖47及顯示圖47之各部之電位變動(信號波形)之圖48所示，亦可在m=5~n之單位電路UCm全體中設置控制電路SC，且在m=1~4之單位電路UCm中設置調整電路AC。如此，可針對全部段抑制各時脈信號在動作期間開始後初次上升時可能產生之誤動作。該情形時，亦如圖49及顯示圖49之各部之電位變動(信號波形)之圖50所示，可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接 於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，亦可獲得減少啟動脈衝信號之負載之效果。
在圖40~圖43中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖51(a)、(b)所示，將初始化端子LTm連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例7〕
在圖40~圖43中，雖在m=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCm以外之段中設置有調整電路AC，但並不限定於此。如圖52(a)、(b)所示，亦可為在i=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCi段中設置包含電晶體M4之控制電路SC，另一方面，在j=1~4、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段不設置調整電路AC之構成。圖53~圖55中顯示該情形之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖53~圖55之各部之電位變動(信號波形)係如圖44所示。在實施例7中，由於削減各移位暫存器內之電晶體之數量，故可提高製造成品率。
在圖53~圖55中，雖將控制電路SC之M4之汲極及閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖56所示，可將控制電路SC之M4之汲極及閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖52~圖55中，雖設置有供給初始化信號INTL/INTl之配線 (L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖57(a)~(c)所示，將初始化端子LTi/LTj連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例8〕
在圖40~圖43中，雖在m段之單位電路UCm中設置有電晶體M4，但並不限定於此。如圖58所示，亦可(代替電晶體M4)而設置電晶體Mz。在圖58中，M10之汲極及M7之閘極連接於CK1，M10之源極連接於電容C1之一電極、M11之汲極、M12之汲極及輸出端子OTm，M10之閘極(節點nA)連接於電容C1之另一電極、M9之汲極、M8之汲極、Mz之汲極、M6之閘極、M1之源極、及M2之汲極。又，M8之閘極(節點nB)連接於M7之汲極、M3之汲極、M6之汲極及M5之源極，Mz、M2、M3、M6~M9及M11~M12各者之源極連接於低電源電位VSS(VGL)。又，M1之汲極及閘極連接於設置端子STm，M5之汲極及閘極以及M11之閘極連接於輸入端子CK2，Mz(控制電晶體)之閘極連接於控制端子CTm，M2、M3及M12各者之閘極連接於初始化端子LTm，M9之閘極連接於復位端子RTm。
圖59~圖61中顯示實施例8之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖59~圖61之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l及配線P與包含於單位電路UCm(m=1~n)之2個輸入端子CK1~CK2、設置端子STm、復位端子RTm、輸出端子OTm、控制端子CTm及初始化端子LTm之連接關係與圖40~圖43相同。
又，圖62中顯示圖59~圖61之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l、配線P、(連接於各段之)掃描信號線G1~Gn、及(各段之)節點nA/節點nB各者之電位變動(信號波形)。如圖62所示，來自配 線A~D之時脈信號CKA~CKD、來自配線a~d之時脈信號CKa~CKd、來自配線X/Y/x/y之啟動脈衝信號SPX/SPY/SPx/SPy、及來自配線L/l之初始化信號INTL/INTl全部與圖44(圖6)相同。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKB保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成m=8k+1之段(第2中途段)之單位電路UCm中設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖60)。如此，可在啟動脈衝信號SPX上升時(動作期間PT開始時)，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKB保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在m=8k+2(k為1以上)之單位電路UCm中，亦設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖60)。如此，可在啟動脈衝信號SPx上升時，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKb保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在m=8k+3(k為1以上)之單位電路UCm中，亦設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPX之配線X(參照圖60)。如此，可在啟動脈衝信號SPX上升時，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至 「Low」。因此，即使時脈信號CKC在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在m=8k+4(k為1以上)之單位電路UCm中，亦設置包含電晶體Mz之控制電路SC，且將連接於Mz之閘極之控制端子CTm連接於供給啟動脈衝信號SPx之配線x(參照圖60)。如此，可在啟動脈衝信號SPx上升時，接通電晶體Mz，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKc在動作期間開始後初次上升時時脈信號CKd保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
其中，m=1~4之情形時，由於對(連接於M1之閘極及汲極之)設置輸出端子STm輸入啟動脈衝信號(SPX/SPx/SPY/SPy)，故代替控制電路SC而設置包含電晶體Mz之調整電路AC，且將連接於Mz之閘極之控制端子CTm連接於供給低電源電位VSS之配線P。另一方面，在m=8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCm中，由於輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號為有效(至少並非無效)，故輸入至輸入端子CK1之時脈信號在動作期間開始後初次上升時，(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作之虞較少。因此，代替控制電路SC而設置包含電晶體Mz之調整電路AC，且將連接於Mz之閘極之控制端子CTm連接於供給低電源電位VSS之配線P。如此，可藉由設置與控制電路SC相同構成之調整電路AC使電晶體Mz周圍之負載在各段中一致。
第5段(第1中途段)之單位電路UC5(圖60)之動作係如下所述。若自第1段之單位電路UC1之輸出端子OT1輸出脈衝，則M1接通而節點nA(圖62中為nA5)成為「High」，M6/M10接通。另一方面，節點nB(圖 62中為nB5)成為「Low」而M8斷開。在該狀態下，若來自配線B之時脈信號CKB上升，則節點nA之電位進一步上升而自輸出端子OT5輸出時脈信號CKB之脈衝(寬度4H)。若時脈信號CKB下降，則節點nA之電位亦下降，接著自第11段之單位電路UC11之輸出端子OT11輸出脈衝(M9接通)時，節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT5充電至「Low」。
第9段(第2中途段)之單位電路UC9(圖60)之動作係如下所述。首先，啟動脈衝信號SPX上升時，接通電晶體Mz，將節點nA(圖62中為nA9)充電至「Low」。藉此，可避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降，接著自第15段之單位電路UC15之輸出端子OT15輸出脈衝(M9接通)時，節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT9充電至「Low」。
在圖59~圖61中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖63及顯示圖63之各部之電位變動(信號波形)之圖64所示，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線 w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖59~圖61中，雖僅在m=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCm中設置有控制電路SC，但並不限定於此。如圖65及顯示圖65之各部之電位變動(信號波形)之圖66所示，亦可在m=5~n之單位電路UCm全體中設置控制電路SC，且在m=1~4之單位電路UCm中設置調整電路AC。如此，可針對全部段抑制各時脈信號在動作期間開始後初次上升時可能產生之誤動作。該情形時，亦如圖67所示(另，圖67之各部之電位變動係如圖64所示)，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，亦可獲得減少啟動脈衝信號之負載之效果。
在圖59、圖61中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖68(a)、(b)所示，將初始化端子LTm連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例9〕
在圖59~圖61中，雖在m=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCm以外之段中設置有調整電路AC，但並不限定於此。如圖69(a)、(b)所示，亦可為在i=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCi段中設置包含電晶體Mz之控制電路SC，另一方面，在j=1、2、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段中不設置調整電路AC之構成。圖70~圖72中顯示該情形之第1及 第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖70~圖72之各部之電位變動(信號波形)係如圖62所示。在實施例9中，由於削減各移位暫存器內之電晶體之數量，故可提高製造成品率。
在圖70~圖72中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖73所示，可將控制電路SC之Mz之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
在圖58~圖61中，雖設置有供給初始化信號INTL/INTl之配線(L/l)，但並不限定於此。亦可不設置(除去)配線(L/l)，而如圖74(a)、(b)所示，將初始化端子LTi/LTj連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，將初始化用之2個脈衝(與來自最終段之輸出端子之脈衝下降同時上升之、寬度4H之脈衝與較其遲1H上升之同類型之脈衝)載於配線(X/x)。如此可削減信號輸入用之配線之數量。
〔實施例10〕
亦可為在實施例9中除去電晶體Mz，代替其將M2作為控制電晶體而將M2之閘極連接於控制端子CTm之構成。即，如圖75(a)、(b)所示，在i=8k+1及8k+2以及8k+3及8k+4(k為1以上)之單位電路UCi段中將電晶體M2作為控制電路SC，並將M2之閘極連接於控制端子CTm，另一方面，在j=1、2、8k+5、8k+6、8k+7、及8k+8(k為0以上)之單位電路UCj段中將M2之閘極連接於初始化端子LTi。
圖76中顯示實施例10之第1及第2移位暫存器之第1~第n段(m=1~n)之構成。另，圖76之配線A~D、配線a~d、配線X/Y、配線x/y、配線L/l及配線P與包含於單位電路UCm(m=1~n)之2個輸入端子CK1~CK2、設置端子STm、復位端子RTm、輸出端子OTm、控制端子 CTm及初始化端子LTm之連接關係與圖40~圖43相同。又，圖76之各部之電位變動(信號波形)係如圖62所示。
該情形時，在m=8k+1(k為1以上)之單位電路UCm中，輸入至輸入端子CK1之時脈信號CKA在動作期間開始後初次上升時，輸入至輸入端子CK2之時脈信號CKD保持無效(節點nB為「Low」，電晶體M8斷開)。
發明者們著眼於該點，在構成i=8k+1之段(第2中途段)之單位電路UCi中，將連接於電晶體M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPX之配線X(參照圖75、圖76)。如此，可在啟動脈衝信號SPX上升時(動作期間PT開始時)，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKA在動作期間開始後初次上升時時脈信號CKB保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在i=8k+2(k為1以上)之單位電路UCi中，亦將連接於電晶體M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPx之配線x。如此，可在啟動脈衝信號SPx上升時，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKa在動作期間開始後初次上升時時脈信號CKb保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在i=8k+3(k為1以上)之單位電路UCi中，亦將連接於電晶體M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPX之配線X。如此，可在啟動脈衝信號SPX上升時，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKC在動作期間開始後初次上升時時脈信號CKD保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
又，在i=8k+4(k為1以上)之單位電路UCi中，亦將連接於電晶體 M2之閘極之控制端子CTi連接於供給啟動脈衝信號SPx之配線x。如此，可在啟動脈衝信號SPx上升時，接通電晶體M2，將節點nA(電晶體M10之閘極)充電至「Low」。因此，即使時脈信號CKc在動作期間開始後初次上升時時脈信號CKd保持無效，仍可避免(起因於電晶體M10之閘極/汲極寄生電容PC)自輸出端子OTm產生脈衝之誤動作。
第7段之單位電路UC7(圖76)之動作係如下所述。若自第3段之單位電路之輸出端子輸出脈衝，則M1接通而節點nA(圖62中為nA7)成為「High」，M6/M10接通。另一方面，節點nB(圖62中為nB7)成為「Low」而M8斷開。在該狀態下，若來自配線D之時脈信號CKD上升，則節點nA之電位進一步上升而自輸出端子OT7輸出時脈信號CKD之脈衝(寬度4H)。若時脈信號CKD下降，則節點nA之電位亦下降，接著自第13段之單位電路UC13之輸出端子OT13輸出脈衝(M9接通)時，節點nB為「High」，節點nA為「Low」(M10斷開)，復位完成。其後，若與來自最終段之單位電路UCn之輸出端子OTn之脈衝下降同時，初始化信號INTL上升而M2/3/12接通，則節點nA及節點nB以及輸出端子OT7充電至「Low」。
第9段之單位電路UC9(圖76)之動作係如下所述。首先，啟動脈衝信號SPX上升時，接通電晶體M2，將節點nA(圖62中為nA9)充電至「Low」。藉此，避免動作期間開始後時脈信號CKA初次上升時，自輸出端子OT9產生脈衝之誤動作。其後，若自第5段之單位電路UC5之輸出端子OT5輸出脈衝，則M1接通而節點nA成為「High」，M6/M10接通。另一方面，節點nB(圖62中為nB9)成為「Low」而M8斷開。在該狀態下，若來自配線A之時脈信號CKA上升，則節點nA之電位進一步上升而自輸出端子OT9輸出時脈信號CKA之脈衝(寬度4H)。若時脈信號CKA下降，則節點nA之電位亦下降，接著自第15段之單位電路UC15之輸出端子OT15輸出脈衝(M9接通)時，節點nB為 「High」，節點nA為「Low」(M10斷開)時，復位完成。其後，若初始化信號INTL上升而M3/12接通，則節點nB及輸出端子OT9充電至「Low」。
在圖76中，雖將控制電路SC之Mz之閘極連接於供給啟動脈衝信號SPX/SPx之配線(X/x)，但並不限定於此。如圖77所示，亦可將控制電路SC之M2之閘極連接於與配線(X/x)不同之配線(W/w)，並對連接於奇數段之配線W供給與啟動脈衝信號SPX同步之控制信號，對連接於偶數段之配線w供給與啟動脈衝信號SPx同步之控制信號。如此，可減少啟動脈衝信號之負載。
〔關於實施例1-10〕
圖2之閘極驅動器中，包含分別供給4相之(閘極)啟動脈衝信號SPX/SPY/SPx/SPy之配線(幹配線)X/Y/x/y、與上述實施例1-10之第1及第2移位暫存器SR1/SR2，為減少啟動脈衝信號之負載，期望以不與第1及第2移位暫存器SR1/SR2重疊之方式配置配線(幹配線)X/Y/x/y。例如，如圖78(a)所示，在液晶面板上單一積體電路形成閘極驅動器之情形時，在玻璃基板之作為短邊之2個邊緣(玻璃端面)之一方與第1移位暫存器SR1之間形成配線X/Y，在上述2個邊緣之另一方與第2移位暫存器SR2之間形成配x/y，或如圖78(b)所示，在顯示部DA與第1移位暫存器SR1之間形成配線X/Y(配線A-D/L形成於上述2個邊緣之一方與第1移位暫存器SR1之間)，在顯示部DA與第2移位暫存器SR2之間形成配線x/y(配線a-d/l形成於上述2個邊緣之另一方與第2移位暫存器SR2之間)。另，不採取框架空間之情形時，如圖78(c)所示，亦可將其他配線(例如，配線L/l)分別重疊配置於第1及第2移位暫存器SR1/SR2。
又，在不設置(除去)配線(L/l)，而將初始化端子LTm連接於供給啟動脈衝信號之配線(X/x/Y/y)之構成中，如圖79所示，亦可僅將1個 啟動脈衝(動作期間開始之前立即上升之脈衝)載於配線(X/x/Y/y)。
又，在使用配線W/w之構成中載於配線W/w之脈衝，可較相位最超前之時脈信號(CKA)之最初之時脈更靠前，亦可與啟動脈衝在時間上錯開(參照圖80)。
又，在鑑於減少啟動脈衝信號之負載之點，而將包含於控制電路SC之控制電晶體連接於配線X或配線x之上述實施例中，亦可為如將該等控制電晶體選擇性地連接於(使4配線分擔負載而非2配線)配線X、配線x、配線Y、及配線y之構成。例如，對實施例1之圖5進行變化，而如圖81所示，將單位電路UCn-5之M4之汲極及閘極連接於配線Y，將單位電路UCn-4之M4之汲極及閘極連接於配線y。同樣地，如圖82般對實施例2之圖17進行變化，如圖83般對實施例3之圖23進行變化，如圖84般對實施例4之圖34進行變化。又，對實施例6之圖42進行變化，而如圖85所示，將單位電路UC11之M4之汲極及閘極連接於配線Y，將單位電路UC11之M4之汲極及閘極連接於配線y。同樣地，如圖86般對實施例7之圖54進行變化，如圖87般對實施例8之圖60進行變化，如圖88般對實施例9之圖71進行變化。
作為上述實施例1-10之第1及第2移位暫存器SR1/SR2之各電晶體，可使用對半導體層使用氧化物半導體、例如IGZO(InGaZnOx)之TFT(薄膜電晶體)。該情形時，由於可考慮到因電晶體M10之閘極/汲極間寄生電容PC，電晶體M10之閘極(節點nA)之電位上升而容易產生洩漏電流(由於使用氧化物半導體之TFT接通特性優異)，故如上述各實施例般，可以說在動作期間開始時確實地將節點nA充電至VSS(Low)之意義較大。又，由於在使用氧化物半導體之液晶面板中為減少消耗電力而延長垂直消隱期間(包含非動作期間)之情況較多，而可考慮到會導致在該期間節點nA放電，故，在該點上，亦可以說在動作期間開始時確實地將節點nA充電至VSS之意義較大。
當然，作為上述實施例1-10之第1及第2移位暫存器SR1/SR2之各電晶體，亦可使用對半導體層使用非晶矽或多晶矽之TFT(薄膜電晶體)。如此之TFT，由於可考慮到與使用氧化物半導體之TFT比較斷開時之洩漏電流較大，會導致於垂直消隱期間(即使垂直消隱期間不長)節點nA放電，或，使用非晶矽之情形時電晶體M10之寄生電容較大，因時脈上升時之汲極之上升而容易於M10中產生較大之洩漏電流，故可以說在動作開始時確實地將節點nA充電至VSS之意義較大。
如上所述，本移位暫存器包含初段、第1中途段、第2中途段、及末段，且於第1及第2中途段中分別設置第1輸入端子、第2輸入端子、經由輸出電晶體而連接於第1輸入端子之輸出端子、及連接於第2輸入端子及輸出電晶體且設定輸出電晶體之控制端子之電位之設定電路，對第1輸入端子與第2輸入端子輸入不同相位之時脈信號，於第2中途段中設置連接於上述設定電路且輸入控制信號之控制電路，將自輸入至初段之移位開始信號成為有效至末段之輸出自有效成為無效之期間(或自移位開始信號成為有效至末段復位之期間)作為動作期間，而輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第2中途段之第2輸入端子之時脈信號為無效。
如此般藉由在第2中途段中設置設定電路，輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，即使輸入至第2中途段之第2輸入端子之時脈信號為無效，仍可防止第2中途段之誤動作。
在本移位暫存器中，輸入至第2中途段之第1輸入端子之時脈信號及輸入至第2中途段之第2輸入端子之時脈信號，可設為在動作期間開始前固定為無效之構成。
在本移位暫存器中，可設為輸入至第1中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第1中途段之第2輸 入端子之時脈信號並非無效之構成。
在本移位暫存器中，可設為第1中途段中未設置上述控制電路之構成。
在本移位暫存器中，可設為第1中途段中設置有與上述控制電路具有相同構成，且代替控制信號而輸入定電位信號之調整電路之構成。
在本移位暫存器中，可設為上述第1中途段中設置有與上述控制電路具有相同構成且輸入初始化信號之初始化電路之構成。
在本移位暫存器中，可設為上述控制信號為輸入至初段之移位開始信號之構成。
在本移位暫存器中，可設為如下之構成：上述設定電路中包含第1及第2設定電晶體，第2輸入端子經由第1設定電晶體連接於第2設定電晶體之控制端子，且輸出電晶體之控制端子經由第2設定電晶體連接於定電位源，輸入至第2輸入端子之時脈信號為有效時，輸出電晶體斷開。
在本移位暫存器中，亦可設為上述控制電路中包含連接於第2設定電晶體之控制端子之控制電晶體，且對該控制電晶體之控制端子輸入上述控制信號之構成。
在本移位暫存器中，亦可設為上述控制電路中包含連接於輸出電晶體之控制端子之控制電晶體，且對該控制電晶體之控制端子輸入上述控制信號之構成。
在本移位暫存器中，亦可設為對輸出電晶體之半導體層使用氧化物半導體之構成。
在本移位暫存器中，亦可設為如下之構成：進而包含第3中途段，且於第3中途段中設置第1輸入端子、第2輸入端子、經由輸出電晶體連接於第1輸入端子之輸出端子、及連接於第2輸入端子及輸出電 晶體且設定輸出電晶體之控制端子之電位之設定電路，於上述第1輸入端子與第2輸入端子中輸入不同相位之時脈信號，於第3中途段中設置連接於上述設定電路且輸入控制信號之控制電路，輸入至第3中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第3中途段之第2輸入端子之時脈信號為無效，輸入至上述第2中途段之控制電路之控制信號與輸入至第3中途段之控制電路之控制信號係自不同之配線供給。
本驅動器電路為具備上述移位暫存器，且設置有傳達上述控制信號之控制配線、傳達輸入至第1輸入端子之時脈信號之第1時脈配線、傳達輸入至第2輸入端子之時脈信號之第2時脈配線之構成。
在本驅動器電路中，亦可設為將上述控制配線以不與移位暫存器重疊之方式配置之構成。
本發明並非限定於上述實施形態者，基於技術常識適宜變更上述實施形態者或組合該等而獲得者亦包含於本發明之實施形態。
[產業上之可利用性]
本發明之液晶顯示裝置係例如適合各種液晶顯示器或液晶電視。
C1‧‧‧電容
CK1~CK4‧‧‧輸入端子
CTm‧‧‧控制端子(m段)
Gm‧‧‧第m條掃描信號線
LTm‧‧‧初始化端子
M1~M12‧‧‧電晶體
nA‧‧‧節點
nB‧‧‧節點
OTm‧‧‧輸出端子(m段)
PC‧‧‧閘極/汲極寄生電容
RTm‧‧‧復位端子(m段)
STm‧‧‧設置端子(m段)
UCm‧‧‧單位電路
VSS‧‧‧低電源電位

Claims (15)

  1. 一種移位暫存器，其包含初段、第1中途段、第2中途段、及末段；且於第1及第2中途段中分別設置輸入時脈信號之第1輸入端子、輸入與上述時脈信號不同相位之時脈信號之第2輸入端子、經由輸出電晶體連接於第1輸入端子之輸出端子、及連接於第2輸入端子及輸出電晶體且設定輸出電晶體之控制端子之電位之設定電路，對第1輸入端子與第2輸入端子輸入不同相位之時脈信號；第2中途段中，設置連接於上述設定電路且輸入控制信號之控制電路；將自輸入至初段之移位開始信號成為有效至末段之輸出自有效成為無效之期間作為動作期間；輸入至第2中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第2中途段之第2輸入端子之時脈信號為無效。
  2. 如請求項1之移位暫存器，其中輸入至第2中途段之第1輸入端子之時脈信號及輸入至第2中途段之第2輸入端子之時脈信號，在動作期間開始前固定為無效。
  3. 如請求項1之移位暫存器，其中輸入至第1中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第1中途段之第2輸入端子之時脈信號並非無效。
  4. 如請求項1之移位暫存器，其中第1中途段中未設置上述控制電路。
  5. 如請求項1之移位暫存器，其中第1中途段中，設置有與上述控 制電路具有相同構成且代替控制信號而輸入定電位信號之調整電路。
  6. 如請求項1之移位暫存器，其中上述第1中途段中，設置有與上述控制電路具有相同構成且輸入初始化信號之初始化電路。
  7. 如請求項1之移位暫存器，其中使用上述移位開始信號作為上述控制信號。
  8. 如請求項1之移位暫存器，其中上述設定電路中包含第1及第2設定電晶體；且第2輸入端子經由第1設定電晶體連接於第2設定電晶體之控制端子，且輸出電晶體之控制端子經由第2設定電晶體連接於定電位源；輸入至第2輸入端子之時脈信號為有效時，輸出電晶體斷開。
  9. 如請求項8之移位暫存器，其中上述控制電路中包含連接於第2設定電晶體之控制端子之控制電晶體，且對該控制電晶體之控制端子輸入上述控制信號。
  10. 如請求項8之移位暫存器，其中上述控制電路中包含連接於輸出電晶體之控制端子之控制電晶體，且對該控制電晶體之控制端子輸入上述控制信號。
  11. 如請求項1之移位暫存器，其中對輸出電晶體之半導體層使用氧化物半導體。
  12. 如請求項1之移位暫存器，其中進而包含第3中途段；且於第3中途段中設置第1輸入端子、第2輸入端子、經由輸出電晶體連接於第1輸入端子之輸出端子、連接於第2輸入端子及輸出電晶體且設定輸出電晶體之控制端子之電位之設定電路，且對上述第1輸入端子與第2輸入端子輸入不同相位之時脈信號，於第3中途段中設置連接於上述設定電路且輸入控制信號之控制 電路，輸入至第3中途段之第1輸入端子之時脈信號在動作期間開始後初次有效化時，輸入至第3中途段之第2輸入端子之時脈信號為無效；輸入至上述第2中途段之控制電路之控制信號與輸入至第3中途段之控制電路之控制信號係自不同之配線供給。
  13. 一種驅動器電路，其包含如請求項1至12中任一項之移位暫存器，且設置有傳達上述控制信號之控制配線、傳達輸入至第1輸入端子之時脈信號之第1時脈配線、及傳達輸入至第2輸入端子之時脈信號之第2時脈配線。
  14. 如請求項13之驅動器電路，其中上述控制配線係以不與移位暫存器重疊之方式配置。
  15. 一種顯示裝置，其包含如請求項1至12中任一項之移位暫存器。
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