CN214541527U - 一种提升显示质量的gip电路 - Google Patents
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Abstract
本实用新型公布一种提升显示质量的GIP电路，栅极信号G(n‑4)在t1时刻至t2时刻写入高电位，其余时刻写入低电位，时钟信号CKn在t1时刻至t2时刻以及t6时刻后写入高电位，其余时刻写入低电位，时钟信号CK(n+4)在t1时刻至t2时刻写入高电位，在t5时刻以及t6时刻先写入高电位后写入低电位，其余时刻写入低电位，栅极信号G(n)在t3时刻至t4时刻写入高电位，其余时刻写入低电位，栅极信号G(n+4)在t5时刻以及t6时刻先写入高电位后写入低电位；上述技术方案通过引入Qb节点来抑制Q点的电压，使得Q点的放电路径不直接通过电压信号VGL，有效避免了Q点电压的衰减。
Description
技术领域
本实用新型涉及显示技术领域，尤其涉及一种提升显示质量的GIP电路。
背景技术
为了降低显示面板的制造成本，并实现窄边框，在制造过程中通常采用GIP(Gatein Panel，门面板)技术，将栅极电路(即GIP电路)集成于平板显示面板上。
对于TFT-LCD显示面板而言，GIP电路工作的稳定性是很重要的，它直接影响到画面是否可以正常显示。其中，TFT是Thin Film Transistor的简称，中文为薄膜晶体管，LCD是Liquid Crystal Display的简称，中文为液晶显示器。
因为制程方面的影响，GIP电路的晶体管的阈值电压可能小于0，这对GIP电路工作的稳定性造成影响，例如GIP电路的输出波形异常，晶体管开启和关闭异常，显示画面异常……
实用新型内容
为此，需要提供一种提升显示质量的GIP电路，解决优化GIP电路的稳定性不足的问题。
为实现上述目的，本实施例提供了一种提升显示质量的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容；
所述晶体管T1的控制端连接栅极信号G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端；
所述晶体管T2的控制端连接栅极信号G(n-4)，所述晶体管T2的输出端连接晶体管T4的控制端和晶体管T5的控制端；
所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T5的输入端、晶体管T6的控制端、晶体管T7的控制端、晶体管T9的控制端、晶体管T13的输入端和晶体管T15的输入端；
所述晶体管T4的输入端连接时钟信号CKn，所述晶体管T4的输出端连接栅极信号G(n)、晶体管T7的输入端和电容的第二极板，所述电容的第一极板连接晶体管T4的控制端；
所述晶体管T5的输出端连接电压信号VGL；
所述晶体管T6的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T6的输出端连接晶体管T9的输入端；
所述晶体管T7的输出端连接电压信号VGL；
所述晶体管T8的控制端连接清零信号CLR，所述晶体管T8的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T8的输出端连接晶体管T10的输入端；
所述晶体管T9的输出端连接电压信号VGL；
所述晶体管T10的控制端连接清零信号CLR，所述晶体管T10的输出端连接电压信号VGL；
所述晶体管T11的控制端和所述晶体管T12的控制端分别连接栅极信号G(n+4)，所述晶体管T11的输入端连接电压信号BW，所述晶体管T11的输出端连接晶体管T12的输入端，所述晶体管T12的输出端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T13的控制端和所述晶体管T14的控制端分别连接时钟信号CK(n+4)，所述晶体管T13输出端和所述晶体管T14输出端分别连接电压信号VGL；
所述晶体管T15的控制端和所述晶体管T16的控制端分别连接清零信号CLR，所述晶体管T15的输出端和所述晶体管T16的输出端连接电压信号VGL，所述晶体管T16的输入端连接栅极信号G(n)；
晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T6的输出端和晶体管T9的输入端相连接的线路和晶体管T8的输出端和晶体管T10的输入端相连接的线路上均设置Qb点，这四个Qb点通过线路相连接。
进一步地，所述GIP电路通过所述栅极信号G(n)连接显示面板上的画素。
进一步地，所述GIP电路为多个，所述画素为多个；
多个的画素阵列排布在显示面板上，每个画素均连接一个所述GIP电路的栅极信号G(n)。
进一步地，所述显示面板为LCD的显示面板。
进一步地，所述输出端为晶体管的源极。
区别于现有技术，上述技术方案通过引入Qb节点来抑制Q点的电压，使得Q点的放电路径不直接通过电压信号VGL，有效避免了Q点电压的衰减，进而稳定栅极信号G(n)传输的输出波形，进一步提高显示面板的显示质量，并降低显示面板的制造成本，提高显示面板的竞争力。
附图说明
图1为本实施例所述提升显示质量的GIP电路的结构示意图；
图2为本实施例所述提升显示质量的GIP电路的时序图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，本实施例提供一种提升显示质量的GIP电路，本实施例的每一级GIP电路共有16颗晶体管。GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容。晶体管是作为开关，用于控制线路的连通或者关断。电容是两个相互靠近的导体，两个导体中间夹一层不导电的绝缘介质，电容用于储存电荷。所述晶体管T1的控制端连接栅极信号G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端。所述晶体管T2的控制端连接栅极信号G(n-4)，所述晶体管T2的输出端连接晶体管T4的控制端和晶体管T5的控制端。所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T5的输入端、晶体管T6的控制端、晶体管T7的控制端、晶体管T9的控制端、晶体管T13的输入端和晶体管T15的输入端。所述晶体管T4的输入端连接时钟信号CKn，所述晶体管T4的输出端连接栅极信号G(n)、晶体管T7的输入端和电容的第二极板，所述电容的第一极板连接晶体管T4的控制端。所述晶体管T5的输出端连接电压信号VGL。所述晶体管T6的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T6的输出端连接晶体管T9的输入端。所述晶体管T7的输出端连接电压信号VGL。所述晶体管T8的控制端连接清零信号CLR，所述晶体管T8的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T8的输出端连接晶体管T10的输入端。所述晶体管T9的输出端连接电压信号VGL。所述晶体管T10的控制端连接清零信号CLR，所述晶体管T10的输出端连接电压信号VGL。所述晶体管T11的控制端和所述晶体管T12的控制端分别连接栅极信号G(n+4)，所述晶体管T11的输入端连接电压信号BW，所述晶体管T11的输出端连接晶体管T12的输入端，所述晶体管T12的输出端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上。所述晶体管T13的控制端和所述晶体管T14的控制端分别连接时钟信号CK(n+4)，所述晶体管T13输出端和所述晶体管T14输出端分别连接电压信号VGL。所述晶体管T15的控制端和所述晶体管T16的控制端分别连接清零信号CLR，所述晶体管T15的输出端和所述晶体管T16的输出端连接电压信号VGL，所述晶体管T16的输入端连接栅极信号G(n)。
晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T6的输出端和晶体管T9的输入端相连接的线路和晶体管T8的输出端和晶体管T10的输入端相连接的线路上均设置Qb点，这四个Qb点通过线路相连接。晶体管T2的输出端和晶体管T4的控制端相连接的线路与晶体管T6的输入端的交汇处设置Q点。
上述技术方案通过设置Qb节点来抑制Q点的电压，使得Q点的放电路径不直接通过电压信号VGL，有效避免了Q点电压的衰减，进而稳定栅极信号G(n)传输的输出波形，进一步提高显示面板的显示质量，并降低显示面板的制造成本，提高显示面板的竞争力。
在本实施例中，所述GIP电路通过所述栅极信号G(n)连接显示面板上的画素。每个画素都有一个明确的位置和被分配的色彩数，所以每个画素(Pixel)处理一个色彩通道。驱动IC是显示面板成像系统的主要部分，是集成了电阻，调节器，比较器和功率晶体管等部件，驱动IC通过GIP电路给画素提供补偿电流的作用。
在本实施例中，所述GIP电路为多个，所述画素为多个。多个的画素阵列排布在显示面板上，每个画素均连接一个所述电路的栅极信号G(n)。画素的排列方式可以是标准的RGB排列，还可以是RGBW排列、京东方排列、钻石排列等，而GIP电路跟随着画素的排列而设置。
在本实施例中，所述显示面板为LCD的显示面板。LCD是Liquid Crystal Display的简称，中文为液晶显示器。LCD的显示面板的优势是体积小、功耗低和高亮度。
在本实施例中，晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，本申请可以使用的晶体管有薄膜晶体管(Thin Film Transistor，缩写TFT)、结场效应管等，但不局限于此。优选的，本申请的晶体管(所述晶体管T1、所述晶体管T2…所述晶体管T16)均为薄膜晶体管。
在本实施例中，晶体管的控制端为栅极。所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端、所述晶体管T14的输入端、所述晶体管T15的输入端和所述晶体管T16的输入端均为漏极。那么，这16个晶体管的输出端为源极。
请参阅图2，本实施例还提供一种提升显示质量的GIP电路驱动方法，应用于上述任意一项实施例所述的GIP电路，所述驱动方法包括如下步骤：
在t1时刻至t2时刻中，栅极信号G(n-4)写入高电位，栅极信号G(n)写入低电位，栅极信号G(n+4)写入低电位，时钟信号CKn写入低电位，时钟信号CK(n+4)写入高电位；
在t2时刻至t3时刻中，栅极信号G(n-4)写入低电位，栅极信号G(n)写入低电位，栅极信号G(n+4)写入低电位，时钟信号CKn写入低电位，时钟信号CK(n+4)写入低电位；
在t3时刻至t4时刻中，栅极信号G(n-4)写入低电位，栅极信号G(n)写入高电位，栅极信号G(n+4)写入低电位，时钟信号CKn写入高电位，时钟信号CK(n+4)写入低电位；
在t4时刻至t5时刻中，栅极信号G(n-4)写入低电位，栅极信号G(n)写入低电位，栅极信号G(n+4)写入低电位，时钟信号CKn写入低电位，时钟信号CK(n+4)写入低电位；
在t5时刻至t6时刻中，栅极信号G(n-4)写入低电位，栅极信号G(n)写入低电位，栅极信号G(n+4)先写入高电位后写入低电位，时钟信号CKn写入低电位，时钟信号CK(n+4)先写入高电位后写入低电位；
在t6时刻后，栅极信号G(n-4)写入低电位，栅极信号G(n)写入低电位，栅极信号G(n+4)写入低电位，时钟信号CKn先写入高电位后写入低电位，时钟信号CK(n+4)先写入低电位后写入高电位。
其中，电压信号FW和电压信号VGH是直流高电压，电压信号FW和电压信号VGH在t1时刻至t6时刻中写入高电位；电压信号BW和电压信号VGL是直流低电压，电压信号BW和电压信号VGL在t1时刻至t6时刻中写入低电位。
需要说明的是，时钟信号CK(n)和时钟信号CK(n+4)的高电位是VGH电位，二者的低电位是VGL电位。
参阅图1和图2，结合提升显示质量的GIP电路及驱动方法来说明驱动的过程：
在t1时刻，栅极信号G(n-4)由低电平变为高电平，此时晶体管T1和晶体管T2均打开，Qb点和Q点均充电至VGH电位。由于Q点电位为高电平，故晶体管T4和晶体管T5打开，栅极信号G(n)接收到时钟信号Ckn的低电位，输出为低电平。P点电压通过晶体管T5的路径放电到低电平，P点电位为低电位。晶体管T3的输出端和晶体管T5的输入端相连接的线路上设置P点，P点连接晶体管T6的控制端、晶体管T7的控制端和晶体管T9的控制端。
在t2时刻，栅极信号G(n-4)由高电位转为低电位，此时晶体管T1和晶体管T2均处于关闭状态。Qb点和Q点均为浮动(floating)状态。Q点放电路径上晶体管有晶体管T1、晶体管T2、晶体管T11、晶体管T12/、晶体管T6、晶体管T9、晶体管T8和晶体管T10，假设这些晶体管的阈值电压Vth小于0，此时晶体管T9、晶体管T10和晶体管T11这三个晶体管的栅源电压Vgs等于0，此时晶体管无法完全关断，故Qb点的电位会受这些晶体管的漏电影响而下降，如波形图的Qb电位的曲线所示。
再考虑与Q点直接相连的晶体管，如晶体管T2、晶体管T12、晶体管T6和晶体管T8，由于晶体管T6、晶体管T8和晶体管T12这三个晶体管的栅源电压Vgs远小于0(此时Qb点的电位远大于低电位)，故Q点的电位没有漏电路径，Q点的电压可以完好的维持住。
在t3时刻，时钟信号Ckn电位由低电位转为高电位，此时Q点由于电容的耦合作用，电位在原来的高电位的基础上继续升高，晶体管T4打开的更彻底，因此栅极信号G(n)输出为时钟信号Ckn的高电位。
在t4时刻，时钟信号Ckn电位由高电位转为低电位，此时Q点由于电容的耦合作用，电位下降到原来的高电位，晶体管T4仍然维持在开启状态，因此栅极信号G(n)输出为时钟信号Ckn的低电位。
在t5时刻，栅极信号G(n+4)由低电位转为高电位，此时晶体管T11与晶体管T12打开，Q点的电位通过此路径放电到低电平。同时由于时钟信号Ck(n+4)为高电平，晶体管T13和晶体管T14均打开，分别将P点和栅极信号G(n)下拉到低电平。
在t6时刻，时钟信号Ckn由低电平转为高电平，此时晶体管T3打开，P点接受到电压信号VGH的高电平，P点电位为高电位，因此晶体管T6、晶体管T9和晶体管T7这三个晶体管处于开启状态，分别将Q点和栅极信号G(n)点的电位拉低到低电位。
在t5时刻至t6时刻中，栅极信号G(n+4)先写入高电位的时长可以和栅极信号G(n+4)后写入低电位的时长相同，也可以是不同的，具体视驱动方法而定。
同理，在t6时刻后，时钟信号CKn先写入高电位的时长可以和时钟信号CKn后写入低电位的时长相同，或者不同；时钟信号CK(n+4)先写入低电位的时长和时钟信号CK(n+4)后写入高电位的时长相同，或者不同。
上述技术方案通过设置Qb节点来抑制Q点的电压，使得Q点的放电路径不直接通过电压信号VGL，有效避免了Q点电压的衰减，进而稳定栅极信号G(n)传输的输出波形，进一步提高显示面板的显示质量，并降低显示面板的制造成本，提高显示面板的竞争力。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本实用新型的专利保护范围。因此，基于本实用新型的创新理念，对本文所述实施例进行的变更和修改，或利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本实用新型专利的保护范围之内。
Claims (5)
1.一种提升显示质量的GIP电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、晶体管T15、晶体管T16和电容；
所述晶体管T1的控制端连接栅极信号G(n-4)，所述晶体管T1的输入端连接电压信号FW，所述晶体管T1的输出端连接晶体管T2的输入端；
所述晶体管T2的控制端连接栅极信号G(n-4)，所述晶体管T2的输出端连接晶体管T4的控制端和晶体管T5的控制端；
所述晶体管T3的控制端连接时钟信号CKn，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T5的输入端、晶体管T6的控制端、晶体管T7的控制端、晶体管T9的控制端、晶体管T13的输入端和晶体管T15的输入端；
所述晶体管T4的输入端连接时钟信号CKn，所述晶体管T4的输出端连接栅极信号G(n)、晶体管T7的输入端和电容的第二极板，所述电容的第一极板连接晶体管T4的控制端；
所述晶体管T5的输出端连接电压信号VGL；
所述晶体管T6的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T6的输出端连接晶体管T9的输入端；
所述晶体管T7的输出端连接电压信号VGL；
所述晶体管T8的控制端连接清零信号CLR，所述晶体管T8的输入端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上，所述晶体管T8的输出端连接晶体管T10的输入端；
所述晶体管T9的输出端连接电压信号VGL；
所述晶体管T10的控制端连接清零信号CLR，所述晶体管T10的输出端连接电压信号VGL；
所述晶体管T11的控制端和所述晶体管T12的控制端分别连接栅极信号G(n+4)，所述晶体管T11的输入端连接电压信号BW，所述晶体管T11的输出端连接晶体管T12的输入端，所述晶体管T12的输出端连接到晶体管T2的输出端和晶体管T4的控制端相连接的线路上；
所述晶体管T13的控制端和所述晶体管T14的控制端分别连接时钟信号CK(n+4)，所述晶体管T13输出端和所述晶体管T14输出端分别连接电压信号VGL；
所述晶体管T15的控制端和所述晶体管T16的控制端分别连接清零信号CLR，所述晶体管T15的输出端和所述晶体管T16的输出端连接电压信号VGL，所述晶体管T16的输入端连接栅极信号G(n)；
晶体管T1的输出端和晶体管T2的输入端相连接的线路、晶体管T11的输出端和晶体管T12的输入端相连接的线路、晶体管T6的输出端和晶体管T9的输入端相连接的线路和晶体管T8的输出端和晶体管T10的输入端相连接的线路上均设置Qb点，这四个Qb点通过线路相连接。
2.根据权利要求1所述的一种提升显示质量的GIP电路，其特征在于，所述GIP电路通过所述栅极信号G(n)连接显示面板上的画素。
3.根据权利要求2所述的一种提升显示质量的GIP电路，其特征在于，所述GIP电路为多个，所述画素为多个；
多个的画素阵列排布在显示面板上，每个画素均连接一个所述GIP电路的栅极信号G(n)。
4.根据权利要求2所述的一种提升显示质量的GIP电路，其特征在于，所述显示面板为LCD的显示面板。
5.根据权利要求1所述的一种提升显示质量的GIP电路，其特征在于，所述输出端为晶体管的源极。
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