JP4639839B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁基板上に形成された薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）および抵抗素子を有する半導体装置およびその製造方法に関する。

多結晶シリコン（ポリシリコン）や非晶質シリコン（アモルファスシリコン）を用いた薄膜トランジスタ（ＴＦＴ）は、液晶表示装置あるいは有機ＥＬ表示装置などの表示装置や画像入力装置において、画素のスイッチング素子として利用される。

ポリシリコンは、アモルファスシリコンに比べて電子移動度が高い。このため、表示装置の画素のスイッチング素子としてポリシリコンＴＦＴを用いた場合には、同時に、画素を駆動する周辺回路をポリシリコンＴＦＴにより形成することができる（例えば、特許文献１参照）。透明絶縁基板上に周辺回路を作り込むことにより、画素を駆動する周辺回路を別のチップとして用意する必要がなくなるため、表示装置の小型化に寄与することができる。

透明絶縁基板上にポリシリコンＴＦＴにより周辺回路を作り込む場合には、ＴＦＴのポリシリコン膜を利用して周辺回路の抵抗素子を製造している。このポリシリコン膜は、数１０ｎｍ〜数１００ｎｍ程度の膜厚で、脱水素化したアモルファスシリコン膜に、レーザ光を照射し、溶融固化することによって得られる。
特開２００４−２２６７８７号公報

上記のポリシリコン膜を得るためのレーザ光の照射条件は、薄膜トランジスタのポリシリコン膜において結晶性のばらつきが小さくなるように最適化されている。従って、このポリシリコン膜を用いて抵抗素子を作製した場合に、抵抗素子を構成するポリシリコン膜の結晶性にばらつきが生じてしまうという問題があった。抵抗素子となるポリシリコン膜の結晶性にばらつきが生じた場合には抵抗値が変動してしまい、所望の回路特性を得ることができない。

この原因としては、従来、薄膜トランジスタの領域と、抵抗素子の領域とでアモルファスシリコン膜の下地の構成が異なることが挙げられる。下地の構成が異なると、レーザ光の反射光の影響や、加熱状態が異なってしまう。

本発明は上記の事情に鑑みてなされたものであり、その目的は、ポリシリコン膜を用いて薄膜トランジスタおよび抵抗素子が形成された半導体装置において、抵抗素子の抵抗値の安定化を図った半導体装置を提供することにある。

本発明の他の目的は、基板上にポリシリコン膜を用いて薄膜トランジスタおよび抵抗素子を形成する際に、安定した抵抗値をもつ抵抗素子を形成することができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明は、絶縁基板上に薄膜トランジスタおよび抵抗素子を有する半導体装置であって、前記絶縁基板上に形成され、ポリシリコンを用いたボトムゲート型の薄膜トランジスタと、前記絶縁基板上に形成され、前記ポリシリコンを用いて形成された抵抗素子とを有し、前記抵抗素子の下層に、前記薄膜トランジスタのゲート電極を利用して形成された導電性薄膜が配置されたものである。

上記の本発明の半導体装置では、ポリシリコンを用いて形成された抵抗素子の下層に、薄膜トランジスタのゲート電極を利用して形成された導電性薄膜が配置されている。抵抗素子となるポリシリコンは、アモルファスシリコンを結晶化して形成される。このアモルファスシリコンの結晶化の際に、薄膜トランジスタの領域と、抵抗素子の領域とで下地の構成が同じとなるため、結晶化のばらつきが抑制される。

上記の目的を達成するため、本発明は、基板の第１領域に薄膜トランジスタを形成し、前記基板の第２領域に抵抗素子を形成する半導体装置の製造方法であって、前記第１領域における前記基板上にゲート電極を形成し、かつ第２領域における前記基板上に前記ゲート電極材料を利用して導電性薄膜を形成する工程と、前記第１領域における前記ゲート電極上および前記第２領域における前記導電性薄膜上に、絶縁膜を形成する工程と、前記第１領域および前記第２領域における前記絶縁膜上に、アモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜をアニール処理により結晶化させて、ポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングして、前記第１領域および前記第２領域にそれぞれ半導体薄膜を形成する工程とを有する。

上記の本発明の半導体装置の製造方法では、第１領域における基板上にゲート電極を形成すると同時に、抵抗素子が形成される第２領域における基板上に導電性薄膜を形成している。これにより、アモルファスシリコン膜をアニール処理により結晶化させる工程において、第１領域と第２領域とで下地の構成が同じとなることから、結晶化のばらつきが抑制される。

本発明によれば、ポリシリコン膜を用いて薄膜トランジスタおよび抵抗素子が形成された半導体装置において、抵抗素子の抵抗値の安定化を図ることができる。
本発明の半導体装置の製造方法によれば、基板上にポリシリコン膜を用いて薄膜トランジスタおよび抵抗素子を形成する際に、安定した抵抗値をもつ抵抗素子を形成することができる。

以下に、本発明の実施の形態について、図面を参照して説明する。本実施形態では、例えば本発明の半導体装置を表示装置に利用した場合を例に説明する。

図１は、表示装置の全体構成の一例を示す模式的なブロック図である。

表示装置は、ガラスなどの絶縁基板２０の上に集積形成されている。絶縁基板２０の中央には、表示領域２が形成されており、これを囲むように周辺回路が形成されている。矩形の絶縁基板２０の上辺には、接続端子が形成されており、フレキシブルプリントケーブル（ＦＰＣ）１１を介して、電子機器本体側（セット側）と接続するようになっている。

表示領域２は、行状のゲートラインＧ１〜Ｇｍと、列状の信号ラインＳ１〜Ｓｎが互いに交差配置したマトリクス構成となっている。ゲートラインＧと信号ラインＳの交差部には、画素が形成されている。本実施形態では、各画素は液晶素子ＬＣ、補助容量ＣＳおよび薄膜トランジスタＴＦＴで構成されている。液晶素子ＬＣは画素電極とこれに対向するコモン電極（ＣＯＭ）と両者の間に保持された液晶とで構成されている。ＴＦＴのゲート電極はゲートラインＧに接続し、ソース電極は信号ラインＳに接続し、ドレイン電極は液晶素子ＬＣの画素電極に接続している。

液晶素子ＬＣは一般に交流駆動される。すなわち、信号ラインＳを介して液晶素子ＬＣに書き込まれる信号電圧は周期的に極性が反転する。これに合わせて、液晶素子ＬＣのコモン電極ＣＯＭに印加するコモン電圧ＶＣＯＭも周期的に極性反転される。また、各補助容量ＣＳに共通接続された補助容量ラインに、同じく所定の周期で極性反転する電圧が印加される。

上記の表示領域２を囲む上下左右４辺に周辺回路が集積形成されている。この周辺回路は、垂直ドライバ３と、水平ドライバ４と、ＣＯＭドライバ５と、ＣＳドライバ６と、ＤＣ／ＤＣコンバータ７ａ，７ｂと、レベルシフタ（Ｌ／Ｓ）を含むインターフェース８と、タイミングジェネレータ９と、アナログ電圧ジェネレータ１０などを含む。ただし周辺回路は、この構成に限られるものではなく、表示装置の仕様に応じて適宜必要な回路が追加される一方、不必要な回路は削除される。

垂直ドライバ３は、各ゲートラインＧ１〜Ｇｍに接続され、線順次で選択パルスを供給する。水平ドライバ４は、上下一対形成されており、各信号ラインＳ１〜Ｓｎの両端に接続して、両側から同時に所定の信号電圧を供給している。なお、この信号電圧は、ＦＰＣ１１を介してセット側から送られてくる表示データ（画像情報）に応じたものとなっている。

ＣＯＭドライバ５は、周期的に極性反転するコモン電圧ＶＣＯＭを各液晶素子ＬＣに共通するコモン電極に印加する。ＣＯＭドライバ５には、オフセット回路やスタート回路（ＣＯＭスタータ）が付属している。ＣＳドライバ６は、周期的に極性反転する電圧を、各補助容量ＣＳに共通する補助容量ラインに印加する。

ＤＣ／ＤＣコンバータ７ａは、電子機器本体からＦＰＣ１１を介して供給される一次の電源電圧をパネル（表示装置）の仕様に応じた二次の電源電圧に変換する。特に、ＤＣ／ＤＣコンバータ７ａは、正側の電源電圧ＶＤＤの変換に用いられる。これに対して、ＤＣ／ＤＣコンバータ７ｂは負側の電源電圧ＶＳＳの変換に用いられる。

Ｌ／Ｓを含むインターフェース８は、ＦＰＣ１１を介してセット側から供給されたクロック信号、同期信号、画像信号などの制御信号を受け入れる。レベルシフタＬ／Ｓは、セット側から送られてきた制御信号（外部制御信号）をレベルシフトして、表示装置内部の回路動作仕様に適合した制御信号（内部制御信号）を生成する。

タイミングジェネレータ９は、インターフェース８から送られてきたクロック信号や同期信号を処理して、回路各部のタイミング制御に必要なクロック信号などを生成する。アナログ電圧ジェネレータ１０は、予め諧調に応じた複数のレベルのアナログ電圧を、水平ドライバ４に供給する。水平ドライバ４は、電子機器の本体側から送られる画像情報に応じて諧調化されたアナログの信号電圧を液晶素子ＬＣに書き込む。

上記構成の表示装置において、周辺回路は、ポリシリコンＴＦＴおよび抵抗素子を利用して形成される。図２は、周辺回路の要部平面図である。

周辺回路の領域では、薄膜トランジスタ１０１と、抵抗素子１０２が形成されている。薄膜トランジスタ１０１は、ゲート電極２２と、ゲート電極２２上に形成されたポリシリコンからなる半導体薄膜２７と、半導体薄膜２７のソース領域およびドレイン領域に接続された電極３０を有する。このように、薄膜トランジスタ１０１は、ボトムゲート型の薄膜トランジスタである。

抵抗素子１０２は、ポリシリコンからなる半導体薄膜２８と、半導体薄膜２８の両端に電気的に接続された電極３０とを有する。２つの電極３０間における半導体薄膜２８の抵抗値が、抵抗素子１０２の抵抗値となる。

本実施形態では、抵抗素子１０２の領域において、半導体薄膜２８の下層に、導電性薄膜２３が形成されている。導電性薄膜２３は、薄膜トランジスタ１０１のゲート電極２２と同一の材料からなり、同一の製造工程で形成されたものである。

図３は、図２のＡ−Ａ’線に沿った断面図である。なお、薄膜トランジスタ１０１が形成される領域を第１領域Ａｒ１とし、抵抗素子１０２が形成される領域を第２領域Ａｒ２とする。

石英基板やガラス基板などからなる絶縁基板２０上には、第１領域Ａｒ１にゲート電極２２が形成され、第２領域Ａｒ２に導電性薄膜２３が形成されている。ゲート電極２２および導電性薄膜２３は、同一材料からなり、例えば、モリブデン、クロム、モリブデン合金、クロム合金などの金属からなる。

ゲート電極２２および導電性薄膜２３を被覆するように絶縁基板２０上に、例えば酸化シリコンからなるゲート絶縁膜２４が形成されている。第１領域Ａｒ１におけるゲート絶縁膜２４上には半導体薄膜２７が形成されており、第２領域Ａｒ２におけるゲート絶縁膜２４上には半導体薄膜２８が形成されている。半導体薄膜２７，２８は、ポリシリコン薄膜からなる。

第１領域Ａｒ１における半導体薄膜２７には、イオン注入により、活性領域２７ａと、ソース領域２７ｂと、ドレイン領域２７ｃが形成されている。

半導体薄膜２７および半導体薄膜２８上には、例えば酸化シリコンからなる層間絶縁膜２９が形成されている。第１領域Ａｒ１における層間絶縁膜２９には、ソース領域２７ｂ、ドレイン領域２７ｃに達する２つのコンタクトホール２９ａが形成されている。第２領域Ａｒ２における層間絶縁膜２９には、半導体薄膜２８の両端部に達する２つのコンタクトホール２９ａが形成されている。

コンタクトホール２９ａを埋め込むように、層間絶縁膜２９上に電極３０が形成されている。電極３０は、例えばアルミニウム、チタン、アルミニウム合金、チタン合金、銀、銀合金からなる。

次に、上記の半導体装置の製造方法について、図４〜図７を参照して説明する。

まず、図４（ａ）に示すように、絶縁基板２０上に導電性薄膜２１を形成する。導電性薄膜２１としては、低効率の小さい金属膜を形成することが好ましい。このような金属膜としては、例えば、モリブデン、クロム、モリブデン合金、クロム合金などがある。ただし、導電性薄膜２１は金属膜に限定されるものではない。

次に、図４（ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて、導電性薄膜２１をパターニングして、第１領域Ａｒ１にゲート電極２２を形成し、第２領域Ａｒ２に導電性薄膜２３を形成する。

次に、図５（ａ）に示すように、プラズマＣＶＤ法により、ゲート電極２２および導電性薄膜２３を被覆するように絶縁基板２０上に、例えば酸化シリコンからなるゲート絶縁膜２４を形成する。続いて、プラズマＣＶＤ法により、ゲート絶縁膜２４上にアモルファスシリコン膜２５を形成する。

次に、図５（ｂ）に示すように、例えばガスレーザまたは半導体レーザを用いたレーザアニール処理により、アモルファスシリコン膜２５をポリシリコン化して、ポリシリコンからなる半導体薄膜２６を形成する。続いて、イオン注入により、ボロンを低濃度注入する。必要に応じて、プラズマＣＶＤ法により、半導体薄膜２６上に酸化シリコン膜からなる保護層を形成してもよい。

次に、図６（ａ）に示すように、リソグラフィ技術およびエッチング技術を用いて、ポリシリコンからなる半導体薄膜２６をパターニングして、第１領域Ａｒ１に半導体薄膜２７を形成し、第２領域Ａｒ２に半導体薄膜２８を形成する。

次に、図６（ｂ）に示すように、第１領域Ａｒ１における半導体薄膜２７にｎ型不純物あるいはｐ型不純物をイオン注入して、活性領域２７ａと、ソース領域２７ｂと、ドレイン領域２７ｃを形成する。なお、当該工程において、第２領域Ａｒ２における半導体薄膜２８の抵抗値を調整するためのイオン注入を施してもよい。

次に、図７（ａ）に示すように、半導体薄膜２７および半導体薄膜２８を被覆して全面に、プラズマＣＶＤ法により例えば酸化シリコンからなる層間絶縁膜２９を形成する。続いて、リソグラフィ技術およびエッチング技術により、層間絶縁膜２９にコンタクトホール２９ａを形成する。これにより、第１領域Ａｒ１における層間絶縁膜２９には、ソース領域２７ｂおよびドレイン領域２７ｃに達する２つのコンタクトホール２９ａが形成される。また、第２領域Ａｒ２における層間絶縁膜２９には、半導体薄膜２８の両端部に達する２つのコンタクトホール２９ａが形成される。

次に、図７（ｂ）に示すように、コンタクトホール２９ａを埋め込むように層間絶縁膜２９上に、導電層３０ａを形成する。導電層３０ａとして、例えばアルミニウム、チタン、アルミニウム合金、チタン合金、銀、銀合金を成膜する。

次に、リソグラフィ技術およびエッチング技術により導電層３０ａをパターニングして、薄膜トランジスタ１０１のソース領域２７ｂおよびドレイン領域２７ｃに接続する電極３０と、抵抗素子１０２を構成する半導体薄膜２８に接続する電極３０を形成する（図３参照）。

以上のようにして、薄膜トランジスタ１０１と抵抗素子１０２が形成される。周辺回路における薄膜トランジスタ１０１の形成と同時に、表示領域２におけるスイッチング素子としての薄膜トランジスタが形成される。薄膜トランジスタの形成後、表示領域２では、画素電極、配向膜などが形成される。

上記の本実施形態に係る半導体装置の製造方法では、抵抗素子１０２が形成される第２領域Ａｒ２において、半導体薄膜２８の下層に導電性薄膜２３を形成している。この導電性薄膜２３は、ゲート電極２２と同一の材料からなる。

このため、アニール処理において（図５（ｂ）参照）、第１領域Ａｒ１および第２領域Ａｒ２とでアモルファスシリコン膜２５の下地の構成が同じとなる。従って、例えばレーザアニールを用いた場合に、下地からのレーザ光の反射光による影響や、レーザ光を吸収することによる下地からの発熱の影響などが同じとなる。この結果、例えば、第１領域Ａｒ１におけるアモルファスシリコン膜２５の結晶化にばらつきがないようにアニール条件を最適化した場合に、第２領域Ａｒ２におけるアモルファスシリコン膜２５の結晶化のばらつきが小さくなる。これにより、第２領域Ａｒ２に形成された抵抗素子１０２の抵抗値のばらつきを緩和することができる。

また、上記の導電性薄膜２３を、第１領域Ａｒ１におけるゲート電極２２と同時に形成することにより、製造工程の増加もない。

以上のように、抵抗素子１０２となる半導体薄膜２８の下層に導電性薄膜２３を配置することにより、抵抗素子１０２の抵抗値の安定化を図った半導体装置を実現できる。抵抗素子１０２の抵抗値のばらつきを緩和できることから、薄膜トランジスタ１０１と抵抗素子１０２を用いて形成される回路の特性変動を抑制することができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、薄膜トランジスタ１０１および抵抗素子１０２は、最終的に絶縁基板２０に形成されていればよく、例えば、金属基板に一度薄膜トランジスタ１０１および抵抗素子１０２を形成した後に、当該金属基板を剥離して、プラスチック基板上に薄膜トランジスタ１０１および抵抗素子１０２を転写してもよい。

また、本実施形態では、レーザアニールにより、アモルファスシリコン膜２５をポリシリコン化する例について説明したが、レーザアニール以外のアニール処理を用いてもよい。さらに、薄膜トランジスタにより回路が形成される半導体装置であれば良く、有機ＥＬ表示装置や、画像入力装置にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置が適用される表示装置の全体構成を示すブロック図である。 表示装置の周辺回路における要部平面図である。 図２のＡ−Ａ’線に沿った断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

２…表示領域、３…垂直ドライバ、４…水平ドライバ、５…ＣＯＭドライバ、６…ＣＳドライバ、７ａ，７ｂ…ＤＣ／ＤＣコンバータ、８…インターフェース、９…タイミングジェネレータ、１０…アナログ電圧ジェネレータ、１１…ＦＰＣ、２０…絶縁基板、２１…導電性薄膜、２２…ゲート電極、２３…導電性薄膜、２４…ゲート絶縁膜、２５…アモルファスシリコン膜、２６…半導体薄膜、２７…半導体薄膜、２７ａ…活性領域、２７ｂ…ソース領域、２７ｃ…ドレイン領域、２８…半導体薄膜、２９…層間絶縁膜、２９ａ…コンタクトホール、３０…電極、３０ａ…導電層、１０１…薄膜トランジスタ、１０２…抵抗素子、Ａｒ１…第１領域、Ａｒ２…第２領域

Claims (3)

1. ゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成された第１半導体薄膜とを含む薄膜トランジスタを、絶縁基板の第１領域に形成すると共に、第２半導体薄膜を含む抵抗素子を前記絶縁基板の第２領域に形成する、半導体装置製造工程
   を有し、
   前記半導体装置製造工程は、
   前記第１領域に前記ゲート電極として第１導電性薄膜を形成し、前記第２領域に第２導電性薄膜を形成する第１工程と、
   前記第１導電性薄膜および前記第２導電性薄膜を被覆するように、前記絶縁基板上に前記ゲート絶縁膜を形成する第２工程と、
   前記第１領域における前記ゲート絶縁膜上に前記第１半導体薄膜を形成し、前記第２領域における前記ゲート絶縁膜上に前記第２半導体薄膜を形成する第３工程と
   を含んでおり、
   前記第１工程は、
   前記第１領域および前記第２領域を被覆するように、前記絶縁基板上に導電性薄膜を形成する、導電性薄膜形成ステップと、
   前記導電性薄膜をパターニングすることで、前記第１導電性薄膜と前記第２導電性薄膜との両者を形成する、導電性薄膜パターニングステップと
   を含み、
   前記第３工程は、
   前記第１領域および前記第２領域において前記ゲート絶縁膜を被覆するように、アモルファスシリコン膜を形成する、アモルファスシリコン膜形成ステップと、
   前記アモルファスシリコン膜をアニール処理により結晶化させることで、ポリシリコン膜を形成する、アニール処理ステップと、
   前記ポリシリコン膜をパターニングすることで、前記第１半導体薄膜と前記第２半導体薄膜との両者を形成する、ポリシリコン膜パターニングステップと
   を含む、
   半導体装置の製造方法。
2. 前記アニール処理ステップでは、前記アニール処理としてレーザーアニール処理を行う、
   請求項１に記載の半導体装置の製造方法。
3. 前記半導体装置製造工程は、
   前記第１半導体薄膜に不純物をイオン注入することで、ソース領域とドレイン領域とを形成する第４工程と、
   前記第１半導体薄膜と前記第２半導体薄膜とを被覆するように、前記絶縁基板上に層間絶縁膜を形成する第５工程と、
   前記第１半導体薄膜の前記ソース領域と前記ドレイン領域とのそれぞれに達するコンタクトホールを前記層間絶縁膜に形成すると共に、前記第２半導体薄膜の両端部に達するコンタクトホールを前記層間絶縁膜に形成する第６工程と、
   前記コンタクトホールのそれぞれを埋め込むように前記層間絶縁膜上に、導電層を形成する第７工程と、
   前記導電層をパターニングすることによって、前記第１半導体薄膜の前記ソース領域と前記ドレイン領域とのそれぞれに電極を形成すると共に、前記第２半導体薄膜の両端のそれぞれに電極を形成する第８工程と
   を更に含む、
   請求項１または２に記載の半導体装置の製造方法。

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