JPH1079515A - アクティブマトリクス表示装置 - Google Patents

アクティブマトリクス表示装置

Info

Publication number
JPH1079515A
JPH1079515A JP25249096A JP25249096A JPH1079515A JP H1079515 A JPH1079515 A JP H1079515A JP 25249096 A JP25249096 A JP 25249096A JP 25249096 A JP25249096 A JP 25249096A JP H1079515 A JPH1079515 A JP H1079515A
Authority
JP
Japan
Prior art keywords
thin film
active matrix
voltage
film transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP25249096A
Other languages
English (en)
Other versions
JP4307574B2 (ja
Inventor
Katsuteru Awane
Tatsuo Morita
Setsuo Nakajima
節男 中嶋
達夫 森田
克昶 粟根
Original Assignee
Semiconductor Energy Lab Co Ltd
Sharp Corp
シャープ株式会社
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab Co Ltd, Sharp Corp, シャープ株式会社, 株式会社半導体エネルギー研究所 filed Critical Semiconductor Energy Lab Co Ltd
Priority to JP25249096A priority Critical patent/JP4307574B2/ja
Publication of JPH1079515A publication Critical patent/JPH1079515A/ja
Application granted granted Critical
Publication of JP4307574B2 publication Critical patent/JP4307574B2/ja
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13454Drivers integrated on the active matrix substrate
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3648Control of matrices with row and column drivers using an active matrix
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3685Details of drivers for data electrodes
    • G09G3/3688Details of drivers for data electrodes suitable for active matrices only
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0219Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

(57)【要約】 【目的】 薄膜トランジスタを利用した周辺駆動回路一
体型のアクティブマトリクス表示装置において、画質を
向上させる。 【構成】1階調に必要とされる電圧をVgr、全画素容量
をCt、ゲイト−ドレイン間容量をCgd、ゲイト電圧の
ON/OFFの差をΔVg 、フィードスルー電圧をΔV
sとして、各パラメータが、 【数3】で示される関係を満足するようにする。このよ
うにすることにより、バッファー回路204やアクティ
ブマトリクス回路205に配置された薄膜トランジスタ
の特性にバラツキが生じてもそれが階調表示に影響を与
えることを抑制することができる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本明細書で開示する発明は、
周辺駆動回路を一体化したアクティブマトリクス型のフ
ラットパネルディスプレイの構成に関する。

【0002】

【従来の技術】従来より、非晶質珪素膜を用いたアクテ
ィブマトリクス型の液晶表示装置が知られている。ま
た、さらに高品質な表示を行うことができる結晶性珪素
膜を用いたアクティブマトリクス型の液晶表示装置が知
られている。

【0003】非晶質珪素膜を用いた場合、Pチャネル型
の薄膜トランジスタを実現することができない(特性が
低すぎて実用にならない)という問題がある。一方、結
晶性珪素膜を用いた場合、実用になるPチャネル型の薄
膜トランジスタが作製できるという特徴がある。

【0004】従って、結晶性珪素膜を用いた場合、薄膜
トランジスタでCMOS回路を構成することができる。
このことを利用すると、アクティブマトリクス回路を駆
動する周辺駆動回路をも薄膜トランジスタで構成するこ
とができる。そして、アクティブマトリクス回路と周辺
駆動回路とを同一ガラス基板や石英基板上に集積化した
構成を実現することができる。このような構成は、周辺
駆動回路一体型と呼ばれている。

【0005】この周辺駆動回路一体型の構成は、表示装
置全体を小型化し、またその作製コストや作製工程を削
減できるという特徴がある。

【0006】

【発明が解決しようとする課題】高い画質を求める場
合、いかに細かい階調表示を行うことができるかが重要
となる。階調表示を行うには、液晶の電圧−透過率曲線
の非飽和領域を用いるのが一般的である。即ち、印加さ
れる電圧(電界)の変化に従って液晶の光学応答が変化
する範囲を用いて、階調表示を行う方法が採られてい
る。一般的にこの方法は、アナログ階調方式と称されて
いる。

【0007】このアナログ階調方式を利用した場合に
は、各画素において液晶に印加される電圧のバラツキが
問題となる。特に1階調に必要とされる電圧より液晶に
印加される電圧のバラツキが大きくなると、階調表示に
ズレが生じてしまう。階調表示にズレは、表示ムラや縞
模様が見えてしまう要因となる。

【0008】各画素における液晶に印加される電圧のバ
ラツキは、数百×数百の単位でマトリクス状に配置され
た薄膜トランジスタの特性のバラツキに起因する。ま
た、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜
トランジスタの特性のバラツキによる寄与も大きい。

【0009】一般に薄膜トランジスタの特性のバラツキ
に関係するパラメータは多数ある。従って、どれか一つ
のパラメータを制御しても上記の画質が損なわれる問題
を解決することは困難である。さらにまた、バラツキを
完全に抑制するとができないパラメータもあることが、
この問題を一層深刻にしている。

【0010】このように、現状においては、優先して制
御すべきパラメータが明確でないので、必要とする画質
を有するアクティブマトリクス型の表示装置を高い再現
性もって大量生産することが困難であるという問題があ
る。

【0011】換言すれば、どのパラメータをどのような
範囲で、また他のパラメータとの関係をどようにすれば
よいのかが必ずし明確でないために、場当たり的な対処
によって、生産歩留りを高めるべく努力しているのが現
状である。

【0012】

【発明が解決しようとする課題】本明細書で開示する発
明は、周辺駆動回路一体型のアクティブマトリクス型の
表示装置を作製するに当たって、作製される薄膜トラン
ジスタのどのパラメータを優先的に制御するのかについ
ての指針を提供することを課題とする。

【0013】そしてそのことにより、高い画質を表示す
ることができる周辺駆動回路一体型のアクティブマトリ
クス型の表示装置を高い歩留りでもって生産する技術を
提供することを課題とする。

【0014】本発明者等の知見によれば、液晶表示装置
の画質の低下に大きく関係している液晶駆動電圧のバラ
ツキに最も寄与しているのは、各画素毎におけるフィー
ルドスルー電圧のバラツキである。

【0015】アクティブマトリクス型の液晶表示におけ
るフォードスルー電圧の影響については、(社団法人
電子情報通信学会 信学技報 EID95-99,ED95-173,SDM9
5-213(1996-02)) に記載されている。

【0016】以下にフォードスルー電圧について簡単に
説明する。図11に示すのは、アクティブマトリクス回
路に配置された薄膜トランジスタを動作させるさいにお
ける薄膜トランジスタ各部や画素電極の電圧波形の関係
である。

【0017】図において、Vg で示されるのは、ゲイト
信号線から供給される信号電圧である。Vs で示される
のは、ドレイン配線から供給される信号電圧である。ま
たVd は、薄膜トランジスタの出力電圧である。このV
d が液晶に印加される電圧の波形になる。

【0018】まず、ゲイト電圧Vg がオンレベルVghま
で立ち上がると、薄膜トランジスタがON状態となり、
ソース信号線から供給される電圧信号Vs が薄膜トラン
ジスタを介して液晶に印加される。図11には、Vd で
示される液晶に加えられる電圧の波形が示されている。

【0019】そしてゲイト電圧Vg をオフレベルVglま
で立ち下げた後は、液晶と補助容量に充電された電荷に
よって、引続き液晶に電界が印加され続ける。

【0020】そして、ゲイト電圧Vg の次のパルスがゲ
イト電極に入力することで、画素電極への画像情報の書
換えが行われる。即ち、次のゲイト電圧Vg のパルスが
ゲイト電極に入力することで、薄膜トランジスタが再び
ONとなり、新たなVs に対応する電荷が画素電極に流
れ込む。

【0021】一般に液晶の劣化を防ぐためにVd には、
Vsigc±Vsig で示される交流電圧が利用される。ここ
で、Vsigcはセンター電圧、Vsig は映像信号電圧であ
る。なお、Vsig の値が階調に対応している。

【0022】このような薄膜トランジスタの駆動におい
て、薄膜トランジスタのON状態からOFF状態へと切
り替わる時にゲイト電圧Vg の立ち下がり電圧が、ゲイ
ト/ソース間寄生容量を通してソース電圧に変動を与え
る。この変動する電圧がフィードスルー電圧(ΔVs)で
ある。

【0023】図11には、画素電極に現れる電位Vd が
フィードスルー電圧(ΔVs)の影響を受ける様子が示さ
れている。

【0024】フィードスルー電圧(ΔVs)は、下記の数
1で示される。

【0025】

【数1】

【0026】ここで、Ct は全画素容量である。全画素
容量は、画素電極が対向電極と液晶を介してなる容量
と、補助容量との和によって主に定まる。

【0027】Cgdはゲート/ドレイン間寄生容量であ
る。ΔVg は、ゲイト電圧の変動量である。図11の場
合でいえば、ΔVg は(ΔVg =Vgh−Vgl)で示され
る。

【0028】∫Idtで示されるのは、ゲイト信号線か
ら供給される信号電圧の波形の歪みに起因して、ソース
/ドレイン間に流れる補償電流による影響を示す項であ
る。

【0029】ゲイト配線を伝播する信号波形は、図10
に示すようにゲイト信号線を伝播するに従って、完全な
矩形波でなく、多少歪んだものとなる。特に信号の立ち
下がりが尾を引いた波形となる。

【0030】これは、ゲイトドライバー回路の特性の低
さ、さらには配線抵抗と配線容量の積で決まる時定数に
起因する。

【0031】なお、図10に示されているのは、周辺駆
動回路が完全な駆動力を発揮し、完全な矩形波を送り出
しても、配線抵抗と配線容量の積で決まる時定数の関係
で伝播した信号波形が歪んでしまう状態である。

【0032】薄膜トランンジスタで周辺駆動回路を構成
した場合、完全な矩形波形を送り出すことは困難である
のが現状である。これは、周辺駆動回路を構成するのに
必要とされる特性を有する薄膜トランジスタを得ること
が困難であるからである。

【0033】図10に示すような歪んだ波形で薄膜トラ
ンジスタが駆動された場合、薄膜トランジスタが完全に
OFFになるのには所定の時間がかかる。そしてその期
間において、フィードスルー電圧を補正する方向に電流
が流れる。〔数1〕の∫Idtで示される項は、この電
流の総量を表すものである。

【0034】非晶質珪素膜を用いた薄膜トランジスタに
おいては、移動度が1cm2 /Vs以下と小さく、また
活性層面積が大きい(当然チャネル面積も大きい)の
で、Cgdには、チャネルに流れる電荷、及びチャネル内
に蓄積される電荷によって発生する容量が大きく寄与す
る。

【0035】一方、非晶質珪素膜を用いた薄膜トランジ
スタにおいては、移動度が1cm2/Vs以下であり、
∫Idtで示される項のIの値の寄与は小さい。

【0036】さらにゲイトドライバー回路にドライバー
ICを用いるので、ゲイト信号の歪みもそれ程大きなも
のではない。

【0037】よって、非晶質珪素膜を用いた薄膜トラン
ジスタを利用した場合には、∫Idtで示される項の寄
与は小さいものとなる。

【0038】従って、非晶質珪素膜を用いた薄膜トラン
ジスタを用いた場合には、フィールスルー電圧のバラツ
キは、上記〔数1〕の第1項によるものが主になる。特
にCgdのバラツキによるものが主になる。

【0039】一方、結晶性珪素膜を用いた薄膜トランジ
スタにおいては、移動度は大きく、またゲイト電極の面
積も小さいのでCgdの値は非晶質珪素膜を用いた薄膜ト
ランジスタの場合に比較して小さい。また、チャネル面
積が小さいので、チャネルに流れる電荷やチャネル内に
蓄積される電荷によって発生する容量の寄与もそれ程大
きくはない。

【0040】結晶性珪素膜を用いた薄膜トランジスタ
は、数十cm2 /Vs以上という大きな移動度を有して
いる。しかし、その値のバラツキは比較的大きい。ま
た、周辺回路一体型の場合、周辺駆動回路を薄膜トラン
ジスタで構成するので、図10で示すようなゲイト信号
電圧の歪みも大きなものとなる。

【0041】このゲイト信号電圧の歪みが大きいという
ことは、〔数1〕の第2項の積分範囲が大きくなること
を意味する。そしてこのゲイト信号電圧の歪みは、周辺
駆動回路を構成する薄膜トランジスタの移動度のバラツ
キの影響を反映する。

【0042】従って、結晶性珪素膜を用いた薄膜トラン
ジスタでもって構成された周辺駆動回路一体型のアクテ
ィブマトリクス回路において、〔数1〕で示されるフィ
ードスルー電圧のバラツキは、第1項による寄与より、
第2項による寄与がより大きなものとなる。

【0043】即ち、周辺駆動回路を構成する薄膜トラン
ジスタの移動度のバラツキによって、〔数1〕の第2項
の積分範囲にバラツキ(これは図10で示されるような
ゲイト信号波形の歪みに関係する)が発生し、さらに加
えて各画素に配置された薄膜トランジスタの移動度のバ
ラツキによって、〔数1〕の第2項のIの値にバラツキ
が生ずる。そしてこれらが複合して、フィードスルー電
圧にバラツキが生じることになる。

【0044】本明細書で開示する発明は、結晶性珪素膜
で構成された薄膜トランジスタを用いた周辺駆動回路一
体型のアクティブマトリクス型の表示装置において、上
記フォードスルー電圧のバラツキに起因する画質の低下
を抑制する構成を提供することを課題とする。

【0045】

【課題を解決するための手段】前述したフィールスルー
電圧のバラツキによる画質の低下を抑制するために本明
細書で開示する発明は、1階調に必要とされる電圧Vgr
の絶対値を〔数1〕の第2項の絶対値より小さくするこ
とを特徴とする。

【0046】即ち、下記〔数2〕に示す等式を満足する
ように各定数の範囲を決定することを特徴とする。

【0047】

【数2】

【0048】上記〔数2〕によって、周辺駆動回路を一
体化したアクティブマトリクス型の表示装置における各
回路を構成する薄膜トランジスタの必要とされる特性の
組み合わせについての指針が提供される。

【0049】〔数2〕は〔数1〕を用いて下記〔数3〕
のように書き直される。

【0050】

【数3】

【0051】ここで、Vgrは1階調に必要とされる電圧
である。Ctは補助容量をも含めた全画素容量である。
Cgdはゲイト−ドレイン間容量である。ΔVg はゲイト
電圧のON/OFFの差である。ΔVsはフィードスル
ー電圧である。なお、本明細書においては、画素電極側
の不純物領域をドレインと定義する。

【0052】VgrとΔVg は駆動条件や求める画質によ
って決まる。Ct とCgdはそれぞれ算出することができ
る。またΔVsはサンプルを作製し実測するか、シミュ
レーションを行うことで得ることができる。

【0053】本明細書で開示する発明は、上記ような不
等式を満足するように各回路を構成する薄膜トランジス
タの特性を設定することを特徴とする。このようにする
ことにより、各回路を構成する薄膜トランジスタの特性
にバラツキが生じてもそのバラツキによる階調表示への
影響を大きく抑制することができる。

【0054】ここで、各パラメータの値(主に移動度)
は、多数個配置された薄膜トランジスタの平均値として
定義される。この平均値は、抜き取り調査されたいつか
の薄膜トランジスタのものについて平均化したものを利
用すればよい。

【0055】正確には、〔数1〕におけるCt やCgdの
各画素におけるバラツキも問題にはなる。しかし、前述
したように結晶性珪素膜を用いた薄膜トランジスタにお
いては、これらのパラメータのバラツキの寄与は小さ
い。従って、上記〔数2〕に示す範囲を満足することに
より、各画素の階調表示のバラツキに起因する画質の低
下を大きく抑制することができる。

【0056】本明細書で開示する発明の一つは、マトリ
クス状に配置された画素電極のそれぞれに薄膜トランジ
スタが配置された構成を有し、1階調に必要とされる電
圧をVgr、全画素容量をCt、ゲイト−ドレイン間容量
をCgd、ゲイト電圧のON/OFFの差をΔVg 、フィ
ードスルー電圧をΔVsとして、各パラメータが、

【数3】を満足することを特徴とする。

【0057】他の発明の構成は、マトリクス状に配置さ
れた画素電極のそれぞれに薄膜トランジスタが配置され
たアクティブマトリクス回路と、薄膜トランジスタで構
成され前記アクティブマトリクス回路を駆動する周辺駆
動回路と、を有し、1階調に必要とされる電圧をVgr、
全画素容量をCt、ゲイト−ドレイン間容量をCgd、ゲ
イト電圧のON/OFFの差をΔVg 、フィードスルー
電圧をΔVsとして、各パラメータが、

【数3】を満足し、周辺駆動回路におけるゲイト信号電
圧を駆動する回路の薄膜トランジスタの移動度はアクテ
ィブマトリクス回路に配置された薄膜トランジスタの移
動度よりも大きいことを特徴とする。

【0058】

【発明の実施の形態】図1に周辺駆動回路とアクティブ
マトリクス回路とが1枚のガラス基板上に集積化された
構成を示す。図1に示す構成は、周辺駆動回路一体型の
アクティブマトリクス型液晶表示装置の一方の基板の構
成を示すものである。

【0059】図1において、201がシフトレジスタ回
路である。202がNAND回路である。203がレベ
ルシフト回路である。304が駆動用のバッファー回路
(駆動回路)である。図1に示す構成においては、これ
らの回路で周辺駆動回路が構成されている。

【0060】また205で示されるのが、アクティブマ
トリクス回路である。図では4画素が示されている。実
際のアクティブマトリクス回路は、数百×数百個以上の
単位で画素がマトリクス状に配置される。またそれに見
合った規模で周辺駆動回路が配置される。

【0061】各画素には、206で示される薄膜トラン
ジスタと、208で示される補助容量が配置されてい
る。また、207で示されるのが液晶である。

【0062】図1に示す構成において、全ての回路は同
一ガラス基板上に形成された薄膜トランジスタでもって
構成されている。

【0063】例えば、201で示されるシフトレジスタ
回路を構成する各ゲートは、図2(A)に示されるよう
なPチャネル及びNチャネル型の薄膜トランジスタを組
み合わせたクロックドインバータ回路で構成される。

【0064】また、204で示されるようなバッファー
回路を構成する各ゲートは、図2(B)で示されるよう
なPチャネル及びNチャネル型の薄膜トランジスタを組
み合わせたインバータ回路で構成される。

【0065】ここでバッファー回路204を構成する薄
膜トランジスタの特性(主に移動度が関係する)が必要
とするものより低いことが、図10に示すようなゲイト
信号波形の歪みの大きな要因となる。

【0066】また、アクティブマトリクス回路205に
配置された薄膜トランジスタの特性のバラツキ(主に移
動度のバラツキ)が、〔数1〕及び〔数2〕のIで示さ
れる値のバラツキに関係する。

【0067】ここでバッファー回路204を構成する薄
膜トランジスタの移動度を高くすることで、図10に示
すようなゲイト信号波形の歪みを小さくすることができ
る。そして当然、ゲイト信号波形の歪みのバラツキも相
対的に小さくすることができる。

【0068】しかし、同一基板上に集積化された薄膜ト
ランジスタの移動度をある程度の均一性を維持した状態
で大きくすることは技術的に困難がある。そこで、どの
程度の均一性でもって、またどの程度の大きさの移動度
とすればよいかの指針が必要になる。例えば、他のパラ
メータとの関係でどの程度移動度と与えればよいかの指
針が必要とされる。

【0069】また、同様な理由により、205で示され
るアクティブマトリクス回路に配置される薄膜トランジ
スタの移動度のバラツキをどの程度にすればよいか(換
言すればどの程度の手間とコストを投入すればよいの
か)の指針が必要とされる。

【0070】下記〔数2〕によって上記の指針が与えら
れる。

【0071】

【数2】

【0072】即ち、コストや手間の許す範囲において、
上記〔数2〕を満足するように薄膜トランジスタの作製
工程や作製条件、さらにその寸法や形式を決定する。そ
して、所定の画質を有したアクティブマトリクス型の液
晶表示装置を実現する。

【0073】例えば〔数2〕を満たすための一つの方法
として、バッファー回路204を構成する薄膜トランジ
スタの移動度を選択的に大きくし、図10で示されるよ
うな波形の歪みを小さくすることが考えられる。この場
合は、〔数2〕を満足するために〔数2〕のdtの積分
範囲を小さくすることを意味する。

【0074】そしてこれに関係させて、アクティブマト
リクス回路205に配置される薄膜トランジスタの活性
層の大きさを小さくする。またはその移動度を小さくす
る。これは、〔数2〕を満足するために〔数2〕のIの
値を小さくすることを意味する。

【0075】こうすることで〔数2〕の右辺を小さく
し、〔数2〕を満足するようにする。当然、必要とする
階調や利用する液晶材料によって、〔数2〕の左辺の値
は異なるの。従ってそれに合わせて、バッファー回路2
04を構成する薄膜トランジスタの移動度と、アクティ
ブマトリクス回路を構成する薄膜トランジスタの移動度
との組み合わせを設定する必要がある。

【0076】このようにすることで、周辺駆動回路やア
クティブマトリクス回路に配置される薄膜トランジスタ
の移動度のバラツキによる階調表示への影響を小さくす
ることができる。

【0077】また、〔数2〕を見れば明らかなように、
補助容量208の値を大きくし、Ct の値を大きくする
ことも右辺を小さくするためには有効である。この場
合、バッファー回路204を構成する薄膜トランジスタ
の移動度と、アクティブマトリクス回路を構成する薄膜
トランジスタの移動度と、補助容量208の値と、の組
み合わせを〔数2〕を満足させるすればよい。

【0078】また例えば、アクティブマトリクス領域が
大面積化した場合は、ゲイト信号線の持つ抵抗と容量と
によって、図10に示すようなゲイト信号波形の歪みが
生じてしまう。(これは、ゲイト信号線を構成する材料
にも大きく関係する)

【0079】この場合、バッファー回路を構成する薄膜
トランジスタの移動度をある程度以上大きくすることは
あまり効果がなくなる。また、ゲイト信号線に高抵抗を
有する材料を用いた場合も同様な状態となる。

【0080】このような場合は、Iの値を小さくするた
めにアクティブマトリクス領域に配置される薄膜トラン
ジスタの活性層の寸法を小さくする。具体的には、チャ
ネル幅を狭くする。

【0081】これは、チャネルの断面を小さくすること
により、上記Iの値を小さくすること意味する。また、
チャネル幅を狭くすることに加えて、チャネル長を短く
することも効果がある。これは、チャネル面積を小さく
することにより、〔数1〕のCgdのバラツキによる影響
を抑制できるからである。なお、Cgdのバラツキによる
影響は、あまり大きくないと見積もられるが、Cgdが低
いことは基本的に好ましい。

【0082】また、〔数1〕のIの値を小さくするため
に、アクティブマトリクス領域に配置される薄膜トラン
ジスタの移動度を小さくするとも有効である。

【0083】また、〔数2〕を満足するためにCt を大
きくすることも有効である。この場合、補助容量の値を
大きくすることでCt の値を大きくすることができる。

【0084】なお、アクティブマトリクス領域に配置さ
れる薄膜トランジスタの移動度をあまり小さくした場
合、液晶を駆動するのに必要な特性が得られなくなるの
で注意する必要がある。(一般には10cm2 /Vs以
上の移動度が必要である)

【0085】

【実施例】

〔実施例1〕図3以下に図1のシフトレジスタ回路20
1やバッファ回路205を構成する基本回路であるCM
OS構成の薄膜トランジスタ回路と、アクティブマトリ
クス回路の各画素に配置される薄膜トランジスタとを同
一ガラス基板上に形成する基本的な工程を示す。

【0086】図において、左側にCMOS回路の作製工
程を示す。また右側にアクティブマトリクス回路に配置
されるNチャネル型の薄膜トランジスタの作製工程を示
す。

【0087】なお以下に示す作製工程における数値や条
件は、代表的な1例を示すものであり、必要に応じて変
更あるいは最適化が可能なものである。即ち、記載され
た値のみに限定されるものではない。

【0088】まず、図3(A)に示すようにガラス基板
(または石英基板)501上に下地膜502として酸化
珪素膜を3000Åの厚さに成膜する。成膜方法は、ス
パッタ法を用いる。

【0089】次に下地膜502上に真性または実質的に
真性な導電型を有する非晶質珪素膜503を1000Å
の厚さにプラズマCVD法で成膜する。成膜方法は、減
圧熱CVD法で用いるのでもよい。こうして図3(A)
に示す状態を得る。

【0090】次に加熱処理を施すことにより、非晶質珪
素膜103を結晶化させる。結晶化の方法は、レーザー
光の照射やランプアニール、さらにそれらの方法と加熱
処理を併用した方法を利用する。

【0091】なお他の実施例で詳述するが、レーザー光
の照射を選択的に行うことにより、各回路に必要とされ
る薄膜トランジスタの移動度を選択的に制御することが
できる。

【0092】本明細書でいう結晶性珪素膜というのは、
非晶質珪素膜に加熱処理やレーザー光の照射を行うこと
により得られるより高い秩序性の結晶構造を有する珪素
膜のことをいう。または、非晶質珪素膜に比較して、よ
り秩序性の高い結晶構造を有する珪素膜のことをいう。
一般的に多結晶珪素膜や微結晶珪素膜と称される珪素膜
も本明細書でいう結晶性珪素膜の範疇に含まれる。

【0093】非晶質珪素膜503を結晶化させたら、パ
ターニングを施すことにより、504、505、506
で示される島状の領域を形成する。(図3(B))

【0094】図3(B)において、504は後にCMO
S回路を構成するPチャネル型の薄膜トランジスタの活
性層となる。505は後にCMOS回路を構成するNチ
ャネル型の薄膜トランジスタの活性層となる。506は
後に画素マトリクス回路に配置されるNチャネル型の薄
膜トランジスタの活性層となる。こうして図3(B)に
示す状態を得る。

【0095】なお、図では作図上の関係で各活性層を同
じ大きさで示してあるが、チャネル幅やチャネル長を変
化させることにより、薄膜トランジスタの移動度を実質
的に制御することができる。一般には、必要とする特性
に合わせて、薄膜トランジスタの寸法や形状が決定され
る。

【0096】即ち、図の右側に示されるアクティブマト
リクス回路に配置される薄膜トランジスタ(図6参照)
の活性層506は、〔数2〕のIの値を小さくするため
に、その幅(チャネル幅)を極力狭くする。また〔数
3〕のCgdを小さくするためにチャネル長を極力狭くす
る。

【0097】また、特にバッファー回路(図1の204
で示される)を構成するCMOS回路を構成する薄膜ト
ランジスタの活性層504と505は、チャネル幅が極
力大きくなるように設定する。このようにすることで、
バッファー回路を構成する薄膜トランジスタのON電流
特性を向上させ、ゲイト信号電圧の波形の歪みを抑制す
ることができる。

【0098】次にゲイト電極を構成するためのアルミニ
ウム膜507を5000Åの厚さにスパッタ法によって
成膜する。このアルミニウム膜507中には、スカンジ
ウム(またはイットリウム)を0.1 〜0.2 重量%含有さ
せる。これは、後の工程において、ヒロックやウィスカ
ーの発生を抑制するためである。(図3(C))

【0099】ヒロックやウィスカーというのは、加熱に
従うアルミニウムの異常成長による針状あるいは刺状の
突起物のことである。

【0100】アルミニウム膜507を成膜したら、緻密
な膜質を有する陽極酸化膜508を形成する。この緻密
な膜質を有する陽極酸化膜508の形成は、電解溶液と
して3%の酒石酸を含んだエチレングルコール溶液中で
行う。

【0101】即ち、この電解溶液中において、アルミニ
ウム膜507を陽極、白金を陰極として陽極酸化電流を
流すことによって陽極酸化膜508は形成される。陽極
酸化膜508の膜厚を100Å程度とする。陽極酸化膜
508の膜厚は、印加電圧を制御することによって行わ
れる。

【0102】この陽極酸化膜は、後の工程において配置
されるレジストマスクの密着性を向上させるために機能
する。

【0103】こうして図3(C)に示す状態を得る。次
に図4(A)に示すようにレジストマスク515、51
6、517を配置する。そして、アルミニウム膜507
(図3(C)参照)のパターニングを行う。この際、陽
極酸化膜508(図3(C)参照)の膜厚が厚いとアル
ミニウム膜507のパターニングが困難になるので注意
が必要である。

【0104】図4(A)において、509、511、5
13がそれぞれゲイト電極の原型となる(基となる)ア
ルミニウムパターンである。また、510、512、5
14がアルミニウムパターン上に残存する緻密な膜質を
有する陽極酸化膜である。

【0105】図4(A)に示す状態を得たら、再び陽極
酸化を行う。ここでは、518、519、520で示さ
れる多孔質状を有する陽極酸化膜を形成する。(図4
(B))

【0106】この工程は、電解溶液として3%のシュウ
酸を含んだ水溶液を用いる。そしてこの電解溶液中にお
いて、509、511、513で示されるアルンニウム
パターンを陽極、また白金を陰極として陽極酸化を行
う。

【0107】この工程においては、レジストマスク51
5、516、517、さらに緻密な陽極酸化膜510、
512、514が存在するために、アルミニウムパター
ン509、511、513の側面において陽極酸化が進
行する。

【0108】こうして、図4(B)の518、519、
520で示される部分に多孔質状の陽極酸化膜が形成さ
れる。この多孔質状の陽極酸化膜の膜厚は、陽極酸化時
間によって制御することができる。

【0109】ここでは、この多孔質状の陽極酸化膜51
8、519、520を5000Åの厚さに形成する。こ
の多孔質状の陽極酸化膜は、後に低濃度不純物領域(L
DD領域)を形成する際に利用される。

【0110】図4(B)に示す状態を得たら、レジスト
マスク515、516、517を専用の剥離液で除去す
る。そして再度、緻密な膜質を有する陽極酸化膜を形成
する条件で陽極酸化を行う。

【0111】この結果、51、52、53で示される緻
密な膜質を有する陽極酸化膜が形成される。ここでは、
先に形成された陽極酸化膜510、512、514と一
体化した状態で51、52、53で示される陽極酸化膜
が形成される。(図4(C))

【0112】この工程においては、多孔質状の陽極酸化
膜518、519、520の内部に電解溶液が侵入する
ので、図4(C)の51、52、53で示されるような
状態で緻密な膜質を有する陽極酸化膜が形成される。

【0113】なお、緻密な膜質を有する陽極酸化膜5
1、52、53の膜厚は、1000Åとする。この陽極
酸化膜は、ゲイト電極(およびそこから延在したゲイト
配線)の表面を電気的および機械的に保護する機能を有
している。具体的には、電気的絶縁性の向上、及びヒロ
ックやウィスカーの発生を抑制する機能を有している。

【0114】図4(C)に示す工程において、Pチャネ
ル型の薄膜トランジスタのゲイト電極521、さらにN
チャネル型の薄膜トランジスタのゲイト電極522、5
23が画定する。

【0115】図4(C)に示す状態を得たら、P(リ
ン)イオンの注入を行う。この工程では、ソース及びド
レイン領域を形成するためのドーズ量でもってPイオン
の注入を行う。Pイオンの注入は公知のプラズマドーピ
ング法でもって行う。(図5(A))

【0116】この工程において、524、526、52
7、529、530、532の各領域に比較的高濃度に
Pイオンが注入される。この工程におけるドーズ量は、
1×1015/cm2 とする。またイオンの加速電圧は8
0kVとする。

【0117】図5(A)に示すPイオンの注入工程にお
いて、525、528、531の各領域には、Pイオン
は注入されない。従って、そのまま真性または実質的に
真性な状態が維持される。

【0118】図5(A)に示すPイオンの注入が終了し
たら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔
質状の陽極酸化膜518、519、520を選択的に除
去する。

【0119】そして図5(B)に示すように再度Pイオ
ンの注入を行う。この工程では、図7(A)の工程にお
けるドーズ量よりも低いドーズ量でもってPイオンの注
入を行う。ここでは、ドーズ量を0.5 〜1×1014/c
2 とする。またイオンの加速電圧を70kVとする。

【0120】この工程の結果、533、535、53
6、538、539、541で示される各領域がN-
(弱いN型)領域となる。これらの領域は、524、5
26、527、529、530、532の各領域よりも
低い濃度でPイオンが添加された低濃度不純物領域とな
る。(図5(B))

【0121】そして、ゲイト電極直下の534、53
7、540の各領域がチャネル形成領域として画定す
る。

【0122】なお、厳密にいうならば、図4(C)の工
程で形成した緻密な膜質を有する陽極酸化膜51、5
2、53の膜厚でもって、チャネル形成領域の両側にフ
セットゲイト領域が形成される。しかし、本実施例にお
いては、陽極酸化膜51、52、53の膜厚が1000
Å程度であるので、図中においては、オフセットゲイト
領域の記載は省略してある。

【0123】図5(B)に示す不純物イオンの注入が終
了したら、図6(A)に示すようにレジストマスク54
2を配置し、今度はB(ボロン)イオンの注入を行う。

【0124】このBイオンの注入によって、543、5
44、545、546の各領域は、N型からP型へと導
電型が反転する。ここでは、Bイオンのドーズ量を2×
1015/cm2 とする。またその加速電圧を60kVと
する。

【0125】図6(A)に示すBイオンの注入終了後、
レジストマスク542を除去する。そして、全体にKr
Fエキシマレーザーを照射して、不純物イオンが注入さ
れた領域のアニールと注入された不純物イオンの活性化
とを行う。

【0126】こうして、CMOS回路を構成するP及び
Nチャネル型の薄膜トランジスタとアクティブマトリク
ス領域に配置されるNチャネル型の薄膜トランジスタと
を同時に形成する。

【0127】そして図7(A)に示すように層間絶縁膜
551を成膜する。層間絶縁膜551は、酸化珪素膜で
構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素
膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜
との積層膜を利用することができる。

【0128】層間絶縁膜551を成膜したら、コンタク
トホールの形成を行う。そして、Pチャネル型の薄膜ト
ランジスタのソース電極552とドレイン電極553、
さらにNチャネル型の薄膜トランジスタのドレイン電極
553とソース電極554を形成する。

【0129】こうして、Pチャネル型の薄膜トランジス
タとNチャネル型の薄膜トランジスタを相補型に構成し
たCMOS回路が完成する。

【0130】さらに同時にソース電極555(一般にマ
トリクス状に配置された画像信号線(ソース信号線)か
ら延在して設けられる)とドレイン電極556を形成
し、アクティブマトリクス回路に配置されるNチャネル
型の薄膜トランジスタを完成させる。

【0131】図7(A)に状態を得たら、第2の層間絶
縁膜557を成膜する。そしてコンタクトホールの形成
を行い、ITOでなる画素電極558を形成する。

【0132】そして、350℃の水素雰囲気中において
1時間の加熱処理を行い、活性層中の欠陥の補償を行
う。こようにして、アクティブマトリクス回路(画素マ
トリクス回路)と周辺駆動回路とを同時に形成すること
ができる。

【0133】図7(B)に示す状態を得たら、図示しな
いラビング膜を形成し、公知のラビング処理を施す。そ
して、図7(B)に示す基板を別に用意した対抗基板と
貼り合わせ、その隙間に液晶を注入する。こうして周辺
駆動回路一体型のアクティブマトリクス型の液晶表示装
置を完成させる。

【0134】〔実施例2〕本実施例は、実施例1に示し
た作製工程を基本として、個別の用途に合わせたアクテ
ィブマトリクス型の液晶表示装置の作製工程を示す。

【0135】本実施例で想定するのは、5インチ対角程
度以下の大きさを有する小型の液晶表示装置である。当
然この液晶表示装置は、周辺駆動回路を一体化した構成
を有しているものとする。また、ゲイト配線には、低抵
抗を有するアルミニウムを用いるものとする。

【0136】本実施例に示す構成の場合も基本的な構成
は、図1に示すものと同様なものとなる。また薄膜トラ
ンジスタの作製工程も図3以下に示すものと同じであ
る。

【0137】本実施例に示すような構成とした場合、ゲ
イト配線の抵抗と容量の影響による図10に示すような
波形の歪みはそれ程大きな問題とならない。

【0138】従って、〔数2〕に示される不等式を満足
させるためには、バッファー回路(図1の204で示さ
れる)を構成する薄膜トランジスタの移動度を極力大き
くすることが有効となる。

【0139】本実施例においては、バッファー回路を構
成する薄膜トランジスタの移動度を大きくするために、
図3(A)に示す工程において、周辺駆動回路の特にバ
ッファー回路が配置される領域のみにレーザー光の照射
によるアニールを行う。

【0140】こうすることで、バッファー回路の薄膜ト
ランジスタを構成する結晶性形成膜の結晶性を選択的に
高くする。

【0141】レーザー光としては、KrFエキシマーレ
ーザー(波長248nm)やXeClエキシマレーザー
(波長308nm)を利用することが有効である。

【0142】また、レーザー光として線状にビーム形成
されたものを用い、さらにバッファー回路を構成する薄
膜トランジスタも線状に配置されるパターンとする。そ
して、1パルスの照射で、線状に配置される薄膜トラン
ジスタ群の領域を一括してアニールできるようにする。
特に、本実施例の場合は、基板の大きさが小さいので、
線状レーザーのビームを絞り、その均一性を高くする。

【0143】このようにすることで、バッファー回路を
構成する薄膜トランジスタの移動度を大きくし、またそ
の特性のバラツキを小さいものとすることができる。

【0144】こうして、〔数2〕のdtの積分範囲を狭
くし、またdt自体のバラツキを小さくする。

【0145】一方、アクティブマトリクス領域に配置さ
れる薄膜トランジシタは、加熱処理によって形成された
結晶性珪素膜を用い、移動度は小さくとも、そのバラツ
キが小さいものとする。またそのチャネル面積を極力小
さくし、〔数2〕のCgdのバラツキの影響を小さくし、
またIの値を小さくする。

【0146】具体的には、膜質の均一性に留意した成膜
条件で成膜された非晶質珪素膜を用い、さらに加熱の均
一性に留意した加熱処理を行うことにより、アクティブ
マトリクス領域内での結晶性のバラツキを極力抑えるべ
き努める。

【0147】こうすることで、上記〔数2〕を満足した
構成とすることができる。また当然この構成は〔数3〕
を満足したものとなる。

【0148】〔実施例3〕本実施例は、実施例2に示す
ようなアクティブマトリクス型の液晶表示装置を作製す
る別の方法を示す。

【0149】実施例2に示すような方法で周辺駆動回路
一体型のアクティブマトリクス構成を実現する場合、安
定した発振を行うことができるレーザー照射装置が必要
とされる。

【0150】現状においては、エキシマレーザー装置は
実験器レベルで高価である。また安定性の点等で問題が
ある。またメンテナンスの点でも不安がある。また最適
な照射条件の条件出しに手間がかかるという問題があ
る。

【0151】そこで本実施例に示す構成においては、C
t の値を大きくすることにより、〔数2〕に示す不等式
を満たすことを特徴とする。

【0152】この場合、補助容量の値を大きくするため
に補助容量の配置方法を工夫する必要がある。そこで本
実施例では、アクティブマトリクス領域を図8及び図9
に示すような構成とする。図8は図9のA−A’で切っ
た断面を示すものである。

【0153】図8及び図9に示されている構成は、アク
ティブマトリクス回路が配置された側の基板の一部分を
示すのものである。図8及び図9には、1画素に相当す
る部分が示されている。

【0154】図8及び図9において、薄膜トランジスタ
は103で示される部分に形成されている。101はガ
ラス基板である。102は下地膜を構成する酸化珪素膜
である。104、107、105、108、106、1
07、108で構成されるのが、薄膜トランジスタの活
性層である。この活性層は、非晶質珪素膜に対して加熱
を施すことによって結晶化させた結晶性珪素膜で構成さ
れている。

【0155】この活性層の中で、104がソース領域で
あり、107と108がオフセットゲイト領域であり、
105がチャネル形成領域であり、106がドレイン領
域である。

【0156】109は、ゲイト絶縁膜として機能する酸
化珪素膜である。110はアルミニウムを主成分とする
ゲイト電極である。ゲイト電極は、マトリクス状に配置
されたゲイト配線から延在して設けられている。

【0157】111は、アルミニウムを陽極とした陽極
酸化を行うことにより形成される陽極酸化膜である。こ
の陽極酸化膜の厚さの分でオフセットゲイト領域107
と108が形成される。

【0158】なお、有効に機能するオフセットゲイト領
域を形成するには、陽極酸化膜111の膜厚を2000
Å程度以上の厚さにすることが必要となる。

【0159】112は、酸化珪素膜でなる第1の層間絶
縁膜である。113はソース領域104からの引き出し
電極である。また、115は、チタンでなるドレイン領
域106からの引き出し電極であり、画素電極となるI
TO電極118に接続されている。また、114は第2
の層間絶縁膜であり、117は第3の層間絶縁膜であ
る。

【0160】また、116がブラックマトリクスを兼ね
るチタン電極である。チタン以外には、クロム等が利用
される。このチタン電極116は、ブラックマトリクス
(BM)として機能するように画素電極118の周辺部
に重なるように配置されている。またこのチタン電極1
16は、引出し電極115と同時に形成される。

【0161】このチタン電極116と画素電極118と
が重なった領域が補助容量となる。即ち、119、12
0で示される部分において、第3の層間絶縁膜117を
介して、画素電極118とチタン電極116とが容量を
形成することになる。この容量は、絶縁膜117を薄い
ものとすることができるので、大きな容量とすることが
できる。

【0162】ここでは、絶縁膜117を窒化珪素膜で構
成し、さらにその膜厚を300Åとする。窒化珪素膜
は、比誘電率が約6程度と大きい。従って、〔数2〕の
Ct で示される容量を大きなものとすることができる。
なお、一般に絶縁膜として多用されている酸化珪素膜の
比誘電率は4前後である。

【0163】また、窒化珪素膜は緻密な膜質とすること
ができる。従って、その厚さを薄くしてもピンホールの
存在による電極間ショートの問題を避けることができ
る。

【0164】また、チタン電極116は、薄膜トランジ
スタ103の大部分を覆うように配置されている。これ
は、薄膜トランジスタに光が照射されることによって、
その動作に影響が出ることを防ぐためである。

【0165】BMを兼ねる電極116と画素電極118
との重なり具合は、〔数2〕に示す不等式から導出され
るCtの値を満足するように決定する。この場合、まず
薄膜トランジスタの特性を決定し、その後にCtを値を
〔数2〕に従って算出すればよい。

【0166】〔実施例4〕本実施例は、〔数2〕で示さ
れる不等式を満足するために、アクティブマトリクス回
路と周辺駆動回路とを異なる結晶性を有した薄膜トラン
ジスタで作製する技術に関する。

【0167】〔数2〕からは、アクティブマトリクス回
路に配置される薄膜トランジスタの移動度を小さくし、
他方で周辺駆動回路の特にバッファー回路の移動度を大
きくすることが、液晶に印加される電圧のバラツキの低
減に有効であることが示される。

【0168】上記の構成を実現するには、アクティブマ
トリクス回路領域には比較的弱い結晶性を有する珪素膜
を形成し、周辺駆動回路領域には比較的強い結晶性を有
する珪素膜を形成すればよい。

【0169】そこで本実施例は、周辺駆動回路領域(ま
たはバッファー回路領域)に形成される結晶性珪素膜を
珪素の結晶化を助長する金属元素を用いて形成し、アク
ティブマトリクス回路領域に形成される結晶性珪素膜を
上記金属元素を用いないで形成する。

【0170】具体的には、図3(A)に示す状態におい
て、周辺駆動回路を構成する薄膜トランジスタが形成さ
れる領域以外を酸化珪素膜等でマスクし、その状態で珪
素の結晶化を助長する金属元素を含んだ溶液を塗布す
る。

【0171】そして加熱処理を施すことにより、非晶質
珪素膜503を結晶化させる。例えばこの加熱処理の温
度は、640℃、24時間とする。すると、金属元素を
導入した領域は比較的高い結晶性を有したものとなり、
また金属元素を導入しなかった領域は、比較的弱い結晶
性を有したものとなる。

【0172】即ち、アクティブマトリクス領域は比較的
低い結晶性を有した結晶性珪素膜でもって薄膜トランジ
スタを構成でき、周辺駆動回路領域は比較的高い結晶性
を有した結晶性珪素膜でもって薄膜トランジスタを構成
できる。

【0173】このようにすると、周辺駆動回路を構成す
る薄膜トランジスタを高い移動度とし、アクティブマト
リクス領域を構成する薄膜トタンジスタを低い移動度と
することができる。

【0174】珪素の結晶化を助長する金属元素として
は、Niを利用することができる。またNiを含んだ溶
液として酢酸ニッケル塩領域を用いることができる。ニ
ッケルの導入量は、溶液中にニッケル濃度を調整するこ
とで制御することができる。

【0175】この溶液を用いる方法は、当該金属元素の
導入量の制御や、その導入量の均一性を確保する上で有
効である。

【0176】

【発明の効果】本明細書に開示する発明を利用すること
により、重点的に技術を投入する部分の優先順位を決め
ることがでる。技術を投入する部分が明確になるため、
画質の優れたアクティブマトリクス型の表示装置を低い
コストでかつ高い再現性でもって得ることができる。

【0177】本明細書中では、アクティブマトリクス型
の液晶表示装置を中心として記載がなされている。しか
し、本明細書で開示する発明は、薄膜トランジスタを利
用した他のアクティブマトリクス型を有するフラットパ
ネルディスプレイに利用することができる。例えば、E
L型の発光素子を利用した周辺駆動回路一体化型のアク
ティブマトリクス表示装置に利用することができる。

【0178】また薄膜トランジスタの構造もゲイト電極
が基板側にあるボトムゲイト型の構造を利用することも
できる。

【図面の簡単な説明】

【図1】 アクティブマトリクス回路と周辺駆動回路と
が一体化された構成を示す図。

【図2】 各回路の構成を示す図。

【図3】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。

【図4】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。

【図5】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。

【図6】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。

【図7】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。

【図8】 アクティブマトリクス回路の一つの画素部分
を示す断面図。

【図9】 アクティブマトリクス回路の一つの画素部分
を示す上面図。

【図10】アクティブマトリクス回路中における駆動波
形を示す図。

【図11】アクティブマトリクス回路の薄膜トランジス
タを駆動する波形を示す図。

【符号の説明】

201 シフトレジスタ回路 202 NAND回路 203 レベルシフト回路 204 バッファ回路 205 アクティブマトリクス回路 206 薄膜トランジスタ 207 液晶 208 補助容量 501 ガラス基板 502 下地膜(酸化珪素膜) 503 非晶質珪素膜 504、505、506 活性層 507 アルミニウム膜 508 緻密な膜質を有する陽極酸化
膜 509 アルミニウム膜でなるパター
ン 510 残存した陽極酸化膜 511 アルミニウム膜でなるパター
ン 512 残存した陽極酸化膜 513 アルミニウム膜でなるパター
ン 514 残存した陽極酸化膜 515、516、517 レジストマスク 518、519、520 多孔質状の陽極酸化膜 521、522、523 ゲイト電極 51、52、53 緻密な膜質を有する陽極酸化
膜 524 高濃度にPイオンが注入され
た領域 525 Pイオンが注入されない領域 526 高濃度にPイオンが注入され
た領域 527 高濃度にPイオンが注入され
た領域 528 Pイオンが注入されない領域 529 高濃度にPイオンが注入され
た領域 530 高濃度にPイオンが注入され
た領域 531 Pイオンが注入されない領域 532 高濃度にPイオンが注入され
た領域 533 低濃度にPイオンが注入され
た領域 534 チャネル形成領域 535 低濃度にPイオンが注入され
た領域 536 低濃度にPイオンが注入され
た領域 537 チャネル形成領域 538 低濃度にPイオンが注入され
た領域 539 低濃度にPイオンが注入され
た領域 540 チャネル形成領域 541 低濃度にPイオンが注入され
た領域 542 レジストマスク 543、544、545 Bイオンの注入によってP型
に反転した領域 546 Bイオンの注入によってP型
に反転した領域 551 層間絶縁膜 552 ソース電極 553 ドレイン電極 554 ソース電極 555 ソース電極 556 ドレイン電極 557 層間絶縁膜 558 画素電極(ITO電極) 101 ガラス基板 102 下地膜(酸化珪素膜) 103 薄膜トランジスタ 104 ソース領域 105 チャネル形成領域 106 ドレイン領域 107、108 オフセットゲイト領域 109 ゲイト絶縁膜(酸化珪素膜) 110 ゲイト電極(ゲイト配線) 111 陽極酸化膜 112 第1の層間絶縁膜 113 ソース電極(ソース配線) 114 第2の層間絶縁膜 115 引出し電極(ドレイン電極) 116 BM(ブラックマトリクス) 117 第3の層間絶縁膜 118 画素電極(ITO電極) 119、120 補助容量形成部分

フロントページの続き (72)発明者 森田 達夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】マトリクス状に配置された画素電極のそれ
    ぞれに薄膜トランジスタが配置された構成を有し、 1階調に必要とされる電圧をVgr、全画素容量をCt、
    ゲイト−ドレイン間容量をCgd、ゲイト電圧のON/O
    FFの差をΔVg 、フィードスルー電圧をΔVsとし
    て、各パラメータが、 【数3】 を満足することを特徴とするアクティブマトリクス表示
    装置。
  2. 【請求項2】マトリクス状に配置された画素電極のそれ
    ぞれに薄膜トランジスタが配置されたアクティブマトリ
    クス回路と、 薄膜トランジスタで構成され前記アクティブマトリクス
    回路を駆動する周辺駆動回路と、 を有し、 1階調に必要とされる電圧をVgr、全画素容量をCt、
    ゲイト−ドレイン間容量をCgd、ゲイト電圧のON/O
    FFの差をΔVg 、フィードスルー電圧をΔVsとし
    て、各パラメータが、 【数3】を満足し、 ゲイト信号電圧を駆動する周辺駆動回路の薄膜トランジ
    スタの移動度はアクティブマトリクス回路に配置された
    薄膜トランジスタの移動度よりも大きいことを特徴とす
    るアクティブマトリクス表示装置。
JP25249096A 1996-09-03 1996-09-03 アクティブマトリクス表示装置 Expired - Fee Related JP4307574B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25249096A JP4307574B2 (ja) 1996-09-03 1996-09-03 アクティブマトリクス表示装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP25249096A JP4307574B2 (ja) 1996-09-03 1996-09-03 アクティブマトリクス表示装置
TW086112598A TW418431B (en) 1996-09-03 1997-09-02 Active matrix electro-optical device
US08/921,839 US5982348A (en) 1996-09-03 1997-09-02 Active matrix electro-optical device
KR10-1997-0046058A KR100439452B1 (ko) 1996-09-03 1997-09-03 액티브매트릭스전기광학장치
US09/433,602 US6108056A (en) 1996-09-03 1999-11-02 Active matrix electro-optical device

Publications (2)

Publication Number Publication Date
JPH1079515A true JPH1079515A (ja) 1998-03-24
JP4307574B2 JP4307574B2 (ja) 2009-08-05

Family

ID=17238104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25249096A Expired - Fee Related JP4307574B2 (ja) 1996-09-03 1996-09-03 アクティブマトリクス表示装置

Country Status (4)

Country Link
US (2) US5982348A (ja)
JP (1) JP4307574B2 (ja)
KR (1) KR100439452B1 (ja)
TW (1) TW418431B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4918172B1 (ja) * 2011-09-07 2012-04-18 英郎 川野 アクティブ・マトリクス型表示装置
CN105116652A (zh) * 2015-09-08 2015-12-02 昆山龙腾光电有限公司 用于补偿面板开关元件的寄生电容的方法及阵列基板
US9262978B2 (en) 1998-03-27 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Driving circuit of a semiconductor display device and the semiconductor display device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1078592A (ja) * 1996-09-03 1998-03-24 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
US6839108B1 (en) * 1998-05-16 2005-01-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
JP3914639B2 (ja) * 1998-07-13 2007-05-16 株式会社アドバンスト・ディスプレイ 液晶表示装置
EP1006589B1 (en) 1998-12-03 2012-04-11 Semiconductor Energy Laboratory Co., Ltd. MOS thin film transistor and method of fabricating same
JP2000305483A (ja) * 1999-04-20 2000-11-02 Toshiba Corp アクティブマトリクス基板の製造方法
US6476790B1 (en) * 1999-08-18 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device and a driver circuit thereof
US6515648B1 (en) * 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit
JP3668394B2 (ja) * 1999-09-13 2005-07-06 株式会社日立製作所 液晶表示装置およびその駆動方法
JP4193339B2 (ja) * 1999-09-29 2008-12-10 セイコーエプソン株式会社 液晶装置及び投射型表示装置並びに液晶装置の製造方法
TWM244584U (en) 2000-01-17 2004-09-21 Semiconductor Energy Lab Display system and electrical appliance
TWI301915B (ja) * 2000-03-17 2008-10-11 Seiko Epson Corp
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6562671B2 (en) * 2000-09-22 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and manufacturing method thereof
JP2002365812A (ja) * 2001-06-05 2002-12-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP3791517B2 (ja) * 2002-10-31 2006-06-28 セイコーエプソン株式会社 電気光学装置及び電子機器
US7145209B2 (en) * 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
US7238963B2 (en) * 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
US20050258488A1 (en) * 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
US20050074914A1 (en) * 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
CN1324384C (zh) * 2003-06-02 2007-07-04 友达光电股份有限公司 液晶显示器及其内部的取样电路
JP4207858B2 (ja) * 2004-07-05 2009-01-14 セイコーエプソン株式会社 半導体装置、表示装置及び電子機器
US7033902B2 (en) * 2004-09-23 2006-04-25 Toppoly Optoelectronics Corp. Method for making thin film transistors with lightly doped regions
US8976103B2 (en) * 2007-06-29 2015-03-10 Japan Display West Inc. Display apparatus, driving method for display apparatus and electronic apparatus

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2568659B2 (ja) * 1988-12-12 1997-01-08 松下電器産業株式会社 表示装置の駆動方法
JP2626451B2 (ja) * 1993-03-23 1997-07-02 日本電気株式会社 液晶表示装置の駆動方法
JPH07120722A (ja) * 1993-06-30 1995-05-12 Sharp Corp 液晶表示素子およびその駆動方法
US5844538A (en) * 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9262978B2 (en) 1998-03-27 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Driving circuit of a semiconductor display device and the semiconductor display device
JP4918172B1 (ja) * 2011-09-07 2012-04-18 英郎 川野 アクティブ・マトリクス型表示装置
WO2013035394A1 (ja) * 2011-09-07 2013-03-14 Kawano Hideo アクティブ・マトリクス型表示装置
CN103765307A (zh) * 2011-09-07 2014-04-30 川野英郎 有源矩阵型显示装置
US9244315B2 (en) 2011-09-07 2016-01-26 Hideo Kawano Active matrix display device
CN103765307B (zh) * 2011-09-07 2016-10-19 川野英郎 有源矩阵型显示装置
CN105116652A (zh) * 2015-09-08 2015-12-02 昆山龙腾光电有限公司 用于补偿面板开关元件的寄生电容的方法及阵列基板
CN105116652B (zh) * 2015-09-08 2018-01-16 昆山龙腾光电有限公司 用于补偿面板开关元件的寄生电容的方法及阵列基板

Also Published As

Publication number Publication date
TW418431B (en) 2001-01-11
KR19980024400A (ko) 1998-07-06
JP4307574B2 (ja) 2009-08-05
US5982348A (en) 1999-11-09
US6108056A (en) 2000-08-22
KR100439452B1 (ko) 2004-10-22

Similar Documents

Publication Publication Date Title
US9786787B2 (en) Semiconductor device and fabrication method thereof
KR101537750B1 (ko) 액정 표시장치
US20150248030A1 (en) Method for manufacturing an electrooptical device
US8314426B2 (en) Semiconductor device and method of fabricating the same
US5165075A (en) Electro-optic device having pairs of complementary transistors
US6362507B1 (en) Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
CN102495501B (zh) 液晶显示装置、以及电子设备
US5815226A (en) Electro-optical device and method of fabricating same
US7948569B2 (en) Active matrix type display device
US7916232B2 (en) Electro-optical device and method for driving the same
US6023074A (en) Active matrix display having storage capacitor associated with each pixel transistor
JP2541745B2 (ja) 電子装置の製造方法
KR100514417B1 (ko) 액티브매트릭스기판,액티브매트릭스기판제조방법,액정표시장치및전자기기
CN100352022C (zh) 半导体器件及其制造方法
US5589406A (en) Method of making TFT display
US5485019A (en) Semiconductor device and method for forming the same
US6914642B2 (en) Active matrix display device
KR100429943B1 (ko) 액티브 매트릭스형의 표시 장치
TWI227565B (en) Low temperature poly-Si thin film transistor and method of manufacturing the same
EP0854465B1 (en) Driving method for liquid crystal displays with a bend alignment
US7569408B1 (en) Semiconductor device and method for forming the same
US6600524B1 (en) Active matrix type liquid crystal display apparatus with silicon oxide at different portions
KR101568121B1 (ko) 액정 표시 장치 및 전자기기
KR0133845B1 (ko) 반도체장치와 그를 사용한 전기광학장치
US5929464A (en) Active matrix electro-optical device

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090428

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140515

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees