JPH1079515A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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Abstract
(57)【要約】
【目的】 薄膜トランジスタを利用した周辺駆動回路一
体型のアクティブマトリクス表示装置において、画質を
向上させる。 【構成】１階調に必要とされる電圧をＶgr、全画素容量
をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧の
ＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶ
ｓとして、各パラメータが、 【数３】で示される関係を満足するようにする。このよ
うにすることにより、バッファー回路２０４やアクティ
ブマトリクス回路２０５に配置された薄膜トランジスタ
の特性にバラツキが生じてもそれが階調表示に影響を与
えることを抑制することができる。
体型のアクティブマトリクス表示装置において、画質を
向上させる。 【構成】１階調に必要とされる電圧をＶgr、全画素容量
をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧の
ＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶ
ｓとして、各パラメータが、 【数３】で示される関係を満足するようにする。このよ
うにすることにより、バッファー回路２０４やアクティ
ブマトリクス回路２０５に配置された薄膜トランジスタ
の特性にバラツキが生じてもそれが階調表示に影響を与
えることを抑制することができる。
Description
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
周辺駆動回路を一体化したアクティブマトリクス型のフ
ラットパネルディスプレイの構成に関する。
周辺駆動回路を一体化したアクティブマトリクス型のフ
ラットパネルディスプレイの構成に関する。
【０００２】
【従来の技術】従来より、非晶質珪素膜を用いたアクテ
ィブマトリクス型の液晶表示装置が知られている。ま
た、さらに高品質な表示を行うことができる結晶性珪素
膜を用いたアクティブマトリクス型の液晶表示装置が知
られている。
ィブマトリクス型の液晶表示装置が知られている。ま
た、さらに高品質な表示を行うことができる結晶性珪素
膜を用いたアクティブマトリクス型の液晶表示装置が知
られている。
【０００３】非晶質珪素膜を用いた場合、Ｐチャネル型
の薄膜トランジスタを実現することができない（特性が
低すぎて実用にならない）という問題がある。一方、結
晶性珪素膜を用いた場合、実用になるＰチャネル型の薄
膜トランジスタが作製できるという特徴がある。
の薄膜トランジスタを実現することができない（特性が
低すぎて実用にならない）という問題がある。一方、結
晶性珪素膜を用いた場合、実用になるＰチャネル型の薄
膜トランジスタが作製できるという特徴がある。
【０００４】従って、結晶性珪素膜を用いた場合、薄膜
トランジスタでＣＭＯＳ回路を構成することができる。
このことを利用すると、アクティブマトリクス回路を駆
動する周辺駆動回路をも薄膜トランジスタで構成するこ
とができる。そして、アクティブマトリクス回路と周辺
駆動回路とを同一ガラス基板や石英基板上に集積化した
構成を実現することができる。このような構成は、周辺
駆動回路一体型と呼ばれている。
トランジスタでＣＭＯＳ回路を構成することができる。
このことを利用すると、アクティブマトリクス回路を駆
動する周辺駆動回路をも薄膜トランジスタで構成するこ
とができる。そして、アクティブマトリクス回路と周辺
駆動回路とを同一ガラス基板や石英基板上に集積化した
構成を実現することができる。このような構成は、周辺
駆動回路一体型と呼ばれている。
【０００５】この周辺駆動回路一体型の構成は、表示装
置全体を小型化し、またその作製コストや作製工程を削
減できるという特徴がある。
置全体を小型化し、またその作製コストや作製工程を削
減できるという特徴がある。
【０００６】
【発明が解決しようとする課題】高い画質を求める場
合、いかに細かい階調表示を行うことができるかが重要
となる。階調表示を行うには、液晶の電圧−透過率曲線
の非飽和領域を用いるのが一般的である。即ち、印加さ
れる電圧（電界）の変化に従って液晶の光学応答が変化
する範囲を用いて、階調表示を行う方法が採られてい
る。一般的にこの方法は、アナログ階調方式と称されて
いる。
合、いかに細かい階調表示を行うことができるかが重要
となる。階調表示を行うには、液晶の電圧−透過率曲線
の非飽和領域を用いるのが一般的である。即ち、印加さ
れる電圧（電界）の変化に従って液晶の光学応答が変化
する範囲を用いて、階調表示を行う方法が採られてい
る。一般的にこの方法は、アナログ階調方式と称されて
いる。
【０００７】このアナログ階調方式を利用した場合に
は、各画素において液晶に印加される電圧のバラツキが
問題となる。特に１階調に必要とされる電圧より液晶に
印加される電圧のバラツキが大きくなると、階調表示に
ズレが生じてしまう。階調表示にズレは、表示ムラや縞
模様が見えてしまう要因となる。
は、各画素において液晶に印加される電圧のバラツキが
問題となる。特に１階調に必要とされる電圧より液晶に
印加される電圧のバラツキが大きくなると、階調表示に
ズレが生じてしまう。階調表示にズレは、表示ムラや縞
模様が見えてしまう要因となる。
【０００８】各画素における液晶に印加される電圧のバ
ラツキは、数百×数百の単位でマトリクス状に配置され
た薄膜トランジスタの特性のバラツキに起因する。ま
た、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜
トランジスタの特性のバラツキによる寄与も大きい。
ラツキは、数百×数百の単位でマトリクス状に配置され
た薄膜トランジスタの特性のバラツキに起因する。ま
た、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜
トランジスタの特性のバラツキによる寄与も大きい。
【０００９】一般に薄膜トランジスタの特性のバラツキ
に関係するパラメータは多数ある。従って、どれか一つ
のパラメータを制御しても上記の画質が損なわれる問題
を解決することは困難である。さらにまた、バラツキを
完全に抑制するとができないパラメータもあることが、
この問題を一層深刻にしている。
に関係するパラメータは多数ある。従って、どれか一つ
のパラメータを制御しても上記の画質が損なわれる問題
を解決することは困難である。さらにまた、バラツキを
完全に抑制するとができないパラメータもあることが、
この問題を一層深刻にしている。
【００１０】このように、現状においては、優先して制
御すべきパラメータが明確でないので、必要とする画質
を有するアクティブマトリクス型の表示装置を高い再現
性もって大量生産することが困難であるという問題があ
る。
御すべきパラメータが明確でないので、必要とする画質
を有するアクティブマトリクス型の表示装置を高い再現
性もって大量生産することが困難であるという問題があ
る。
【００１１】換言すれば、どのパラメータをどのような
範囲で、また他のパラメータとの関係をどようにすれば
よいのかが必ずし明確でないために、場当たり的な対処
によって、生産歩留りを高めるべく努力しているのが現
状である。
範囲で、また他のパラメータとの関係をどようにすれば
よいのかが必ずし明確でないために、場当たり的な対処
によって、生産歩留りを高めるべく努力しているのが現
状である。
【００１２】
【発明が解決しようとする課題】本明細書で開示する発
明は、周辺駆動回路一体型のアクティブマトリクス型の
表示装置を作製するに当たって、作製される薄膜トラン
ジスタのどのパラメータを優先的に制御するのかについ
ての指針を提供することを課題とする。
明は、周辺駆動回路一体型のアクティブマトリクス型の
表示装置を作製するに当たって、作製される薄膜トラン
ジスタのどのパラメータを優先的に制御するのかについ
ての指針を提供することを課題とする。
【００１３】そしてそのことにより、高い画質を表示す
ることができる周辺駆動回路一体型のアクティブマトリ
クス型の表示装置を高い歩留りでもって生産する技術を
提供することを課題とする。
ることができる周辺駆動回路一体型のアクティブマトリ
クス型の表示装置を高い歩留りでもって生産する技術を
提供することを課題とする。
【００１４】本発明者等の知見によれば、液晶表示装置
の画質の低下に大きく関係している液晶駆動電圧のバラ
ツキに最も寄与しているのは、各画素毎におけるフィー
ルドスルー電圧のバラツキである。
の画質の低下に大きく関係している液晶駆動電圧のバラ
ツキに最も寄与しているのは、各画素毎におけるフィー
ルドスルー電圧のバラツキである。
【００１５】アクティブマトリクス型の液晶表示におけ
るフォードスルー電圧の影響については、（社団法人
電子情報通信学会 信学技報 EID95-99,ED95-173,SDM9
5-213(1996-02)) に記載されている。
るフォードスルー電圧の影響については、（社団法人
電子情報通信学会 信学技報 EID95-99,ED95-173,SDM9
5-213(1996-02)) に記載されている。
【００１６】以下にフォードスルー電圧について簡単に
説明する。図１１に示すのは、アクティブマトリクス回
路に配置された薄膜トランジスタを動作させるさいにお
ける薄膜トランジスタ各部や画素電極の電圧波形の関係
である。
説明する。図１１に示すのは、アクティブマトリクス回
路に配置された薄膜トランジスタを動作させるさいにお
ける薄膜トランジスタ各部や画素電極の電圧波形の関係
である。
【００１７】図において、Ｖg で示されるのは、ゲイト
信号線から供給される信号電圧である。Ｖs で示される
のは、ドレイン配線から供給される信号電圧である。ま
たＶd は、薄膜トランジスタの出力電圧である。このＶ
d が液晶に印加される電圧の波形になる。
信号線から供給される信号電圧である。Ｖs で示される
のは、ドレイン配線から供給される信号電圧である。ま
たＶd は、薄膜トランジスタの出力電圧である。このＶ
d が液晶に印加される電圧の波形になる。
【００１８】まず、ゲイト電圧Ｖg がオンレベルＶghま
で立ち上がると、薄膜トランジスタがＯＮ状態となり、
ソース信号線から供給される電圧信号Ｖs が薄膜トラン
ジスタを介して液晶に印加される。図１１には、Ｖd で
示される液晶に加えられる電圧の波形が示されている。
で立ち上がると、薄膜トランジスタがＯＮ状態となり、
ソース信号線から供給される電圧信号Ｖs が薄膜トラン
ジスタを介して液晶に印加される。図１１には、Ｖd で
示される液晶に加えられる電圧の波形が示されている。
【００１９】そしてゲイト電圧Ｖg をオフレベルＶglま
で立ち下げた後は、液晶と補助容量に充電された電荷に
よって、引続き液晶に電界が印加され続ける。
で立ち下げた後は、液晶と補助容量に充電された電荷に
よって、引続き液晶に電界が印加され続ける。
【００２０】そして、ゲイト電圧Ｖg の次のパルスがゲ
イト電極に入力することで、画素電極への画像情報の書
換えが行われる。即ち、次のゲイト電圧Ｖg のパルスが
ゲイト電極に入力することで、薄膜トランジスタが再び
ＯＮとなり、新たなＶs に対応する電荷が画素電極に流
れ込む。
イト電極に入力することで、画素電極への画像情報の書
換えが行われる。即ち、次のゲイト電圧Ｖg のパルスが
ゲイト電極に入力することで、薄膜トランジスタが再び
ＯＮとなり、新たなＶs に対応する電荷が画素電極に流
れ込む。
【００２１】一般に液晶の劣化を防ぐためにＶd には、
Ｖsigc±Ｖsig で示される交流電圧が利用される。ここ
で、Ｖsigcはセンター電圧、Ｖsig は映像信号電圧であ
る。なお、Ｖsig の値が階調に対応している。
Ｖsigc±Ｖsig で示される交流電圧が利用される。ここ
で、Ｖsigcはセンター電圧、Ｖsig は映像信号電圧であ
る。なお、Ｖsig の値が階調に対応している。
【００２２】このような薄膜トランジスタの駆動におい
て、薄膜トランジスタのＯＮ状態からＯＦＦ状態へと切
り替わる時にゲイト電圧Ｖg の立ち下がり電圧が、ゲイ
ト／ソース間寄生容量を通してソース電圧に変動を与え
る。この変動する電圧がフィードスルー電圧（ΔＶs)で
ある。
て、薄膜トランジスタのＯＮ状態からＯＦＦ状態へと切
り替わる時にゲイト電圧Ｖg の立ち下がり電圧が、ゲイ
ト／ソース間寄生容量を通してソース電圧に変動を与え
る。この変動する電圧がフィードスルー電圧（ΔＶs)で
ある。
【００２３】図１１には、画素電極に現れる電位Ｖd が
フィードスルー電圧（ΔＶs)の影響を受ける様子が示さ
れている。
フィードスルー電圧（ΔＶs)の影響を受ける様子が示さ
れている。
【００２４】フィードスルー電圧（ΔＶs)は、下記の数
１で示される。
１で示される。
【００２５】
【数１】
【００２６】ここで、Ｃt は全画素容量である。全画素
容量は、画素電極が対向電極と液晶を介してなる容量
と、補助容量との和によって主に定まる。
容量は、画素電極が対向電極と液晶を介してなる容量
と、補助容量との和によって主に定まる。
【００２７】Ｃgdはゲート／ドレイン間寄生容量であ
る。ΔＶg は、ゲイト電圧の変動量である。図１１の場
合でいえば、ΔＶg は（ΔＶg ＝Ｖgh−Ｖgl）で示され
る。
る。ΔＶg は、ゲイト電圧の変動量である。図１１の場
合でいえば、ΔＶg は（ΔＶg ＝Ｖgh−Ｖgl）で示され
る。
【００２８】∫Ｉｄｔで示されるのは、ゲイト信号線か
ら供給される信号電圧の波形の歪みに起因して、ソース
／ドレイン間に流れる補償電流による影響を示す項であ
る。
ら供給される信号電圧の波形の歪みに起因して、ソース
／ドレイン間に流れる補償電流による影響を示す項であ
る。
【００２９】ゲイト配線を伝播する信号波形は、図１０
に示すようにゲイト信号線を伝播するに従って、完全な
矩形波でなく、多少歪んだものとなる。特に信号の立ち
下がりが尾を引いた波形となる。
に示すようにゲイト信号線を伝播するに従って、完全な
矩形波でなく、多少歪んだものとなる。特に信号の立ち
下がりが尾を引いた波形となる。
【００３０】これは、ゲイトドライバー回路の特性の低
さ、さらには配線抵抗と配線容量の積で決まる時定数に
起因する。
さ、さらには配線抵抗と配線容量の積で決まる時定数に
起因する。
【００３１】なお、図１０に示されているのは、周辺駆
動回路が完全な駆動力を発揮し、完全な矩形波を送り出
しても、配線抵抗と配線容量の積で決まる時定数の関係
で伝播した信号波形が歪んでしまう状態である。
動回路が完全な駆動力を発揮し、完全な矩形波を送り出
しても、配線抵抗と配線容量の積で決まる時定数の関係
で伝播した信号波形が歪んでしまう状態である。
【００３２】薄膜トランンジスタで周辺駆動回路を構成
した場合、完全な矩形波形を送り出すことは困難である
のが現状である。これは、周辺駆動回路を構成するのに
必要とされる特性を有する薄膜トランジスタを得ること
が困難であるからである。
した場合、完全な矩形波形を送り出すことは困難である
のが現状である。これは、周辺駆動回路を構成するのに
必要とされる特性を有する薄膜トランジスタを得ること
が困難であるからである。
【００３３】図１０に示すような歪んだ波形で薄膜トラ
ンジスタが駆動された場合、薄膜トランジスタが完全に
ＯＦＦになるのには所定の時間がかかる。そしてその期
間において、フィードスルー電圧を補正する方向に電流
が流れる。〔数１〕の∫Ｉｄｔで示される項は、この電
流の総量を表すものである。
ンジスタが駆動された場合、薄膜トランジスタが完全に
ＯＦＦになるのには所定の時間がかかる。そしてその期
間において、フィードスルー電圧を補正する方向に電流
が流れる。〔数１〕の∫Ｉｄｔで示される項は、この電
流の総量を表すものである。
【００３４】非晶質珪素膜を用いた薄膜トランジスタに
おいては、移動度が１ｃｍ2 ／Ｖｓ以下と小さく、また
活性層面積が大きい（当然チャネル面積も大きい）の
で、Ｃgdには、チャネルに流れる電荷、及びチャネル内
に蓄積される電荷によって発生する容量が大きく寄与す
る。
おいては、移動度が１ｃｍ2 ／Ｖｓ以下と小さく、また
活性層面積が大きい（当然チャネル面積も大きい）の
で、Ｃgdには、チャネルに流れる電荷、及びチャネル内
に蓄積される電荷によって発生する容量が大きく寄与す
る。
【００３５】一方、非晶質珪素膜を用いた薄膜トランジ
スタにおいては、移動度が１ｃｍ2／Ｖｓ以下であり、
∫Ｉｄｔで示される項のＩの値の寄与は小さい。
スタにおいては、移動度が１ｃｍ2／Ｖｓ以下であり、
∫Ｉｄｔで示される項のＩの値の寄与は小さい。
【００３６】さらにゲイトドライバー回路にドライバー
ＩＣを用いるので、ゲイト信号の歪みもそれ程大きなも
のではない。
ＩＣを用いるので、ゲイト信号の歪みもそれ程大きなも
のではない。
【００３７】よって、非晶質珪素膜を用いた薄膜トラン
ジスタを利用した場合には、∫Ｉｄｔで示される項の寄
与は小さいものとなる。
ジスタを利用した場合には、∫Ｉｄｔで示される項の寄
与は小さいものとなる。
【００３８】従って、非晶質珪素膜を用いた薄膜トラン
ジスタを用いた場合には、フィールスルー電圧のバラツ
キは、上記〔数１〕の第１項によるものが主になる。特
にＣgdのバラツキによるものが主になる。
ジスタを用いた場合には、フィールスルー電圧のバラツ
キは、上記〔数１〕の第１項によるものが主になる。特
にＣgdのバラツキによるものが主になる。
【００３９】一方、結晶性珪素膜を用いた薄膜トランジ
スタにおいては、移動度は大きく、またゲイト電極の面
積も小さいのでＣgdの値は非晶質珪素膜を用いた薄膜ト
ランジスタの場合に比較して小さい。また、チャネル面
積が小さいので、チャネルに流れる電荷やチャネル内に
蓄積される電荷によって発生する容量の寄与もそれ程大
きくはない。
スタにおいては、移動度は大きく、またゲイト電極の面
積も小さいのでＣgdの値は非晶質珪素膜を用いた薄膜ト
ランジスタの場合に比較して小さい。また、チャネル面
積が小さいので、チャネルに流れる電荷やチャネル内に
蓄積される電荷によって発生する容量の寄与もそれ程大
きくはない。
【００４０】結晶性珪素膜を用いた薄膜トランジスタ
は、数十ｃｍ2 ／Ｖｓ以上という大きな移動度を有して
いる。しかし、その値のバラツキは比較的大きい。ま
た、周辺回路一体型の場合、周辺駆動回路を薄膜トラン
ジスタで構成するので、図１０で示すようなゲイト信号
電圧の歪みも大きなものとなる。
は、数十ｃｍ2 ／Ｖｓ以上という大きな移動度を有して
いる。しかし、その値のバラツキは比較的大きい。ま
た、周辺回路一体型の場合、周辺駆動回路を薄膜トラン
ジスタで構成するので、図１０で示すようなゲイト信号
電圧の歪みも大きなものとなる。
【００４１】このゲイト信号電圧の歪みが大きいという
ことは、〔数１〕の第２項の積分範囲が大きくなること
を意味する。そしてこのゲイト信号電圧の歪みは、周辺
駆動回路を構成する薄膜トランジスタの移動度のバラツ
キの影響を反映する。
ことは、〔数１〕の第２項の積分範囲が大きくなること
を意味する。そしてこのゲイト信号電圧の歪みは、周辺
駆動回路を構成する薄膜トランジスタの移動度のバラツ
キの影響を反映する。
【００４２】従って、結晶性珪素膜を用いた薄膜トラン
ジスタでもって構成された周辺駆動回路一体型のアクテ
ィブマトリクス回路において、〔数１〕で示されるフィ
ードスルー電圧のバラツキは、第１項による寄与より、
第２項による寄与がより大きなものとなる。
ジスタでもって構成された周辺駆動回路一体型のアクテ
ィブマトリクス回路において、〔数１〕で示されるフィ
ードスルー電圧のバラツキは、第１項による寄与より、
第２項による寄与がより大きなものとなる。
【００４３】即ち、周辺駆動回路を構成する薄膜トラン
ジスタの移動度のバラツキによって、〔数１〕の第２項
の積分範囲にバラツキ（これは図１０で示されるような
ゲイト信号波形の歪みに関係する）が発生し、さらに加
えて各画素に配置された薄膜トランジスタの移動度のバ
ラツキによって、〔数１〕の第２項のＩの値にバラツキ
が生ずる。そしてこれらが複合して、フィードスルー電
圧にバラツキが生じることになる。
ジスタの移動度のバラツキによって、〔数１〕の第２項
の積分範囲にバラツキ（これは図１０で示されるような
ゲイト信号波形の歪みに関係する）が発生し、さらに加
えて各画素に配置された薄膜トランジスタの移動度のバ
ラツキによって、〔数１〕の第２項のＩの値にバラツキ
が生ずる。そしてこれらが複合して、フィードスルー電
圧にバラツキが生じることになる。
【００４４】本明細書で開示する発明は、結晶性珪素膜
で構成された薄膜トランジスタを用いた周辺駆動回路一
体型のアクティブマトリクス型の表示装置において、上
記フォードスルー電圧のバラツキに起因する画質の低下
を抑制する構成を提供することを課題とする。
で構成された薄膜トランジスタを用いた周辺駆動回路一
体型のアクティブマトリクス型の表示装置において、上
記フォードスルー電圧のバラツキに起因する画質の低下
を抑制する構成を提供することを課題とする。
【００４５】
【課題を解決するための手段】前述したフィールスルー
電圧のバラツキによる画質の低下を抑制するために本明
細書で開示する発明は、１階調に必要とされる電圧Ｖgr
の絶対値を〔数１〕の第２項の絶対値より小さくするこ
とを特徴とする。
電圧のバラツキによる画質の低下を抑制するために本明
細書で開示する発明は、１階調に必要とされる電圧Ｖgr
の絶対値を〔数１〕の第２項の絶対値より小さくするこ
とを特徴とする。
【００４６】即ち、下記〔数２〕に示す等式を満足する
ように各定数の範囲を決定することを特徴とする。
ように各定数の範囲を決定することを特徴とする。
【００４７】
【数２】
【００４８】上記〔数２〕によって、周辺駆動回路を一
体化したアクティブマトリクス型の表示装置における各
回路を構成する薄膜トランジスタの必要とされる特性の
組み合わせについての指針が提供される。
体化したアクティブマトリクス型の表示装置における各
回路を構成する薄膜トランジスタの必要とされる特性の
組み合わせについての指針が提供される。
【００４９】〔数２〕は〔数１〕を用いて下記〔数３〕
のように書き直される。
のように書き直される。
【００５０】
【数３】
【００５１】ここで、Ｖgrは１階調に必要とされる電圧
である。Ｃｔは補助容量をも含めた全画素容量である。
Ｃgdはゲイト−ドレイン間容量である。ΔＶg はゲイト
電圧のＯＮ／ＯＦＦの差である。ΔＶｓはフィードスル
ー電圧である。なお、本明細書においては、画素電極側
の不純物領域をドレインと定義する。
である。Ｃｔは補助容量をも含めた全画素容量である。
Ｃgdはゲイト−ドレイン間容量である。ΔＶg はゲイト
電圧のＯＮ／ＯＦＦの差である。ΔＶｓはフィードスル
ー電圧である。なお、本明細書においては、画素電極側
の不純物領域をドレインと定義する。
【００５２】ＶgrとΔＶg は駆動条件や求める画質によ
って決まる。Ｃt とＣgdはそれぞれ算出することができ
る。またΔＶｓはサンプルを作製し実測するか、シミュ
レーションを行うことで得ることができる。
って決まる。Ｃt とＣgdはそれぞれ算出することができ
る。またΔＶｓはサンプルを作製し実測するか、シミュ
レーションを行うことで得ることができる。
【００５３】本明細書で開示する発明は、上記ような不
等式を満足するように各回路を構成する薄膜トランジス
タの特性を設定することを特徴とする。このようにする
ことにより、各回路を構成する薄膜トランジスタの特性
にバラツキが生じてもそのバラツキによる階調表示への
影響を大きく抑制することができる。
等式を満足するように各回路を構成する薄膜トランジス
タの特性を設定することを特徴とする。このようにする
ことにより、各回路を構成する薄膜トランジスタの特性
にバラツキが生じてもそのバラツキによる階調表示への
影響を大きく抑制することができる。
【００５４】ここで、各パラメータの値（主に移動度）
は、多数個配置された薄膜トランジスタの平均値として
定義される。この平均値は、抜き取り調査されたいつか
の薄膜トランジスタのものについて平均化したものを利
用すればよい。
は、多数個配置された薄膜トランジスタの平均値として
定義される。この平均値は、抜き取り調査されたいつか
の薄膜トランジスタのものについて平均化したものを利
用すればよい。
【００５５】正確には、〔数１〕におけるＣt やＣgdの
各画素におけるバラツキも問題にはなる。しかし、前述
したように結晶性珪素膜を用いた薄膜トランジスタにお
いては、これらのパラメータのバラツキの寄与は小さ
い。従って、上記〔数２〕に示す範囲を満足することに
より、各画素の階調表示のバラツキに起因する画質の低
下を大きく抑制することができる。
各画素におけるバラツキも問題にはなる。しかし、前述
したように結晶性珪素膜を用いた薄膜トランジスタにお
いては、これらのパラメータのバラツキの寄与は小さ
い。従って、上記〔数２〕に示す範囲を満足することに
より、各画素の階調表示のバラツキに起因する画質の低
下を大きく抑制することができる。
【００５６】本明細書で開示する発明の一つは、マトリ
クス状に配置された画素電極のそれぞれに薄膜トランジ
スタが配置された構成を有し、１階調に必要とされる電
圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量
をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィ
ードスルー電圧をΔＶｓとして、各パラメータが、
クス状に配置された画素電極のそれぞれに薄膜トランジ
スタが配置された構成を有し、１階調に必要とされる電
圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量
をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィ
ードスルー電圧をΔＶｓとして、各パラメータが、
【数３】を満足することを特徴とする。
【００５７】他の発明の構成は、マトリクス状に配置さ
れた画素電極のそれぞれに薄膜トランジスタが配置され
たアクティブマトリクス回路と、薄膜トランジスタで構
成され前記アクティブマトリクス回路を駆動する周辺駆
動回路と、を有し、１階調に必要とされる電圧をＶgr、
全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲ
イト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー
電圧をΔＶｓとして、各パラメータが、
れた画素電極のそれぞれに薄膜トランジスタが配置され
たアクティブマトリクス回路と、薄膜トランジスタで構
成され前記アクティブマトリクス回路を駆動する周辺駆
動回路と、を有し、１階調に必要とされる電圧をＶgr、
全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲ
イト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー
電圧をΔＶｓとして、各パラメータが、
【数３】を満足し、周辺駆動回路におけるゲイト信号電
圧を駆動する回路の薄膜トランジスタの移動度はアクテ
ィブマトリクス回路に配置された薄膜トランジスタの移
動度よりも大きいことを特徴とする。
圧を駆動する回路の薄膜トランジスタの移動度はアクテ
ィブマトリクス回路に配置された薄膜トランジスタの移
動度よりも大きいことを特徴とする。
【００５８】
【発明の実施の形態】図１に周辺駆動回路とアクティブ
マトリクス回路とが１枚のガラス基板上に集積化された
構成を示す。図１に示す構成は、周辺駆動回路一体型の
アクティブマトリクス型液晶表示装置の一方の基板の構
成を示すものである。
マトリクス回路とが１枚のガラス基板上に集積化された
構成を示す。図１に示す構成は、周辺駆動回路一体型の
アクティブマトリクス型液晶表示装置の一方の基板の構
成を示すものである。
【００５９】図１において、２０１がシフトレジスタ回
路である。２０２がＮＡＮＤ回路である。２０３がレベ
ルシフト回路である。３０４が駆動用のバッファー回路
（駆動回路）である。図１に示す構成においては、これ
らの回路で周辺駆動回路が構成されている。
路である。２０２がＮＡＮＤ回路である。２０３がレベ
ルシフト回路である。３０４が駆動用のバッファー回路
（駆動回路）である。図１に示す構成においては、これ
らの回路で周辺駆動回路が構成されている。
【００６０】また２０５で示されるのが、アクティブマ
トリクス回路である。図では４画素が示されている。実
際のアクティブマトリクス回路は、数百×数百個以上の
単位で画素がマトリクス状に配置される。またそれに見
合った規模で周辺駆動回路が配置される。
トリクス回路である。図では４画素が示されている。実
際のアクティブマトリクス回路は、数百×数百個以上の
単位で画素がマトリクス状に配置される。またそれに見
合った規模で周辺駆動回路が配置される。
【００６１】各画素には、２０６で示される薄膜トラン
ジスタと、２０８で示される補助容量が配置されてい
る。また、２０７で示されるのが液晶である。
ジスタと、２０８で示される補助容量が配置されてい
る。また、２０７で示されるのが液晶である。
【００６２】図１に示す構成において、全ての回路は同
一ガラス基板上に形成された薄膜トランジスタでもって
構成されている。
一ガラス基板上に形成された薄膜トランジスタでもって
構成されている。
【００６３】例えば、２０１で示されるシフトレジスタ
回路を構成する各ゲートは、図２（Ａ）に示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたクロックドインバータ回路で構成される。
回路を構成する各ゲートは、図２（Ａ）に示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたクロックドインバータ回路で構成される。
【００６４】また、２０４で示されるようなバッファー
回路を構成する各ゲートは、図２（Ｂ）で示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたインバータ回路で構成される。
回路を構成する各ゲートは、図２（Ｂ）で示されるよう
なＰチャネル及びＮチャネル型の薄膜トランジスタを組
み合わせたインバータ回路で構成される。
【００６５】ここでバッファー回路２０４を構成する薄
膜トランジスタの特性（主に移動度が関係する）が必要
とするものより低いことが、図１０に示すようなゲイト
信号波形の歪みの大きな要因となる。
膜トランジスタの特性（主に移動度が関係する）が必要
とするものより低いことが、図１０に示すようなゲイト
信号波形の歪みの大きな要因となる。
【００６６】また、アクティブマトリクス回路２０５に
配置された薄膜トランジスタの特性のバラツキ（主に移
動度のバラツキ）が、〔数１〕及び〔数２〕のＩで示さ
れる値のバラツキに関係する。
配置された薄膜トランジスタの特性のバラツキ（主に移
動度のバラツキ）が、〔数１〕及び〔数２〕のＩで示さ
れる値のバラツキに関係する。
【００６７】ここでバッファー回路２０４を構成する薄
膜トランジスタの移動度を高くすることで、図１０に示
すようなゲイト信号波形の歪みを小さくすることができ
る。そして当然、ゲイト信号波形の歪みのバラツキも相
対的に小さくすることができる。
膜トランジスタの移動度を高くすることで、図１０に示
すようなゲイト信号波形の歪みを小さくすることができ
る。そして当然、ゲイト信号波形の歪みのバラツキも相
対的に小さくすることができる。
【００６８】しかし、同一基板上に集積化された薄膜ト
ランジスタの移動度をある程度の均一性を維持した状態
で大きくすることは技術的に困難がある。そこで、どの
程度の均一性でもって、またどの程度の大きさの移動度
とすればよいかの指針が必要になる。例えば、他のパラ
メータとの関係でどの程度移動度と与えればよいかの指
針が必要とされる。
ランジスタの移動度をある程度の均一性を維持した状態
で大きくすることは技術的に困難がある。そこで、どの
程度の均一性でもって、またどの程度の大きさの移動度
とすればよいかの指針が必要になる。例えば、他のパラ
メータとの関係でどの程度移動度と与えればよいかの指
針が必要とされる。
【００６９】また、同様な理由により、２０５で示され
るアクティブマトリクス回路に配置される薄膜トランジ
スタの移動度のバラツキをどの程度にすればよいか（換
言すればどの程度の手間とコストを投入すればよいの
か）の指針が必要とされる。
るアクティブマトリクス回路に配置される薄膜トランジ
スタの移動度のバラツキをどの程度にすればよいか（換
言すればどの程度の手間とコストを投入すればよいの
か）の指針が必要とされる。
【００７０】下記〔数２〕によって上記の指針が与えら
れる。
れる。
【００７１】
【数２】
【００７２】即ち、コストや手間の許す範囲において、
上記〔数２〕を満足するように薄膜トランジスタの作製
工程や作製条件、さらにその寸法や形式を決定する。そ
して、所定の画質を有したアクティブマトリクス型の液
晶表示装置を実現する。
上記〔数２〕を満足するように薄膜トランジスタの作製
工程や作製条件、さらにその寸法や形式を決定する。そ
して、所定の画質を有したアクティブマトリクス型の液
晶表示装置を実現する。
【００７３】例えば〔数２〕を満たすための一つの方法
として、バッファー回路２０４を構成する薄膜トランジ
スタの移動度を選択的に大きくし、図１０で示されるよ
うな波形の歪みを小さくすることが考えられる。この場
合は、〔数２〕を満足するために〔数２〕のｄｔの積分
範囲を小さくすることを意味する。
として、バッファー回路２０４を構成する薄膜トランジ
スタの移動度を選択的に大きくし、図１０で示されるよ
うな波形の歪みを小さくすることが考えられる。この場
合は、〔数２〕を満足するために〔数２〕のｄｔの積分
範囲を小さくすることを意味する。
【００７４】そしてこれに関係させて、アクティブマト
リクス回路２０５に配置される薄膜トランジスタの活性
層の大きさを小さくする。またはその移動度を小さくす
る。これは、〔数２〕を満足するために〔数２〕のＩの
値を小さくすることを意味する。
リクス回路２０５に配置される薄膜トランジスタの活性
層の大きさを小さくする。またはその移動度を小さくす
る。これは、〔数２〕を満足するために〔数２〕のＩの
値を小さくすることを意味する。
【００７５】こうすることで〔数２〕の右辺を小さく
し、〔数２〕を満足するようにする。当然、必要とする
階調や利用する液晶材料によって、〔数２〕の左辺の値
は異なるの。従ってそれに合わせて、バッファー回路２
０４を構成する薄膜トランジスタの移動度と、アクティ
ブマトリクス回路を構成する薄膜トランジスタの移動度
との組み合わせを設定する必要がある。
し、〔数２〕を満足するようにする。当然、必要とする
階調や利用する液晶材料によって、〔数２〕の左辺の値
は異なるの。従ってそれに合わせて、バッファー回路２
０４を構成する薄膜トランジスタの移動度と、アクティ
ブマトリクス回路を構成する薄膜トランジスタの移動度
との組み合わせを設定する必要がある。
【００７６】このようにすることで、周辺駆動回路やア
クティブマトリクス回路に配置される薄膜トランジスタ
の移動度のバラツキによる階調表示への影響を小さくす
ることができる。
クティブマトリクス回路に配置される薄膜トランジスタ
の移動度のバラツキによる階調表示への影響を小さくす
ることができる。
【００７７】また、〔数２〕を見れば明らかなように、
補助容量２０８の値を大きくし、Ｃt の値を大きくする
ことも右辺を小さくするためには有効である。この場
合、バッファー回路２０４を構成する薄膜トランジスタ
の移動度と、アクティブマトリクス回路を構成する薄膜
トランジスタの移動度と、補助容量２０８の値と、の組
み合わせを〔数２〕を満足させるすればよい。
補助容量２０８の値を大きくし、Ｃt の値を大きくする
ことも右辺を小さくするためには有効である。この場
合、バッファー回路２０４を構成する薄膜トランジスタ
の移動度と、アクティブマトリクス回路を構成する薄膜
トランジスタの移動度と、補助容量２０８の値と、の組
み合わせを〔数２〕を満足させるすればよい。
【００７８】また例えば、アクティブマトリクス領域が
大面積化した場合は、ゲイト信号線の持つ抵抗と容量と
によって、図１０に示すようなゲイト信号波形の歪みが
生じてしまう。（これは、ゲイト信号線を構成する材料
にも大きく関係する）
大面積化した場合は、ゲイト信号線の持つ抵抗と容量と
によって、図１０に示すようなゲイト信号波形の歪みが
生じてしまう。（これは、ゲイト信号線を構成する材料
にも大きく関係する）
【００７９】この場合、バッファー回路を構成する薄膜
トランジスタの移動度をある程度以上大きくすることは
あまり効果がなくなる。また、ゲイト信号線に高抵抗を
有する材料を用いた場合も同様な状態となる。
トランジスタの移動度をある程度以上大きくすることは
あまり効果がなくなる。また、ゲイト信号線に高抵抗を
有する材料を用いた場合も同様な状態となる。
【００８０】このような場合は、Ｉの値を小さくするた
めにアクティブマトリクス領域に配置される薄膜トラン
ジスタの活性層の寸法を小さくする。具体的には、チャ
ネル幅を狭くする。
めにアクティブマトリクス領域に配置される薄膜トラン
ジスタの活性層の寸法を小さくする。具体的には、チャ
ネル幅を狭くする。
【００８１】これは、チャネルの断面を小さくすること
により、上記Ｉの値を小さくすること意味する。また、
チャネル幅を狭くすることに加えて、チャネル長を短く
することも効果がある。これは、チャネル面積を小さく
することにより、〔数１〕のＣgdのバラツキによる影響
を抑制できるからである。なお、Ｃgdのバラツキによる
影響は、あまり大きくないと見積もられるが、Ｃgdが低
いことは基本的に好ましい。
により、上記Ｉの値を小さくすること意味する。また、
チャネル幅を狭くすることに加えて、チャネル長を短く
することも効果がある。これは、チャネル面積を小さく
することにより、〔数１〕のＣgdのバラツキによる影響
を抑制できるからである。なお、Ｃgdのバラツキによる
影響は、あまり大きくないと見積もられるが、Ｃgdが低
いことは基本的に好ましい。
【００８２】また、〔数１〕のＩの値を小さくするため
に、アクティブマトリクス領域に配置される薄膜トラン
ジスタの移動度を小さくするとも有効である。
に、アクティブマトリクス領域に配置される薄膜トラン
ジスタの移動度を小さくするとも有効である。
【００８３】また、〔数２〕を満足するためにＣt を大
きくすることも有効である。この場合、補助容量の値を
大きくすることでＣt の値を大きくすることができる。
きくすることも有効である。この場合、補助容量の値を
大きくすることでＣt の値を大きくすることができる。
【００８４】なお、アクティブマトリクス領域に配置さ
れる薄膜トランジスタの移動度をあまり小さくした場
合、液晶を駆動するのに必要な特性が得られなくなるの
で注意する必要がある。（一般には１０ｃｍ2 ／Ｖｓ以
上の移動度が必要である）
れる薄膜トランジスタの移動度をあまり小さくした場
合、液晶を駆動するのに必要な特性が得られなくなるの
で注意する必要がある。（一般には１０ｃｍ2 ／Ｖｓ以
上の移動度が必要である）
【００８５】
〔実施例１〕図３以下に図１のシフトレジスタ回路２０
１やバッファ回路２０５を構成する基本回路であるＣＭ
ＯＳ構成の薄膜トランジスタ回路と、アクティブマトリ
クス回路の各画素に配置される薄膜トランジスタとを同
一ガラス基板上に形成する基本的な工程を示す。
１やバッファ回路２０５を構成する基本回路であるＣＭ
ＯＳ構成の薄膜トランジスタ回路と、アクティブマトリ
クス回路の各画素に配置される薄膜トランジスタとを同
一ガラス基板上に形成する基本的な工程を示す。
【００８６】図において、左側にＣＭＯＳ回路の作製工
程を示す。また右側にアクティブマトリクス回路に配置
されるＮチャネル型の薄膜トランジスタの作製工程を示
す。
程を示す。また右側にアクティブマトリクス回路に配置
されるＮチャネル型の薄膜トランジスタの作製工程を示
す。
【００８７】なお以下に示す作製工程における数値や条
件は、代表的な１例を示すものであり、必要に応じて変
更あるいは最適化が可能なものである。即ち、記載され
た値のみに限定されるものではない。
件は、代表的な１例を示すものであり、必要に応じて変
更あるいは最適化が可能なものである。即ち、記載され
た値のみに限定されるものではない。
【００８８】まず、図３（Ａ）に示すようにガラス基板
（または石英基板）５０１上に下地膜５０２として酸化
珪素膜を３０００Åの厚さに成膜する。成膜方法は、ス
パッタ法を用いる。
（または石英基板）５０１上に下地膜５０２として酸化
珪素膜を３０００Åの厚さに成膜する。成膜方法は、ス
パッタ法を用いる。
【００８９】次に下地膜５０２上に真性または実質的に
真性な導電型を有する非晶質珪素膜５０３を１０００Å
の厚さにプラズマＣＶＤ法で成膜する。成膜方法は、減
圧熱ＣＶＤ法で用いるのでもよい。こうして図３（Ａ）
に示す状態を得る。
真性な導電型を有する非晶質珪素膜５０３を１０００Å
の厚さにプラズマＣＶＤ法で成膜する。成膜方法は、減
圧熱ＣＶＤ法で用いるのでもよい。こうして図３（Ａ）
に示す状態を得る。
【００９０】次に加熱処理を施すことにより、非晶質珪
素膜１０３を結晶化させる。結晶化の方法は、レーザー
光の照射やランプアニール、さらにそれらの方法と加熱
処理を併用した方法を利用する。
素膜１０３を結晶化させる。結晶化の方法は、レーザー
光の照射やランプアニール、さらにそれらの方法と加熱
処理を併用した方法を利用する。
【００９１】なお他の実施例で詳述するが、レーザー光
の照射を選択的に行うことにより、各回路に必要とされ
る薄膜トランジスタの移動度を選択的に制御することが
できる。
の照射を選択的に行うことにより、各回路に必要とされ
る薄膜トランジスタの移動度を選択的に制御することが
できる。
【００９２】本明細書でいう結晶性珪素膜というのは、
非晶質珪素膜に加熱処理やレーザー光の照射を行うこと
により得られるより高い秩序性の結晶構造を有する珪素
膜のことをいう。または、非晶質珪素膜に比較して、よ
り秩序性の高い結晶構造を有する珪素膜のことをいう。
一般的に多結晶珪素膜や微結晶珪素膜と称される珪素膜
も本明細書でいう結晶性珪素膜の範疇に含まれる。
非晶質珪素膜に加熱処理やレーザー光の照射を行うこと
により得られるより高い秩序性の結晶構造を有する珪素
膜のことをいう。または、非晶質珪素膜に比較して、よ
り秩序性の高い結晶構造を有する珪素膜のことをいう。
一般的に多結晶珪素膜や微結晶珪素膜と称される珪素膜
も本明細書でいう結晶性珪素膜の範疇に含まれる。
【００９３】非晶質珪素膜５０３を結晶化させたら、パ
ターニングを施すことにより、５０４、５０５、５０６
で示される島状の領域を形成する。（図３（Ｂ））
ターニングを施すことにより、５０４、５０５、５０６
で示される島状の領域を形成する。（図３（Ｂ））
【００９４】図３（Ｂ）において、５０４は後にＣＭＯ
Ｓ回路を構成するＰチャネル型の薄膜トランジスタの活
性層となる。５０５は後にＣＭＯＳ回路を構成するＮチ
ャネル型の薄膜トランジスタの活性層となる。５０６は
後に画素マトリクス回路に配置されるＮチャネル型の薄
膜トランジスタの活性層となる。こうして図３（Ｂ）に
示す状態を得る。
Ｓ回路を構成するＰチャネル型の薄膜トランジスタの活
性層となる。５０５は後にＣＭＯＳ回路を構成するＮチ
ャネル型の薄膜トランジスタの活性層となる。５０６は
後に画素マトリクス回路に配置されるＮチャネル型の薄
膜トランジスタの活性層となる。こうして図３（Ｂ）に
示す状態を得る。
【００９５】なお、図では作図上の関係で各活性層を同
じ大きさで示してあるが、チャネル幅やチャネル長を変
化させることにより、薄膜トランジスタの移動度を実質
的に制御することができる。一般には、必要とする特性
に合わせて、薄膜トランジスタの寸法や形状が決定され
る。
じ大きさで示してあるが、チャネル幅やチャネル長を変
化させることにより、薄膜トランジスタの移動度を実質
的に制御することができる。一般には、必要とする特性
に合わせて、薄膜トランジスタの寸法や形状が決定され
る。
【００９６】即ち、図の右側に示されるアクティブマト
リクス回路に配置される薄膜トランジスタ（図６参照）
の活性層５０６は、〔数２〕のＩの値を小さくするため
に、その幅（チャネル幅）を極力狭くする。また〔数
３〕のＣgdを小さくするためにチャネル長を極力狭くす
る。
リクス回路に配置される薄膜トランジスタ（図６参照）
の活性層５０６は、〔数２〕のＩの値を小さくするため
に、その幅（チャネル幅）を極力狭くする。また〔数
３〕のＣgdを小さくするためにチャネル長を極力狭くす
る。
【００９７】また、特にバッファー回路（図１の２０４
で示される）を構成するＣＭＯＳ回路を構成する薄膜ト
ランジスタの活性層５０４と５０５は、チャネル幅が極
力大きくなるように設定する。このようにすることで、
バッファー回路を構成する薄膜トランジスタのＯＮ電流
特性を向上させ、ゲイト信号電圧の波形の歪みを抑制す
ることができる。
で示される）を構成するＣＭＯＳ回路を構成する薄膜ト
ランジスタの活性層５０４と５０５は、チャネル幅が極
力大きくなるように設定する。このようにすることで、
バッファー回路を構成する薄膜トランジスタのＯＮ電流
特性を向上させ、ゲイト信号電圧の波形の歪みを抑制す
ることができる。
【００９８】次にゲイト電極を構成するためのアルミニ
ウム膜５０７を５０００Åの厚さにスパッタ法によって
成膜する。このアルミニウム膜５０７中には、スカンジ
ウム（またはイットリウム）を0.1 〜0.2 重量％含有さ
せる。これは、後の工程において、ヒロックやウィスカ
ーの発生を抑制するためである。（図３（Ｃ））
ウム膜５０７を５０００Åの厚さにスパッタ法によって
成膜する。このアルミニウム膜５０７中には、スカンジ
ウム（またはイットリウム）を0.1 〜0.2 重量％含有さ
せる。これは、後の工程において、ヒロックやウィスカ
ーの発生を抑制するためである。（図３（Ｃ））
【００９９】ヒロックやウィスカーというのは、加熱に
従うアルミニウムの異常成長による針状あるいは刺状の
突起物のことである。
従うアルミニウムの異常成長による針状あるいは刺状の
突起物のことである。
【０１００】アルミニウム膜５０７を成膜したら、緻密
な膜質を有する陽極酸化膜５０８を形成する。この緻密
な膜質を有する陽極酸化膜５０８の形成は、電解溶液と
して３％の酒石酸を含んだエチレングルコール溶液中で
行う。
な膜質を有する陽極酸化膜５０８を形成する。この緻密
な膜質を有する陽極酸化膜５０８の形成は、電解溶液と
して３％の酒石酸を含んだエチレングルコール溶液中で
行う。
【０１０１】即ち、この電解溶液中において、アルミニ
ウム膜５０７を陽極、白金を陰極として陽極酸化電流を
流すことによって陽極酸化膜５０８は形成される。陽極
酸化膜５０８の膜厚を１００Å程度とする。陽極酸化膜
５０８の膜厚は、印加電圧を制御することによって行わ
れる。
ウム膜５０７を陽極、白金を陰極として陽極酸化電流を
流すことによって陽極酸化膜５０８は形成される。陽極
酸化膜５０８の膜厚を１００Å程度とする。陽極酸化膜
５０８の膜厚は、印加電圧を制御することによって行わ
れる。
【０１０２】この陽極酸化膜は、後の工程において配置
されるレジストマスクの密着性を向上させるために機能
する。
されるレジストマスクの密着性を向上させるために機能
する。
【０１０３】こうして図３（Ｃ）に示す状態を得る。次
に図４（Ａ）に示すようにレジストマスク５１５、５１
６、５１７を配置する。そして、アルミニウム膜５０７
（図３（Ｃ）参照）のパターニングを行う。この際、陽
極酸化膜５０８（図３（Ｃ）参照）の膜厚が厚いとアル
ミニウム膜５０７のパターニングが困難になるので注意
が必要である。
に図４（Ａ）に示すようにレジストマスク５１５、５１
６、５１７を配置する。そして、アルミニウム膜５０７
（図３（Ｃ）参照）のパターニングを行う。この際、陽
極酸化膜５０８（図３（Ｃ）参照）の膜厚が厚いとアル
ミニウム膜５０７のパターニングが困難になるので注意
が必要である。
【０１０４】図４（Ａ）において、５０９、５１１、５
１３がそれぞれゲイト電極の原型となる（基となる）ア
ルミニウムパターンである。また、５１０、５１２、５
１４がアルミニウムパターン上に残存する緻密な膜質を
有する陽極酸化膜である。
１３がそれぞれゲイト電極の原型となる（基となる）ア
ルミニウムパターンである。また、５１０、５１２、５
１４がアルミニウムパターン上に残存する緻密な膜質を
有する陽極酸化膜である。
【０１０５】図４（Ａ）に示す状態を得たら、再び陽極
酸化を行う。ここでは、５１８、５１９、５２０で示さ
れる多孔質状を有する陽極酸化膜を形成する。（図４
（Ｂ））
酸化を行う。ここでは、５１８、５１９、５２０で示さ
れる多孔質状を有する陽極酸化膜を形成する。（図４
（Ｂ））
【０１０６】この工程は、電解溶液として３％のシュウ
酸を含んだ水溶液を用いる。そしてこの電解溶液中にお
いて、５０９、５１１、５１３で示されるアルンニウム
パターンを陽極、また白金を陰極として陽極酸化を行
う。
酸を含んだ水溶液を用いる。そしてこの電解溶液中にお
いて、５０９、５１１、５１３で示されるアルンニウム
パターンを陽極、また白金を陰極として陽極酸化を行
う。
【０１０７】この工程においては、レジストマスク５１
５、５１６、５１７、さらに緻密な陽極酸化膜５１０、
５１２、５１４が存在するために、アルミニウムパター
ン５０９、５１１、５１３の側面において陽極酸化が進
行する。
５、５１６、５１７、さらに緻密な陽極酸化膜５１０、
５１２、５１４が存在するために、アルミニウムパター
ン５０９、５１１、５１３の側面において陽極酸化が進
行する。
【０１０８】こうして、図４（Ｂ）の５１８、５１９、
５２０で示される部分に多孔質状の陽極酸化膜が形成さ
れる。この多孔質状の陽極酸化膜の膜厚は、陽極酸化時
間によって制御することができる。
５２０で示される部分に多孔質状の陽極酸化膜が形成さ
れる。この多孔質状の陽極酸化膜の膜厚は、陽極酸化時
間によって制御することができる。
【０１０９】ここでは、この多孔質状の陽極酸化膜５１
８、５１９、５２０を５０００Åの厚さに形成する。こ
の多孔質状の陽極酸化膜は、後に低濃度不純物領域（Ｌ
ＤＤ領域）を形成する際に利用される。
８、５１９、５２０を５０００Åの厚さに形成する。こ
の多孔質状の陽極酸化膜は、後に低濃度不純物領域（Ｌ
ＤＤ領域）を形成する際に利用される。
【０１１０】図４（Ｂ）に示す状態を得たら、レジスト
マスク５１５、５１６、５１７を専用の剥離液で除去す
る。そして再度、緻密な膜質を有する陽極酸化膜を形成
する条件で陽極酸化を行う。
マスク５１５、５１６、５１７を専用の剥離液で除去す
る。そして再度、緻密な膜質を有する陽極酸化膜を形成
する条件で陽極酸化を行う。
【０１１１】この結果、５１、５２、５３で示される緻
密な膜質を有する陽極酸化膜が形成される。ここでは、
先に形成された陽極酸化膜５１０、５１２、５１４と一
体化した状態で５１、５２、５３で示される陽極酸化膜
が形成される。（図４（Ｃ））
密な膜質を有する陽極酸化膜が形成される。ここでは、
先に形成された陽極酸化膜５１０、５１２、５１４と一
体化した状態で５１、５２、５３で示される陽極酸化膜
が形成される。（図４（Ｃ））
【０１１２】この工程においては、多孔質状の陽極酸化
膜５１８、５１９、５２０の内部に電解溶液が侵入する
ので、図４（Ｃ）の５１、５２、５３で示されるような
状態で緻密な膜質を有する陽極酸化膜が形成される。
膜５１８、５１９、５２０の内部に電解溶液が侵入する
ので、図４（Ｃ）の５１、５２、５３で示されるような
状態で緻密な膜質を有する陽極酸化膜が形成される。
【０１１３】なお、緻密な膜質を有する陽極酸化膜５
１、５２、５３の膜厚は、１０００Åとする。この陽極
酸化膜は、ゲイト電極（およびそこから延在したゲイト
配線）の表面を電気的および機械的に保護する機能を有
している。具体的には、電気的絶縁性の向上、及びヒロ
ックやウィスカーの発生を抑制する機能を有している。
１、５２、５３の膜厚は、１０００Åとする。この陽極
酸化膜は、ゲイト電極（およびそこから延在したゲイト
配線）の表面を電気的および機械的に保護する機能を有
している。具体的には、電気的絶縁性の向上、及びヒロ
ックやウィスカーの発生を抑制する機能を有している。
【０１１４】図４（Ｃ）に示す工程において、Ｐチャネ
ル型の薄膜トランジスタのゲイト電極５２１、さらにＮ
チャネル型の薄膜トランジスタのゲイト電極５２２、５
２３が画定する。
ル型の薄膜トランジスタのゲイト電極５２１、さらにＮ
チャネル型の薄膜トランジスタのゲイト電極５２２、５
２３が画定する。
【０１１５】図４（Ｃ）に示す状態を得たら、Ｐ（リ
ン）イオンの注入を行う。この工程では、ソース及びド
レイン領域を形成するためのドーズ量でもってＰイオン
の注入を行う。Ｐイオンの注入は公知のプラズマドーピ
ング法でもって行う。（図５（Ａ））
ン）イオンの注入を行う。この工程では、ソース及びド
レイン領域を形成するためのドーズ量でもってＰイオン
の注入を行う。Ｐイオンの注入は公知のプラズマドーピ
ング法でもって行う。（図５（Ａ））
【０１１６】この工程において、５２４、５２６、５２
７、５２９、５３０、５３２の各領域に比較的高濃度に
Ｐイオンが注入される。この工程におけるドーズ量は、
１×１０15／ｃｍ2 とする。またイオンの加速電圧は８
０ｋＶとする。
７、５２９、５３０、５３２の各領域に比較的高濃度に
Ｐイオンが注入される。この工程におけるドーズ量は、
１×１０15／ｃｍ2 とする。またイオンの加速電圧は８
０ｋＶとする。
【０１１７】図５（Ａ）に示すＰイオンの注入工程にお
いて、５２５、５２８、５３１の各領域には、Ｐイオン
は注入されない。従って、そのまま真性または実質的に
真性な状態が維持される。
いて、５２５、５２８、５３１の各領域には、Ｐイオン
は注入されない。従って、そのまま真性または実質的に
真性な状態が維持される。
【０１１８】図５（Ａ）に示すＰイオンの注入が終了し
たら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔
質状の陽極酸化膜５１８、５１９、５２０を選択的に除
去する。
たら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔
質状の陽極酸化膜５１８、５１９、５２０を選択的に除
去する。
【０１１９】そして図５（Ｂ）に示すように再度Ｐイオ
ンの注入を行う。この工程では、図７（Ａ）の工程にお
けるドーズ量よりも低いドーズ量でもってＰイオンの注
入を行う。ここでは、ドーズ量を0.5 〜１×１０14／ｃ
ｍ2 とする。またイオンの加速電圧を７０ｋＶとする。
ンの注入を行う。この工程では、図７（Ａ）の工程にお
けるドーズ量よりも低いドーズ量でもってＰイオンの注
入を行う。ここでは、ドーズ量を0.5 〜１×１０14／ｃ
ｍ2 とする。またイオンの加速電圧を７０ｋＶとする。
【０１２０】この工程の結果、５３３、５３５、５３
６、５３８、５３９、５４１で示される各領域がＮ- 型
（弱いＮ型）領域となる。これらの領域は、５２４、５
２６、５２７、５２９、５３０、５３２の各領域よりも
低い濃度でＰイオンが添加された低濃度不純物領域とな
る。（図５（Ｂ））
６、５３８、５３９、５４１で示される各領域がＮ- 型
（弱いＮ型）領域となる。これらの領域は、５２４、５
２６、５２７、５２９、５３０、５３２の各領域よりも
低い濃度でＰイオンが添加された低濃度不純物領域とな
る。（図５（Ｂ））
【０１２１】そして、ゲイト電極直下の５３４、５３
７、５４０の各領域がチャネル形成領域として画定す
る。
７、５４０の各領域がチャネル形成領域として画定す
る。
【０１２２】なお、厳密にいうならば、図４（Ｃ）の工
程で形成した緻密な膜質を有する陽極酸化膜５１、５
２、５３の膜厚でもって、チャネル形成領域の両側にフ
セットゲイト領域が形成される。しかし、本実施例にお
いては、陽極酸化膜５１、５２、５３の膜厚が１０００
Å程度であるので、図中においては、オフセットゲイト
領域の記載は省略してある。
程で形成した緻密な膜質を有する陽極酸化膜５１、５
２、５３の膜厚でもって、チャネル形成領域の両側にフ
セットゲイト領域が形成される。しかし、本実施例にお
いては、陽極酸化膜５１、５２、５３の膜厚が１０００
Å程度であるので、図中においては、オフセットゲイト
領域の記載は省略してある。
【０１２３】図５（Ｂ）に示す不純物イオンの注入が終
了したら、図６（Ａ）に示すようにレジストマスク５４
２を配置し、今度はＢ（ボロン）イオンの注入を行う。
了したら、図６（Ａ）に示すようにレジストマスク５４
２を配置し、今度はＢ（ボロン）イオンの注入を行う。
【０１２４】このＢイオンの注入によって、５４３、５
４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導
電型が反転する。ここでは、Ｂイオンのドーズ量を２×
１０15／ｃｍ2 とする。またその加速電圧を６０ｋＶと
する。
４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導
電型が反転する。ここでは、Ｂイオンのドーズ量を２×
１０15／ｃｍ2 とする。またその加速電圧を６０ｋＶと
する。
【０１２５】図６（Ａ）に示すＢイオンの注入終了後、
レジストマスク５４２を除去する。そして、全体にＫｒ
Ｆエキシマレーザーを照射して、不純物イオンが注入さ
れた領域のアニールと注入された不純物イオンの活性化
とを行う。
レジストマスク５４２を除去する。そして、全体にＫｒ
Ｆエキシマレーザーを照射して、不純物イオンが注入さ
れた領域のアニールと注入された不純物イオンの活性化
とを行う。
【０１２６】こうして、ＣＭＯＳ回路を構成するＰ及び
Ｎチャネル型の薄膜トランジスタとアクティブマトリク
ス領域に配置されるＮチャネル型の薄膜トランジスタと
を同時に形成する。
Ｎチャネル型の薄膜トランジスタとアクティブマトリク
ス領域に配置されるＮチャネル型の薄膜トランジスタと
を同時に形成する。
【０１２７】そして図７（Ａ）に示すように層間絶縁膜
５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で
構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素
膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜
との積層膜を利用することができる。
５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で
構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素
膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜
との積層膜を利用することができる。
【０１２８】層間絶縁膜５５１を成膜したら、コンタク
トホールの形成を行う。そして、Ｐチャネル型の薄膜ト
ランジスタのソース電極５５２とドレイン電極５５３、
さらにＮチャネル型の薄膜トランジスタのドレイン電極
５５３とソース電極５５４を形成する。
トホールの形成を行う。そして、Ｐチャネル型の薄膜ト
ランジスタのソース電極５５２とドレイン電極５５３、
さらにＮチャネル型の薄膜トランジスタのドレイン電極
５５３とソース電極５５４を形成する。
【０１２９】こうして、Ｐチャネル型の薄膜トランジス
タとＮチャネル型の薄膜トランジスタを相補型に構成し
たＣＭＯＳ回路が完成する。
タとＮチャネル型の薄膜トランジスタを相補型に構成し
たＣＭＯＳ回路が完成する。
【０１３０】さらに同時にソース電極５５５（一般にマ
トリクス状に配置された画像信号線（ソース信号線）か
ら延在して設けられる）とドレイン電極５５６を形成
し、アクティブマトリクス回路に配置されるＮチャネル
型の薄膜トランジスタを完成させる。
トリクス状に配置された画像信号線（ソース信号線）か
ら延在して設けられる）とドレイン電極５５６を形成
し、アクティブマトリクス回路に配置されるＮチャネル
型の薄膜トランジスタを完成させる。
【０１３１】図７（Ａ）に状態を得たら、第２の層間絶
縁膜５５７を成膜する。そしてコンタクトホールの形成
を行い、ＩＴＯでなる画素電極５５８を形成する。
縁膜５５７を成膜する。そしてコンタクトホールの形成
を行い、ＩＴＯでなる画素電極５５８を形成する。
【０１３２】そして、３５０℃の水素雰囲気中において
１時間の加熱処理を行い、活性層中の欠陥の補償を行
う。こようにして、アクティブマトリクス回路（画素マ
トリクス回路）と周辺駆動回路とを同時に形成すること
ができる。
１時間の加熱処理を行い、活性層中の欠陥の補償を行
う。こようにして、アクティブマトリクス回路（画素マ
トリクス回路）と周辺駆動回路とを同時に形成すること
ができる。
【０１３３】図７（Ｂ）に示す状態を得たら、図示しな
いラビング膜を形成し、公知のラビング処理を施す。そ
して、図７（Ｂ）に示す基板を別に用意した対抗基板と
貼り合わせ、その隙間に液晶を注入する。こうして周辺
駆動回路一体型のアクティブマトリクス型の液晶表示装
置を完成させる。
いラビング膜を形成し、公知のラビング処理を施す。そ
して、図７（Ｂ）に示す基板を別に用意した対抗基板と
貼り合わせ、その隙間に液晶を注入する。こうして周辺
駆動回路一体型のアクティブマトリクス型の液晶表示装
置を完成させる。
【０１３４】〔実施例２〕本実施例は、実施例１に示し
た作製工程を基本として、個別の用途に合わせたアクテ
ィブマトリクス型の液晶表示装置の作製工程を示す。
た作製工程を基本として、個別の用途に合わせたアクテ
ィブマトリクス型の液晶表示装置の作製工程を示す。
【０１３５】本実施例で想定するのは、５インチ対角程
度以下の大きさを有する小型の液晶表示装置である。当
然この液晶表示装置は、周辺駆動回路を一体化した構成
を有しているものとする。また、ゲイト配線には、低抵
抗を有するアルミニウムを用いるものとする。
度以下の大きさを有する小型の液晶表示装置である。当
然この液晶表示装置は、周辺駆動回路を一体化した構成
を有しているものとする。また、ゲイト配線には、低抵
抗を有するアルミニウムを用いるものとする。
【０１３６】本実施例に示す構成の場合も基本的な構成
は、図１に示すものと同様なものとなる。また薄膜トラ
ンジスタの作製工程も図３以下に示すものと同じであ
る。
は、図１に示すものと同様なものとなる。また薄膜トラ
ンジスタの作製工程も図３以下に示すものと同じであ
る。
【０１３７】本実施例に示すような構成とした場合、ゲ
イト配線の抵抗と容量の影響による図１０に示すような
波形の歪みはそれ程大きな問題とならない。
イト配線の抵抗と容量の影響による図１０に示すような
波形の歪みはそれ程大きな問題とならない。
【０１３８】従って、〔数２〕に示される不等式を満足
させるためには、バッファー回路（図１の２０４で示さ
れる）を構成する薄膜トランジスタの移動度を極力大き
くすることが有効となる。
させるためには、バッファー回路（図１の２０４で示さ
れる）を構成する薄膜トランジスタの移動度を極力大き
くすることが有効となる。
【０１３９】本実施例においては、バッファー回路を構
成する薄膜トランジスタの移動度を大きくするために、
図３（Ａ）に示す工程において、周辺駆動回路の特にバ
ッファー回路が配置される領域のみにレーザー光の照射
によるアニールを行う。
成する薄膜トランジスタの移動度を大きくするために、
図３（Ａ）に示す工程において、周辺駆動回路の特にバ
ッファー回路が配置される領域のみにレーザー光の照射
によるアニールを行う。
【０１４０】こうすることで、バッファー回路の薄膜ト
ランジスタを構成する結晶性形成膜の結晶性を選択的に
高くする。
ランジスタを構成する結晶性形成膜の結晶性を選択的に
高くする。
【０１４１】レーザー光としては、ＫｒＦエキシマーレ
ーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー
（波長３０８ｎｍ）を利用することが有効である。
ーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー
（波長３０８ｎｍ）を利用することが有効である。
【０１４２】また、レーザー光として線状にビーム形成
されたものを用い、さらにバッファー回路を構成する薄
膜トランジスタも線状に配置されるパターンとする。そ
して、１パルスの照射で、線状に配置される薄膜トラン
ジスタ群の領域を一括してアニールできるようにする。
特に、本実施例の場合は、基板の大きさが小さいので、
線状レーザーのビームを絞り、その均一性を高くする。
されたものを用い、さらにバッファー回路を構成する薄
膜トランジスタも線状に配置されるパターンとする。そ
して、１パルスの照射で、線状に配置される薄膜トラン
ジスタ群の領域を一括してアニールできるようにする。
特に、本実施例の場合は、基板の大きさが小さいので、
線状レーザーのビームを絞り、その均一性を高くする。
【０１４３】このようにすることで、バッファー回路を
構成する薄膜トランジスタの移動度を大きくし、またそ
の特性のバラツキを小さいものとすることができる。
構成する薄膜トランジスタの移動度を大きくし、またそ
の特性のバラツキを小さいものとすることができる。
【０１４４】こうして、〔数２〕のｄｔの積分範囲を狭
くし、またｄｔ自体のバラツキを小さくする。
くし、またｄｔ自体のバラツキを小さくする。
【０１４５】一方、アクティブマトリクス領域に配置さ
れる薄膜トランジシタは、加熱処理によって形成された
結晶性珪素膜を用い、移動度は小さくとも、そのバラツ
キが小さいものとする。またそのチャネル面積を極力小
さくし、〔数２〕のＣgdのバラツキの影響を小さくし、
またＩの値を小さくする。
れる薄膜トランジシタは、加熱処理によって形成された
結晶性珪素膜を用い、移動度は小さくとも、そのバラツ
キが小さいものとする。またそのチャネル面積を極力小
さくし、〔数２〕のＣgdのバラツキの影響を小さくし、
またＩの値を小さくする。
【０１４６】具体的には、膜質の均一性に留意した成膜
条件で成膜された非晶質珪素膜を用い、さらに加熱の均
一性に留意した加熱処理を行うことにより、アクティブ
マトリクス領域内での結晶性のバラツキを極力抑えるべ
き努める。
条件で成膜された非晶質珪素膜を用い、さらに加熱の均
一性に留意した加熱処理を行うことにより、アクティブ
マトリクス領域内での結晶性のバラツキを極力抑えるべ
き努める。
【０１４７】こうすることで、上記〔数２〕を満足した
構成とすることができる。また当然この構成は〔数３〕
を満足したものとなる。
構成とすることができる。また当然この構成は〔数３〕
を満足したものとなる。
【０１４８】〔実施例３〕本実施例は、実施例２に示す
ようなアクティブマトリクス型の液晶表示装置を作製す
る別の方法を示す。
ようなアクティブマトリクス型の液晶表示装置を作製す
る別の方法を示す。
【０１４９】実施例２に示すような方法で周辺駆動回路
一体型のアクティブマトリクス構成を実現する場合、安
定した発振を行うことができるレーザー照射装置が必要
とされる。
一体型のアクティブマトリクス構成を実現する場合、安
定した発振を行うことができるレーザー照射装置が必要
とされる。
【０１５０】現状においては、エキシマレーザー装置は
実験器レベルで高価である。また安定性の点等で問題が
ある。またメンテナンスの点でも不安がある。また最適
な照射条件の条件出しに手間がかかるという問題があ
る。
実験器レベルで高価である。また安定性の点等で問題が
ある。またメンテナンスの点でも不安がある。また最適
な照射条件の条件出しに手間がかかるという問題があ
る。
【０１５１】そこで本実施例に示す構成においては、Ｃ
t の値を大きくすることにより、〔数２〕に示す不等式
を満たすことを特徴とする。
t の値を大きくすることにより、〔数２〕に示す不等式
を満たすことを特徴とする。
【０１５２】この場合、補助容量の値を大きくするため
に補助容量の配置方法を工夫する必要がある。そこで本
実施例では、アクティブマトリクス領域を図８及び図９
に示すような構成とする。図８は図９のＡ−Ａ’で切っ
た断面を示すものである。
に補助容量の配置方法を工夫する必要がある。そこで本
実施例では、アクティブマトリクス領域を図８及び図９
に示すような構成とする。図８は図９のＡ−Ａ’で切っ
た断面を示すものである。
【０１５３】図８及び図９に示されている構成は、アク
ティブマトリクス回路が配置された側の基板の一部分を
示すのものである。図８及び図９には、１画素に相当す
る部分が示されている。
ティブマトリクス回路が配置された側の基板の一部分を
示すのものである。図８及び図９には、１画素に相当す
る部分が示されている。
【０１５４】図８及び図９において、薄膜トランジスタ
は１０３で示される部分に形成されている。１０１はガ
ラス基板である。１０２は下地膜を構成する酸化珪素膜
である。１０４、１０７、１０５、１０８、１０６、１
０７、１０８で構成されるのが、薄膜トランジスタの活
性層である。この活性層は、非晶質珪素膜に対して加熱
を施すことによって結晶化させた結晶性珪素膜で構成さ
れている。
は１０３で示される部分に形成されている。１０１はガ
ラス基板である。１０２は下地膜を構成する酸化珪素膜
である。１０４、１０７、１０５、１０８、１０６、１
０７、１０８で構成されるのが、薄膜トランジスタの活
性層である。この活性層は、非晶質珪素膜に対して加熱
を施すことによって結晶化させた結晶性珪素膜で構成さ
れている。
【０１５５】この活性層の中で、１０４がソース領域で
あり、１０７と１０８がオフセットゲイト領域であり、
１０５がチャネル形成領域であり、１０６がドレイン領
域である。
あり、１０７と１０８がオフセットゲイト領域であり、
１０５がチャネル形成領域であり、１０６がドレイン領
域である。
【０１５６】１０９は、ゲイト絶縁膜として機能する酸
化珪素膜である。１１０はアルミニウムを主成分とする
ゲイト電極である。ゲイト電極は、マトリクス状に配置
されたゲイト配線から延在して設けられている。
化珪素膜である。１１０はアルミニウムを主成分とする
ゲイト電極である。ゲイト電極は、マトリクス状に配置
されたゲイト配線から延在して設けられている。
【０１５７】１１１は、アルミニウムを陽極とした陽極
酸化を行うことにより形成される陽極酸化膜である。こ
の陽極酸化膜の厚さの分でオフセットゲイト領域１０７
と１０８が形成される。
酸化を行うことにより形成される陽極酸化膜である。こ
の陽極酸化膜の厚さの分でオフセットゲイト領域１０７
と１０８が形成される。
【０１５８】なお、有効に機能するオフセットゲイト領
域を形成するには、陽極酸化膜１１１の膜厚を２０００
Å程度以上の厚さにすることが必要となる。
域を形成するには、陽極酸化膜１１１の膜厚を２０００
Å程度以上の厚さにすることが必要となる。
【０１５９】１１２は、酸化珪素膜でなる第１の層間絶
縁膜である。１１３はソース領域１０４からの引き出し
電極である。また、１１５は、チタンでなるドレイン領
域１０６からの引き出し電極であり、画素電極となるＩ
ＴＯ電極１１８に接続されている。また、１１４は第２
の層間絶縁膜であり、１１７は第３の層間絶縁膜であ
る。
縁膜である。１１３はソース領域１０４からの引き出し
電極である。また、１１５は、チタンでなるドレイン領
域１０６からの引き出し電極であり、画素電極となるＩ
ＴＯ電極１１８に接続されている。また、１１４は第２
の層間絶縁膜であり、１１７は第３の層間絶縁膜であ
る。
【０１６０】また、１１６がブラックマトリクスを兼ね
るチタン電極である。チタン以外には、クロム等が利用
される。このチタン電極１１６は、ブラックマトリクス
（ＢＭ）として機能するように画素電極１１８の周辺部
に重なるように配置されている。またこのチタン電極１
１６は、引出し電極１１５と同時に形成される。
るチタン電極である。チタン以外には、クロム等が利用
される。このチタン電極１１６は、ブラックマトリクス
（ＢＭ）として機能するように画素電極１１８の周辺部
に重なるように配置されている。またこのチタン電極１
１６は、引出し電極１１５と同時に形成される。
【０１６１】このチタン電極１１６と画素電極１１８と
が重なった領域が補助容量となる。即ち、１１９、１２
０で示される部分において、第３の層間絶縁膜１１７を
介して、画素電極１１８とチタン電極１１６とが容量を
形成することになる。この容量は、絶縁膜１１７を薄い
ものとすることができるので、大きな容量とすることが
できる。
が重なった領域が補助容量となる。即ち、１１９、１２
０で示される部分において、第３の層間絶縁膜１１７を
介して、画素電極１１８とチタン電極１１６とが容量を
形成することになる。この容量は、絶縁膜１１７を薄い
ものとすることができるので、大きな容量とすることが
できる。
【０１６２】ここでは、絶縁膜１１７を窒化珪素膜で構
成し、さらにその膜厚を３００Åとする。窒化珪素膜
は、比誘電率が約６程度と大きい。従って、〔数２〕の
Ｃt で示される容量を大きなものとすることができる。
なお、一般に絶縁膜として多用されている酸化珪素膜の
比誘電率は４前後である。
成し、さらにその膜厚を３００Åとする。窒化珪素膜
は、比誘電率が約６程度と大きい。従って、〔数２〕の
Ｃt で示される容量を大きなものとすることができる。
なお、一般に絶縁膜として多用されている酸化珪素膜の
比誘電率は４前後である。
【０１６３】また、窒化珪素膜は緻密な膜質とすること
ができる。従って、その厚さを薄くしてもピンホールの
存在による電極間ショートの問題を避けることができ
る。
ができる。従って、その厚さを薄くしてもピンホールの
存在による電極間ショートの問題を避けることができ
る。
【０１６４】また、チタン電極１１６は、薄膜トランジ
スタ１０３の大部分を覆うように配置されている。これ
は、薄膜トランジスタに光が照射されることによって、
その動作に影響が出ることを防ぐためである。
スタ１０３の大部分を覆うように配置されている。これ
は、薄膜トランジスタに光が照射されることによって、
その動作に影響が出ることを防ぐためである。
【０１６５】ＢＭを兼ねる電極１１６と画素電極１１８
との重なり具合は、〔数２〕に示す不等式から導出され
るＣｔの値を満足するように決定する。この場合、まず
薄膜トランジスタの特性を決定し、その後にＣｔを値を
〔数２〕に従って算出すればよい。
との重なり具合は、〔数２〕に示す不等式から導出され
るＣｔの値を満足するように決定する。この場合、まず
薄膜トランジスタの特性を決定し、その後にＣｔを値を
〔数２〕に従って算出すればよい。
【０１６６】〔実施例４〕本実施例は、〔数２〕で示さ
れる不等式を満足するために、アクティブマトリクス回
路と周辺駆動回路とを異なる結晶性を有した薄膜トラン
ジスタで作製する技術に関する。
れる不等式を満足するために、アクティブマトリクス回
路と周辺駆動回路とを異なる結晶性を有した薄膜トラン
ジスタで作製する技術に関する。
【０１６７】〔数２〕からは、アクティブマトリクス回
路に配置される薄膜トランジスタの移動度を小さくし、
他方で周辺駆動回路の特にバッファー回路の移動度を大
きくすることが、液晶に印加される電圧のバラツキの低
減に有効であることが示される。
路に配置される薄膜トランジスタの移動度を小さくし、
他方で周辺駆動回路の特にバッファー回路の移動度を大
きくすることが、液晶に印加される電圧のバラツキの低
減に有効であることが示される。
【０１６８】上記の構成を実現するには、アクティブマ
トリクス回路領域には比較的弱い結晶性を有する珪素膜
を形成し、周辺駆動回路領域には比較的強い結晶性を有
する珪素膜を形成すればよい。
トリクス回路領域には比較的弱い結晶性を有する珪素膜
を形成し、周辺駆動回路領域には比較的強い結晶性を有
する珪素膜を形成すればよい。
【０１６９】そこで本実施例は、周辺駆動回路領域（ま
たはバッファー回路領域）に形成される結晶性珪素膜を
珪素の結晶化を助長する金属元素を用いて形成し、アク
ティブマトリクス回路領域に形成される結晶性珪素膜を
上記金属元素を用いないで形成する。
たはバッファー回路領域）に形成される結晶性珪素膜を
珪素の結晶化を助長する金属元素を用いて形成し、アク
ティブマトリクス回路領域に形成される結晶性珪素膜を
上記金属元素を用いないで形成する。
【０１７０】具体的には、図３（Ａ）に示す状態におい
て、周辺駆動回路を構成する薄膜トランジスタが形成さ
れる領域以外を酸化珪素膜等でマスクし、その状態で珪
素の結晶化を助長する金属元素を含んだ溶液を塗布す
る。
て、周辺駆動回路を構成する薄膜トランジスタが形成さ
れる領域以外を酸化珪素膜等でマスクし、その状態で珪
素の結晶化を助長する金属元素を含んだ溶液を塗布す
る。
【０１７１】そして加熱処理を施すことにより、非晶質
珪素膜５０３を結晶化させる。例えばこの加熱処理の温
度は、６４０℃、２４時間とする。すると、金属元素を
導入した領域は比較的高い結晶性を有したものとなり、
また金属元素を導入しなかった領域は、比較的弱い結晶
性を有したものとなる。
珪素膜５０３を結晶化させる。例えばこの加熱処理の温
度は、６４０℃、２４時間とする。すると、金属元素を
導入した領域は比較的高い結晶性を有したものとなり、
また金属元素を導入しなかった領域は、比較的弱い結晶
性を有したものとなる。
【０１７２】即ち、アクティブマトリクス領域は比較的
低い結晶性を有した結晶性珪素膜でもって薄膜トランジ
スタを構成でき、周辺駆動回路領域は比較的高い結晶性
を有した結晶性珪素膜でもって薄膜トランジスタを構成
できる。
低い結晶性を有した結晶性珪素膜でもって薄膜トランジ
スタを構成でき、周辺駆動回路領域は比較的高い結晶性
を有した結晶性珪素膜でもって薄膜トランジスタを構成
できる。
【０１７３】このようにすると、周辺駆動回路を構成す
る薄膜トランジスタを高い移動度とし、アクティブマト
リクス領域を構成する薄膜トタンジスタを低い移動度と
することができる。
る薄膜トランジスタを高い移動度とし、アクティブマト
リクス領域を構成する薄膜トタンジスタを低い移動度と
することができる。
【０１７４】珪素の結晶化を助長する金属元素として
は、Ｎｉを利用することができる。またＮｉを含んだ溶
液として酢酸ニッケル塩領域を用いることができる。ニ
ッケルの導入量は、溶液中にニッケル濃度を調整するこ
とで制御することができる。
は、Ｎｉを利用することができる。またＮｉを含んだ溶
液として酢酸ニッケル塩領域を用いることができる。ニ
ッケルの導入量は、溶液中にニッケル濃度を調整するこ
とで制御することができる。
【０１７５】この溶液を用いる方法は、当該金属元素の
導入量の制御や、その導入量の均一性を確保する上で有
効である。
導入量の制御や、その導入量の均一性を確保する上で有
効である。
【０１７６】
【発明の効果】本明細書に開示する発明を利用すること
により、重点的に技術を投入する部分の優先順位を決め
ることがでる。技術を投入する部分が明確になるため、
画質の優れたアクティブマトリクス型の表示装置を低い
コストでかつ高い再現性でもって得ることができる。
により、重点的に技術を投入する部分の優先順位を決め
ることがでる。技術を投入する部分が明確になるため、
画質の優れたアクティブマトリクス型の表示装置を低い
コストでかつ高い再現性でもって得ることができる。
【０１７７】本明細書中では、アクティブマトリクス型
の液晶表示装置を中心として記載がなされている。しか
し、本明細書で開示する発明は、薄膜トランジスタを利
用した他のアクティブマトリクス型を有するフラットパ
ネルディスプレイに利用することができる。例えば、Ｅ
Ｌ型の発光素子を利用した周辺駆動回路一体化型のアク
ティブマトリクス表示装置に利用することができる。
の液晶表示装置を中心として記載がなされている。しか
し、本明細書で開示する発明は、薄膜トランジスタを利
用した他のアクティブマトリクス型を有するフラットパ
ネルディスプレイに利用することができる。例えば、Ｅ
Ｌ型の発光素子を利用した周辺駆動回路一体化型のアク
ティブマトリクス表示装置に利用することができる。
【０１７８】また薄膜トランジスタの構造もゲイト電極
が基板側にあるボトムゲイト型の構造を利用することも
できる。
が基板側にあるボトムゲイト型の構造を利用することも
できる。
【図１】 アクティブマトリクス回路と周辺駆動回路と
が一体化された構成を示す図。
が一体化された構成を示す図。
【図２】 各回路の構成を示す図。
【図３】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
を同時に作製する工程を示す図。
【図４】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
を同時に作製する工程を示す図。
【図５】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
を同時に作製する工程を示す図。
【図６】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
を同時に作製する工程を示す図。
【図７】 アクティブマトリクス回路と周辺駆動回路と
を同時に作製する工程を示す図。
を同時に作製する工程を示す図。
【図８】 アクティブマトリクス回路の一つの画素部分
を示す断面図。
を示す断面図。
【図９】 アクティブマトリクス回路の一つの画素部分
を示す上面図。
を示す上面図。
【図１０】アクティブマトリクス回路中における駆動波
形を示す図。
形を示す図。
【図１１】アクティブマトリクス回路の薄膜トランジス
タを駆動する波形を示す図。
タを駆動する波形を示す図。
２０１ シフトレジスタ回路 ２０２ ＮＡＮＤ回路 ２０３ レベルシフト回路 ２０４ バッファ回路 ２０５ アクティブマトリクス回路 ２０６ 薄膜トランジスタ ２０７ 液晶 ２０８ 補助容量 ５０１ ガラス基板 ５０２ 下地膜（酸化珪素膜） ５０３ 非晶質珪素膜 ５０４、５０５、５０６ 活性層 ５０７ アルミニウム膜 ５０８ 緻密な膜質を有する陽極酸化
膜 ５０９ アルミニウム膜でなるパター
ン ５１０ 残存した陽極酸化膜 ５１１ アルミニウム膜でなるパター
ン ５１２ 残存した陽極酸化膜 ５１３ アルミニウム膜でなるパター
ン ５１４ 残存した陽極酸化膜 ５１５、５１６、５１７ レジストマスク ５１８、５１９、５２０ 多孔質状の陽極酸化膜 ５２１、５２２、５２３ ゲイト電極 ５１、５２、５３ 緻密な膜質を有する陽極酸化
膜 ５２４ 高濃度にＰイオンが注入され
た領域 ５２５ Ｐイオンが注入されない領域 ５２６ 高濃度にＰイオンが注入され
た領域 ５２７ 高濃度にＰイオンが注入され
た領域 ５２８ Ｐイオンが注入されない領域 ５２９ 高濃度にＰイオンが注入され
た領域 ５３０ 高濃度にＰイオンが注入され
た領域 ５３１ Ｐイオンが注入されない領域 ５３２ 高濃度にＰイオンが注入され
た領域 ５３３ 低濃度にＰイオンが注入され
た領域 ５３４ チャネル形成領域 ５３５ 低濃度にＰイオンが注入され
た領域 ５３６ 低濃度にＰイオンが注入され
た領域 ５３７ チャネル形成領域 ５３８ 低濃度にＰイオンが注入され
た領域 ５３９ 低濃度にＰイオンが注入され
た領域 ５４０ チャネル形成領域 ５４１ 低濃度にＰイオンが注入され
た領域 ５４２ レジストマスク ５４３、５４４、５４５ Ｂイオンの注入によってＰ型
に反転した領域 ５４６ Ｂイオンの注入によってＰ型
に反転した領域 ５５１ 層間絶縁膜 ５５２ ソース電極 ５５３ ドレイン電極 ５５４ ソース電極 ５５５ ソース電極 ５５６ ドレイン電極 ５５７ 層間絶縁膜 ５５８ 画素電極（ＩＴＯ電極） １０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ 薄膜トランジスタ １０４ ソース領域 １０５ チャネル形成領域 １０６ ドレイン領域 １０７、１０８ オフセットゲイト領域 １０９ ゲイト絶縁膜（酸化珪素膜） １１０ ゲイト電極（ゲイト配線） １１１ 陽極酸化膜 １１２ 第１の層間絶縁膜 １１３ ソース電極（ソース配線） １１４ 第２の層間絶縁膜 １１５ 引出し電極（ドレイン電極） １１６ ＢＭ（ブラックマトリクス） １１７ 第３の層間絶縁膜 １１８ 画素電極（ＩＴＯ電極） １１９、１２０ 補助容量形成部分
膜 ５０９ アルミニウム膜でなるパター
ン ５１０ 残存した陽極酸化膜 ５１１ アルミニウム膜でなるパター
ン ５１２ 残存した陽極酸化膜 ５１３ アルミニウム膜でなるパター
ン ５１４ 残存した陽極酸化膜 ５１５、５１６、５１７ レジストマスク ５１８、５１９、５２０ 多孔質状の陽極酸化膜 ５２１、５２２、５２３ ゲイト電極 ５１、５２、５３ 緻密な膜質を有する陽極酸化
膜 ５２４ 高濃度にＰイオンが注入され
た領域 ５２５ Ｐイオンが注入されない領域 ５２６ 高濃度にＰイオンが注入され
た領域 ５２７ 高濃度にＰイオンが注入され
た領域 ５２８ Ｐイオンが注入されない領域 ５２９ 高濃度にＰイオンが注入され
た領域 ５３０ 高濃度にＰイオンが注入され
た領域 ５３１ Ｐイオンが注入されない領域 ５３２ 高濃度にＰイオンが注入され
た領域 ５３３ 低濃度にＰイオンが注入され
た領域 ５３４ チャネル形成領域 ５３５ 低濃度にＰイオンが注入され
た領域 ５３６ 低濃度にＰイオンが注入され
た領域 ５３７ チャネル形成領域 ５３８ 低濃度にＰイオンが注入され
た領域 ５３９ 低濃度にＰイオンが注入され
た領域 ５４０ チャネル形成領域 ５４１ 低濃度にＰイオンが注入され
た領域 ５４２ レジストマスク ５４３、５４４、５４５ Ｂイオンの注入によってＰ型
に反転した領域 ５４６ Ｂイオンの注入によってＰ型
に反転した領域 ５５１ 層間絶縁膜 ５５２ ソース電極 ５５３ ドレイン電極 ５５４ ソース電極 ５５５ ソース電極 ５５６ ドレイン電極 ５５７ 層間絶縁膜 ５５８ 画素電極（ＩＴＯ電極） １０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ 薄膜トランジスタ １０４ ソース領域 １０５ チャネル形成領域 １０６ ドレイン領域 １０７、１０８ オフセットゲイト領域 １０９ ゲイト絶縁膜（酸化珪素膜） １１０ ゲイト電極（ゲイト配線） １１１ 陽極酸化膜 １１２ 第１の層間絶縁膜 １１３ ソース電極（ソース配線） １１４ 第２の層間絶縁膜 １１５ 引出し電極（ドレイン電極） １１６ ＢＭ（ブラックマトリクス） １１７ 第３の層間絶縁膜 １１８ 画素電極（ＩＴＯ電極） １１９、１２０ 補助容量形成部分
フロントページの続き (72)発明者 森田 達夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】マトリクス状に配置された画素電極のそれ
ぞれに薄膜トランジスタが配置された構成を有し、 １階調に必要とされる電圧をＶgr、全画素容量をＣｔ、
ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／Ｏ
ＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとし
て、各パラメータが、 【数３】 を満足することを特徴とするアクティブマトリクス表示
装置。 - 【請求項２】マトリクス状に配置された画素電極のそれ
ぞれに薄膜トランジスタが配置されたアクティブマトリ
クス回路と、 薄膜トランジスタで構成され前記アクティブマトリクス
回路を駆動する周辺駆動回路と、 を有し、 １階調に必要とされる電圧をＶgr、全画素容量をＣｔ、
ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／Ｏ
ＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとし
て、各パラメータが、 【数３】を満足し、 ゲイト信号電圧を駆動する周辺駆動回路の薄膜トランジ
スタの移動度はアクティブマトリクス回路に配置された
薄膜トランジスタの移動度よりも大きいことを特徴とす
るアクティブマトリクス表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25249096A JP4307574B2 (ja) | 1996-09-03 | 1996-09-03 | アクティブマトリクス表示装置 |
| US08/921,839 US5982348A (en) | 1996-09-03 | 1997-09-02 | Active matrix electro-optical device |
| TW086112598A TW418431B (en) | 1996-09-03 | 1997-09-02 | Active matrix electro-optical device |
| KR1019970046058A KR100439452B1 (ko) | 1996-09-03 | 1997-09-03 | 액티브매트릭스전기광학장치 |
| US09/433,602 US6108056A (en) | 1996-09-03 | 1999-11-02 | Active matrix electro-optical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25249096A JP4307574B2 (ja) | 1996-09-03 | 1996-09-03 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079515A true JPH1079515A (ja) | 1998-03-24 |
| JP4307574B2 JP4307574B2 (ja) | 2009-08-05 |
Family
ID=17238104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25249096A Expired - Fee Related JP4307574B2 (ja) | 1996-09-03 | 1996-09-03 | アクティブマトリクス表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5982348A (ja) |
| JP (1) | JP4307574B2 (ja) |
| KR (1) | KR100439452B1 (ja) |
| TW (1) | TW418431B (ja) |
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