JP2003309456A

JP2003309456A - 薄膜トランジスタ回路およびそれを用いた半導体表示装置

Info

Publication number: JP2003309456A
Application number: JP2003008803A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-04-28
Filing date: 2003-01-16
Publication date: 2003-10-31

Abstract

(57)【要約】【課題】画像ムラがなく、高精細・高解像度の良好な
画像を得ることができる半導体表示装置を提供するため
の駆動回路に用いられる薄膜トランジスタ回路を提供す
ること。【解決手段】本発明は、アクティブマトリクス型半導
体表示装置の駆動回路に用いられる差動増幅回路および
電流ミラー回路によって構成されるアナログバッファを
チャネル幅の小さなＴＦＴによって構成し、その回路を
複数個並列に接続することによって、電流容量の十分大
きなアナログバッファを確保するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は、薄膜トランジスタを用いた半導
体表示装置の駆動回路に関する。特に、アクティブマト
リクス型の半導体表示装置の駆動回路に用いられる、差
動増幅回路および電流ミラー回路を用いた薄膜トランジ
スタ回路に関する。また、本発明の薄膜トランジスタ回
路を用いた半導体表示装置に関する。

【０００３】

【従来の技術】

【０００４】最近、安価なガラス基板上に形成した半導
体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を作製する
技術が急速に発達してきている。その理由は、アクティ
ブマトリクス型液晶表示装置やＥＬ表示装置などの需要
が高まってきたことによる。アクティブマトリクス型液
晶表示装置は、マトリクス状に配置された数十〜数百万
個もの画素領域にそれぞれＴＦＴが配置され、各画素電
極に出入りする電荷をＴＦＴのスイッチング機能により
制御するものである。

【０００５】図１１に従来のアクティブマトリクス型の
液晶表示装置の構成を示す。シフトレジスタやバッファ
回路は一般に駆動回路と総称され、近年、アクティブマ
トリクス回路と同一基板上に一体形成されている。１１
０１はソース信号線側駆動回路であり、１１０２はゲイ
ト信号線側駆動回路である。

【０００６】１１０３はアクティブマトリクス回路（画
素マトリクス回路）であり、画素ＴＦＴ１１０４がマト
リクス状に配置されている。各画素ＴＦＴ１１０４のド
レイン電極には、画素電極が接続されている。これら画
素電極と対向電極との間に液晶が挟まれ、封止されてい
る。また、各画素ＴＦＴ１１０４には、電荷を保持する
ための補助容量１１０６が形成されている。

【０００７】また、基板として石英を利用し、多結晶珪
素膜でもって薄膜トランジスタを作製する構成も知られ
ている。

【０００８】また、レーザーアニール等の技術を利用す
ることにより、ガラス基板上に結晶性珪素膜を用いた薄
膜トランジスタを作製する技術も知られている。

【０００９】図１１に示すような構成においては、ソー
ス信号線側駆動回路のシフトレジスタ回路からのタイミ
ング信号により、画像信号線に供給される画像信号が選
択される。そして対応するソース信号線に所定の画像信
号が供給される。また、ゲイト信号線側駆動回路からの
タイミング信号が対応するゲイト信号線（走査線）に供
給される。ソース信号線に供給された画像信号は、ゲイ
ト信号線からのタイミング信号によって選択された画素
の薄膜トランジスタの画素電極に書き込まれる。

【００１０】以上の動作を適当なタイミング設定により
順次繰り返し行うことによって、マトリクス状に配置さ
れた各画素に順次情報が書き込まれる。

【００１１】１画面（１フレーム）分の画像情報を書き
込んだら、次の画面の画像情報の書込みを行う。こうし
て画像の表示が次々に行われる。普通、この１画面分の
情報の書込みは、１秒間に３０回、あるいは６０回行わ
れる。

【００１２】

【発明が解決しようとする課題】

【００１３】ここで、図１２にソース信号線側駆動回路
の一例を示す。１２００はクロック入力端子、１２０１
はクロック線、１２０２はスタートパルス入力端子、１
２０３〜１２０５はシフトレジスタ、１２０６〜１２１
１はインバータ型バッファ、１２１２はビデオ信号入力
端子、１２１３はビデオ信号線、１２１４〜１２１６お
よび１２２０〜１２２２はスイッチ、１２１７〜１２１
９および１２２５〜１２２７は保持容量、１２２３はト
ランスファ信号入力端子、１２２４トランスファ信号入
力線、１２２８〜１２３０はアナログバッファ、１２３
１〜１２３３はソース信号線接続端子である。

【００１４】アナログ階調の場合、ソース信号線側駆動
回路に入力される階調信号は、時間的に連続なビデオ信
号が用いられる。ノーマリホワイトモード（液晶に電圧
が印加されていない時、白表示となる表示モード）の場
合、階調信号の電圧の絶対値が大きい程、黒表示に近づ
くように設定される。シフトレジスタ１２０３〜１２０
５には、ビデオ信号に同期したスタートパルスがスター
トパルス入力端子１２０２に入力され、クロックパルス
線から入力されるクロックパルスによって順次シフトさ
れる。シフトレジスタ１２０３〜１２０５の出力は、イ
ンバータ型バッファ１２０６〜１２１１を介してサンプ
リング回路に入力される。

【００１５】サンプリング回路は、スイッチ１２１４〜
１２１６と保持容量１２１７〜１２１９とによって構成
される。

【００１６】ここで、従来アナログバッファ１２２８〜
１２３０として用いられている回路の一例を図１３に示
す。１３０１は保持容量が接続されている端子であっ
て、信号の入力端（ＩＮ）である。１３０２はソース信
号線が接続されている端子であって、信号の出力端（Ｏ
ＵＴ）である。１３０３は定電流源、１３０４は定電圧
源、１３０５および１３０６はＰチャネル型ＴＦＴ、１
３０７および１３０８はＮチャネル型ＴＦＴである。図
１３のアナログバッファは、差動回路がＰチャネル型Ｔ
ＦＴで、電流ミラー回路がＮチャネル型ＴＦＴで構成さ
れている。

【００１７】図１３のアナログバッファの動作について
説明する。保持容量に接続された差動回路の入力端（Ｉ
Ｎ）１３０１の電位が上昇した場合、入力端（ＩＮ）１
３０１の逆相出力に接続された電流ミラー回路の入力電
流は減少し、それに合わせて電流ミラー回路の出力電流
は減少する。一方、入力端の同位相の電流は増加し、こ
れによって出力端（ＯＵＴ）１３０２の電位が上昇し、
差動回路の入力端と同じ電位に到達する。よって、出力
端（ＯＵＴ）１３０２に接続されたソース信号線の電位
が入力端の電位と同電位になる。

【００１８】近年、扱う情報量の急激な増加に伴い、表
示容量の増大化および表示解像度の高精細化が図られて
きた。ここで、一般に用いられているコンピュータの表
示解像度の例を、画素数と規格名とによって下記に示
す。

【００１９】画素数（横×縦）：規格名６４０×４００：ＥＧＡ６４０×４８０：ＶＧＡ８００×６００：ＳＶＧＡ１０２４×７６８：ＸＧＡ１２８０×１０２４：ＳＸＧＡ

【００２０】最近では、パーソナルコンピュータの分野
においても、ディスプレイ上で性格の異なる複数の表示
を行うソフトウェアが普及しているため、ＶＧＡやＳＶ
ＧＡ規格よりも、さらに表示解像度の高いＸＧＡやＳＸ
ＧＡ規格に対応する表示装置へと移行してきている。

【００２１】アクティブマトリクス型の液晶表示装置
は、ノート型のパーソナルコンピュータの分野でも非常
によく用いられている。最近、ノート型のパーソナルコ
ンピュータだけでなく、最近ではデスクトップ型のパー
ソナルコンピュータの表示装置としても用いられること
が多くなってきた。

【００２２】さらに、上記の表示解像度の高いアクティ
ブマトリクス型の液晶表示装置が、パーソナルコンピュ
ータにおけるデータ信号の表示以外にテレビジョン信号
の表示にも用いられるようになってきている。

【００２３】このような表示装置として用いられるアク
ティブマトリクス型液晶表示装置に用いられるバッファ
あるいはアナログバッファは、電流容量が小さくても意
味が無く、ある程度大きな電流容量を有することが要求
される。電流容量の大きなバッファあるいはアナログバ
ッファを薄膜トランジスタ（ＴＦＴ）で作製する場合、
電流容量の大きい、つまりチャネル幅の大きなＴＦＴが
必要となる。しかし、チャネル幅の大きなＴＦＴは、素
子内での結晶性のばらつきが生じてしまい、その結果、
ＴＦＴごとにしきい値電圧のばらつきが生じてしまう。
よって、複数のＴＦＴによって構成されるバッファある
いはアナログバッファの特性にも、ばらつきが生じてく
るのは必至である。よって、ソース信号線ごとに特性の
ばらつきを有するバッファあるいはアナログバッファが
存在することとなり、それらの特性のばらつきがそのま
ま画素マトリクス回路への印加電圧のばらつきに結びつ
く。このことが、表示装置全体としての表示むらとなっ
て現れる。

【００２４】また、ＴＦＴのサイズ（チャネル幅）が大
きすぎると、ＴＦＴの中央部分のみがチャネルとして機
能し、その端部はチャネルとして機能せず、ＴＦＴの劣
化が加速されることがある。

【００２５】さらに、ＴＦＴのサイズが大きいと、ＴＦ
Ｔの自己発熱が大きくなり、しきい値の変化や劣化が生
じることにつながることもある。

【００２６】また、ゲイト信号線側駆動回路において
も、シフトレジスタからのタイミング信号に基づいてゲ
イト信号線（走査線）に走査信号が順次供給される。線
順次駆動を行うデジタル駆動回路においては、１本の走
査線に接続されている１ライン分の全ての画素ＴＦＴを
駆動しなければならず、１本の走査線に接続されている
負荷容量は大きい。よって、ゲイト信号線側駆動回路
においても、シフトレジスタからのタイミング信号をバ
ッファ回路等を通すことによって「鈍り」をなくしてや
ることが必要となる。この場合にも、電流容量の大きな
バッファが必要となり、上述したような問題が生じてく
る。特に、ゲイト信号線のバッファは、接続されている
１ライン分の全ての画素マトリクス回路のＴＦＴを駆動
しなくてはならないという点で、その特性のばらつきは
著しい画像ムラを引き起こすことになる。このことは、
高精細・高解像度の表示装置が望まれるにあたって、最
も大きな問題の一つである。

【００２７】また、最近、基板上に形成された半導体薄
膜にレーザ光を照射することにより、半導体薄膜を多結
晶化させる技術が注目を集めてきている。この技術によ
ると、所望の箇所にのみ限定して熱アニールに匹敵する
高いエネルギーを与えることができるので、基板全体を
高い温度にさらす必要がないという利点がある。

【００２８】中でも、エキシマーレーザのようなパルス
発振レーザを用いて半導体薄膜の多結晶化を実現する方
法が特に注目を集めてきている。この方法は、大エネル
ギーレーザパルスを半導体薄膜に照射し、この際半導体
薄膜が瞬間的に溶融し、凝固することによって結晶成長
が進行することを利用する方法である。

【００２９】レーザービームの形状を線状に変形して、
ビームの幅を処理すべき基板を越える長さとし、このビ
ームを基板に対して相対的に走査する方法が注目を集め
てきている。ここでいう走査とは、線状レーザをすこし
ずつずらして重ねながら照射することを言う。

【００３０】しかしながら、線状のパルスレーザを少し
ずつずらしながら重ねて照射する上記技術によると、ど
うしてもレーザ照射された半導体薄膜の表面に線状の縞
が発生してしまう。これらの縞は半導体薄膜上に形成さ
れた薄膜トランジスタもしくは将来形成される素子の特
性に大きな悪影響を及ぼす。特に、駆動回路に用いられ
るアナログバッファを構成する場合、上述したように、
それらの素子１つ１つの特性を均一にしなければなら
ず、この線状の縞は、特に深刻な問題となる。このよう
な場合、縞模様１本１本では特性は均質なのだが、縞同
士の特性にはバラツキが生じているのである。

【００３１】このように線状のレーザ光を用いたアニー
ル方法においてもその照射効果の均一性が問題となる。
ここでいう均一性が高いこということは、基板上のどの
部分に素子を形成しても同じ様な素子特性がでるという
ことを指す。均一性を高めるということは、半導体材料
の結晶性を均質にするということである。この均一性を
高めるために以下のような工夫がなされている。

【００３２】レーザ照射効果の不均一性を緩和するに
は、強いパルスレーザ光の照射（以下本照射と呼ぶ）の
前に、それよりも弱いパルスレーザ光の予備的な照射
（以下予備照射と呼ぶ）をおこなうと均一性が向上する
ればよいことが分かっている。この効果は非常に高く、
バラツキを抑えて半導体デバイス回路の特性を著しく向
上させることができる。

【００３３】なぜ、予備照射が膜の均一性維持に効果的
かというと、前述のような非晶質部分を含んだ半導体材
料の膜は、レーザエネルギーの吸収率が多結晶膜や単結
晶膜とかなり異なるような性質を有しているからであ
る。つまり、１回目の照射で膜に残っている非晶質部分
を結晶化して、さらに２回目の照射では全体的な結晶化
を促進させるのが、２段階照射の作用である。このよう
に、ゆるやかに結晶化を促進させることで、線状レーザ
照射により半導体材料上にでる縞状のむらをある程度抑
えることができる。この工夫によって、レーザ光の照射
効果の均一性はかなり向上し、上述した縞模様も見た目
には比較的目立たなくすることができる。

【００３４】しかしながら、アクティブマトリクス型の
半導体表示装置、例えば液晶表示装置のように多数（数
百万〜数千万の単位）の薄膜トランジスタをガラス基板
上に作製しなければならないような場合は、上記のよう
な２段階照射によるレーザ照射方法であっても、その効
果の均一性の点で満足できるものではなかった。

【００３５】

【課題を解決するための手段】

【００３６】そこで、本発明は上述したような問題を解
決するためになされたものであり、画像ムラがなく、高
精細・高解像度の良好な画像を得ることができる半導体
表示装置を提供するための駆動回路に用いられる薄膜ト
ランジスタ回路を提供するものである。

【００３７】本発明は、アクティブマトリクス型半導体
表示装置の駆動回路に用いられる差動増幅回路および電
流ミラー回路によって構成されるアナログバッファをチ
ャネル幅の小さなＴＦＴによって構成し、その回路を複
数個並列に接続することによって、電流容量の十分大き
なアナログバッファを確保するものである。

【００３８】本発明を図１を用いて説明する。図１に
は、本発明の薄膜トランジスタ回路であるアナログバッ
ファ回路の回路構成が示されている。本発明のアナログ
バッファ回路は、アナログバッファ回路Ａ１〜Ａｎが並
列に接続された回路構成を有する（ｎは２以上の自然
数）。なお、アナログバッファ回路Ａ１〜Ａｎは全て、
同じ回路構成をとっている。よって、本発明のアナログ
バッファ回路は、ｎ個のアナログバッファ回路Ａ１が並
列に接続された構成をとるとも言える。

【００３９】アナログバッファ回路Ａ１は、差動回路Ｂ
１および電流ミラー回路Ｃ１を有する。

【００４０】差動回路Ｂ１は、入力側および出力側のＰ
チャネル型ＴＦＴ（Ｔｒ１（入力側）およびＴｒ２（出
力側））を有している。Ｔｒ１のゲイト電極は入力端
（ＩＮ）１０１に接続されており、Ｔｒ２のゲイト電極
は出力端（ＯＵＴ）１０２に接続されている。Ｔｒ１の
ソースまたはドレインとＴｒ２のソースまたはドレイン
との接続点は、定電流源１０３に接続されている。ま
た、Ｔｒ２のゲイト電極は、定電流源１０３が接続され
たソースまたはドレインの他方に接続されている。

【００４１】電流ミラー回路Ｃ１は、入力側および出力
側のＮチャネル型ＴＦＴ（Ｔｒ３（入力側）およびＴｒ
４（出力側））を有している。Ｔｒ３のソースまたはド
レインとＴｒ４のソースまたはドレインとの接続点は、
定電圧源１０６に接続されている。Ｔｒ３のゲイト電極
とＴｒ４のゲイト電極とは接続されている。また、Ｔｒ
３のゲイト電極およびＴｒ４のゲイト電極は、Ｔｒ３の
ソースまたはドレインのうちＴｒ４のソースまたはドレ
インと接続されている方（定電圧源１０６に接続されて
いる方）の他方と接続されている。

【００４２】Ｔｒ１のソースまたはドレインのうち定電
流源１０３に接続されている方の他方は、Ｔｒ３のソー
スまたはドレインのうちＴｒ４と接続されている方（定
電圧源１０６に接続されている方）の他方と接続されて
いる。また、Ｔｒ２のソースまたはドレインのうち定電
流源１０３に接続されている方の他方は、Ｔｒ４のソー
スまたはドレインのうちＴｒ３と接続されている方（定
電圧源１０６に接続されている方）の他方と接続されて
いる。このようにして差動回路Ｂ１と電流ミラー回路Ｃ
１とが接続されている。

【００４３】アナログバッファＡ１と同様に、アナログ
バッファ回路Ａ２は、差動回路Ｂ２および電流ミラー回
路Ｃ２を有する。

【００４４】差動回路Ｂ２は、入力側および出力側のＰ
チャネル型ＴＦＴ（Ｔｒ５（入力側）およびＴｒ６（出
力側））を有している。Ｔｒ５のゲイト電極は入力端
（ＩＮ）１０１に接続されており、Ｔｒ６のゲイト電極
は出力端（ＯＵＴ）１０２に接続されている。Ｔｒ５の
ソースまたはドレインとＴｒ６のソースまたはドレイン
との接続点は、定電流源１０４に接続されている。ま
た、Ｔｒ６のゲイト電極は、定電流源１０４が接続され
たソースまたはドレインの他方に接続されている。

【００４５】電流ミラー回路Ｃ２は、入力側および出力
側のＮチャネル型ＴＦＴ（Ｔｒ７（入力側）およびＴｒ
８（出力側））を有している。Ｔｒ７のソースまたはド
レインとＴｒ８のソースまたはドレインとの接続点は、
定電圧源１０６に接続されている。Ｔｒ７のゲイト電極
とＴｒ８のゲイト電極とは接続されている。また、Ｔｒ
７のゲイト電極およびＴｒ８のゲイト電極は、Ｔｒ７の
ソースまたはドレインのうちＴｒ８と接続されている方
の他方と接続されている。

【００４６】Ｔｒ５のソースまたはドレインのうち定電
流源１０４に接続されている方の他方は、Ｔｒ７のソー
スまたはドレインのうちＴｒ８と接続されている方（定
電圧源１０６に接続されている方）の他方と接続されて
いる。また、Ｔｒ６のソースまたはドレインのうち定電
流源１０４に接続されている方の他方は、Ｔｒ８のソー
スまたはドレインのうちＴｒ７のソースまたはドレイン
と接続されている方（定電圧源１０６に接続されている
方）の他方と接続されている。このようにして差動回路
Ｂ２と電流ミラー回路Ｃ２とが接続されている。

【００４７】また、アナログバッファＡ１、Ａ２と同様
に、アナログバッファ回路Ａｎは、差動回路Ｂｎおよび
電流ミラー回路Ｃｎを有する。

【００４８】差動回路Ｂｎは、入力側および出力側のＰ
チャネル型ＴＦＴ（Ｔｒ４ｎ−３（入力側）およびＴｒ
４ｎ−２（出力側））を有している。Ｔｒ４ｎ−３のゲ
イト電極は入力端（ＩＮ）１０１に接続されており、Ｔ
ｒ４ｎ−２のゲイト電極は出力端（ＯＵＴ）１０２に接
続されている。Ｔｒ４ｎ−３のソースまたはドレインと
Ｔｒ４ｎ−２のソースまたはドレインとの接続点は、定
電流源１０５に接続されている。また、Ｔｒ４ｎ−２の
ゲイト電極は、定電流源１０５が接続されたソースまた
はドレインの他方に接続されている。

【００４９】電流ミラー回路Ｃｎは、入力側および出力
側のＮチャネル型ＴＦＴ（Ｔｒ４ｎ−１（入力側）およ
びＴｒ４ｎ（出力側））を有している。Ｔｒ４ｎ−１の
ソースまたはドレインとＴｒ４ｎのソースまたはドレイ
ンとの接続点は、定電圧源１０６に接続されている。Ｔ
ｒ４ｎ−１のゲイト電極とＴｒ４ｎのゲイト電極とは接
続されている。また、Ｔｒ４ｎ−１のゲイト電極および
Ｔｒ４ｎのゲイト電極は、Ｔｒ４ｎ−１のソースまたは
ドレインのうちＴｒ４ｎのソースまたはドレインと接続
されている方（定電圧源１０６と接続されている方）の
他方と接続されている。

【００５０】Ｔｒ４ｎ−３のソースまたはドレインのう
ち定電流源１０５に接続されている方の他方は、Ｔｒ４
ｎ−１のソースまたはドレインのうちＴｒ４ｎと接続さ
れている方（定電圧源１０６と接続されている方）の他
方と接続されている。また、Ｔｒ４ｎ−２のソースまた
はドレインのうち定電流源１０５に接続されている方の
他方は、Ｔｒ４ｎのソースまたはドレインのうちＴｒ４
ｎ−１と接続されている方（定電圧源１０６と接続され
ている方）の他方と接続されている。このようにして差
動回路Ｂｎと電流ミラー回路Ｃｎとが接続されている。

【００５１】アナログバッファＡ３〜Ａｎ−１（いずれ
も図示せず）の回路構成に関しても、アナログバッファ
Ａ１、Ａ２あるいはＡｎと同様である。

【００５２】上述したように、本発明のアナログバッフ
ァ回路は、ｎ個のアナログバッファ回路を並列に接続し
て構成されている。しかも、本発明のアナログバッファ
回路を構成するＴＦＴには、チャネル幅の大きなものは
用いず、比較的チャネル幅の小さなも（１００μｍ以下
（好ましくは９０μｍ以下））のものを用いる。こうす
ることによってＴＦＴの特性のばらつきを防ぎ、結果と
してアナログバッファ回路の特性のばらつきを小さくす
ることができる。しかも、電流容量の大きなアナログバ
ッファ回路を実現することができる。

【００５３】なお、差動回路と電流ミラー回路とに用い
られる薄膜トランジスタの極性はそれぞれ逆の極性にな
る。図１においては、差動回路においてはＰチャネル型
の薄膜トランジスタを用い、電流ミラー回路においては
Ｎチャネル型の薄膜トランジスタを用いているが、この
Ｐ型とＮ型の極性を逆にしてもよい。しかし、同極性で
は動作しない。

【００５４】また、前述したレーザー技術によって、本
発明のアナログバッファ回路を用いたアクティブマトリ
クス型液晶表示装置を形成する場合、以下のようにする
と、更にアナログバッファ回路の特性のばらつきを更に
小さくすることができる。

【００５５】図１に示す本発明のアナログバッファを用
いた場合、差動回路Ｂ１〜Ｂｎを線状レーザーの同じパ
ルス内に含まれるようにし、かつ電流ミラー回路Ｃ１〜
Ｃｎを線状レーザーの同じパルス内に含まれるようにす
る。線状レーザーの同じパルスによって多結晶化された
半導体薄膜は、特性のばらつきが少ないことが分かって
いる。よって、こうすることによって、アナログバッフ
ァ回路の特性のばらつきを更に小さくすることができ
る。また、差動回路Ｂ１〜Ｂｎおよび電流ミラー回路Ｃ
１〜Ｃｎを線状レーザーの同じパルス内に含まれるよう
にしてもよい。

【００５６】また、線状のレーザーの走査方向、即ち線
に直角な方向に対して、アナログバッファ回路を構成す
るＴＦＴの活性層、つまりはキャリアの移動方向が斜め
になるように配置（パターンニング）することもでき
る。

【００５７】上述したように、線状レーザビームの走査
方向に対してＴＦＴの活性層が斜めになるように配置す
ると、個々のＴＦＴ特性のばらつきが減少することが知
られている。よって、画質を直接左右するアナログバッ
ファの特性のばらつきを更に小さくすることができる。

【００５８】以下に本発明の構成を説明する。

【００５９】本発明のある実施形態によると、差動回路
と電流ミラー回路とを有するアナログバッファ回路をｎ
個（ｎは２以上の自然数）並列に接続した構成を有する
薄膜トランジスタ回路が提供される。このことによって
上記目的が達成される。

【００６０】また、本発明のある実施形態によると、前
記差動回路を構成する複数の薄膜トランジスタと、前記
電流ミラー回路を構成する複数の薄膜トランジスタと、
はそれぞれ線状パルスレーザの同一ショット内に配置さ
れることを特徴とする請求項１に記載の薄膜トランジス
タ回路が提供される。このことによって上記目的が達成
される。

【００６１】また、本発明のある実施形態によると、前
記複数の薄膜トランジスタのキャリア移動方向は、前記
線状パルスレーザの走査方向に対して概略４５°である
ことを特徴とする請求項１または２に記載の薄膜トラン
ジスタ回路が提供される。このことによって上記目的が
達成される。

【００６２】また、本発明のある実施形態によると、入
力側の薄膜トランジスタと、ゲイト、ソースおよびドレ
インの電位がそれぞれ共通の出力側のｍ個の薄膜トラン
ジスタと、を有する差動回路と、入力側の薄膜トランジ
スタと、ゲイト、ソースおよびドレインの電位がそれぞ
れ共通の出力側のｍ個の薄膜トランジスタと、を有する
電流ミラー回路と、を有するアナログバッファ回路をｎ
個有する薄膜トランジスタ回路が提供される。このこと
によって上記目的が達成される。

【００６３】前記ｎ個のアナログバッファ回路の前記差
動回路の前記入力側の薄膜トランジスタおよび出力側の
ｍ個の薄膜トランジスタと、前記ｎ個のアナログバッフ
ァ回路の前記電流ミラー回路の前記入力側の薄膜トラン
ジスタおよび出力側のｍ個の薄膜トランジスタと、はそ
れぞれ線状パルスレーザの同一ショット内に配置される
ようにしてもよい。

【００６４】前記薄膜トランジスタのキャリア移動方向
は、前記線状パルスレーザの走査方向に対して概略４５
°であるようにしてもよい。

【００６５】また、本発明のある実施形態によると、画
素マトリクス回路と、ソース信号線側駆動回路と、ゲイ
ト信号線側駆動回路と、を備えた半導体表示装置であっ
て、前記ソース信号線側駆動回路は、差動回路と電流ミ
ラー回路とを有するアナログバッファ回路をｎ個（ｎは
２以上の自然数）並列に接続した構成を有する薄膜トラ
ンジスタ回路を有することを特徴とする半導体表示装置
が提供される。このことによって上記目的が達成され
る。。

【００６６】前記差動回路を構成する複数の薄膜トラン
ジスタと、前記電流ミラー回路を構成する複数の薄膜ト
ランジスタと、はそれぞれ線状パルスレーザの同一ショ
ット内に配置されるようにしてもよい。

【００６７】前記複数の薄膜トランジスタのキャリア移
動方向は、前記線状パルスレーザの走査方向に対して概
略４５°であるようにしてもよい。

【００６８】また、本発明のある実施形態によると、画
素マトリクス回路と、ソース信号線側駆動回路と、ゲイ
ト信号線側駆動回路と、を備えた半導体表示装置であっ
て、前記ソース信号線側駆動回路は、入力側の薄膜トラ
ンジスタと、ゲイト、ソースおよびドレインの電位がそ
れぞれ共通の出力側のｍ個の薄膜トランジスタと、を有
する差動回路と、入力側の薄膜トランジスタと、ゲイ
ト、ソース、およびドレインの電位がそれぞれ共通のｍ
個の出力側の薄膜トランジスタと、を有する電流ミラー
回路と、を有するアナログバッファ回路をｎ個有する薄
膜トランジスタ回路を有する半導体表示装置が提供され
る。このことによって上記目的が達成される。

【００６９】前記ｎ個のアナログバッファ回路の前記差
動回路の前記入力側の薄膜トランジスタおよび出力側の
ｍ個の薄膜トランジスタと、前記ｎ個のアナログバッフ
ァ回路の前記電流ミラー回路の前記入力側の薄膜トラン
ジスタおよび出力側のｍ個の薄膜トランジスタと、はそ
れぞれ線状パルスレーザの同一ショット内に配置される
ようにしてもよい。

【００７０】前記薄膜トランジスタのキャリア移動方向
は、前記線状パルスレーザの走査方向に対して概略４５
°であるようにしてもよい。

【００７１】ここで、以下の実施例をもって本発明の詳
細について説明する。なお、以下の実施例は本発明のあ
る実施形態にすぎず、本発明はこれらに限定されるわけ
ではない。

【００７２】

【実施例】

【００７３】（実施例１）

【００７４】本実施例では、本発明のアナログバッファ
をアクティブマトリクス型液晶表示装置のソース信号線
側駆動回路に用いた場合について説明する。なお、本発
明のアナログバッファをゲイト信号線側駆動回路に用い
ることもできる。また、本実施例のアクティブマトリク
ス型液晶表示装置の画素数は、横１０２４×縦７６８画
素とした。

【００７５】図２を参照する。図２には、本実施例のア
ナログバッファ回路の回路構成が示されている。本実施
例のアナログバッファ回路は、３つのアナログバッファ
回路Ａ１〜Ａ３を並列に接続した構成をとっている（ｎ
＝３）。アナログバッファ回路Ａ１〜Ａ３のそれぞれ
は、差動回路および電流ミラー回路を有している。アナ
ログバッファ回路Ａ１〜Ａ３は、それぞれ入力端（Ｉ
Ｎ）２０１と、出力端（ＯＵＴ）２０２に接続されてい
ることや、定電流源２０３〜２０５および定電圧源２０
６に接続されていることは、上述のアナログバッファ回
路をｎ個並列に接続した回路と同様である。

【００７６】アナログバッファ回路Ａ１は、差動回路Ｂ
１および電流ミラー回路Ｃ１を有している。差動回路Ｂ
１および電流ミラー回路Ｃ１を構成する、Ｐチャネル型
ＴＦＴ（Ｔｒ１およびＴｒ２）のチャネル幅は、それぞ
れ３０μｍとし、Ｎチャネル型ＴＦＴ（Ｔｒ３およびＴ
ｒ４）のチャネル幅は、それぞれ３０μｍとした。

【００７７】アナログバッファ回路Ａ２およびアナログ
バッファ回路Ａ３に関しても、アナログバッファ回路Ａ
１と同様である。これらの回路を構成するＰチャネル型
ＴＦＴ（Ｔｒ５、Ｔｒ６、Ｔｒ９、およびＴｒ１０）の
チャネル幅は、それぞれ３０μｍとし、Ｎチャネル型Ｔ
ＦＴ（Ｔｒ７、Ｔｒ８、Ｔｒ１１、およびＴｒ１２）の
チャネル幅は、それぞれ３０μｍとした。

【００７８】なお、本実施例では、差動回路を構成する
ＴＦＴの数と、電流ミラー回路を構成するＴＦＴの数と
を同じとしたが、必ずしも同じにする必要はない。ま
た、Ｐチャネル型ＴＦＴあるいはＮチャネル型ＴＦＴの
チャネル幅を３０μｍとしたが、１００μｍ以下（好ま
しくは９０μｍ以下）とすれば良い。

【００７９】本実施例では、アナログバッファ回路は、
チャネル幅の比較的小さなＴＦＴをもちいて構成された
３つのアナログバッファ回路を並列に接続することによ
って構成されている。したがって、アナログバッファ回
路を、１つのアナログバッファ回路で構成する場合と比
較して、それぞれを構成する複数のＴＦＴのサイズ（チ
ャネル幅）は３分の１で済む。よって、ＴＦＴの自己発
熱を小さくすることができ、自己発熱によるＴＦＴのし
きい値の変化や劣化を防ぐことができる。かつ、仮にア
ナログバッファ回路を構成する３つのアナログバッファ
回路Ａ１〜Ａ３のうち１つあるいは２つが動作しなくな
ったとしても、残りの２つあるいは１つのアナログバッ
ファ回路によって動作することができる。したがって、
製品の歩留

【００８０】本実施例のように、アクティブマトリクス
型液晶表示装置の画質を直接左右するアナログバッファ
をチャネル幅の小さな複数のＴＦＴで構成し、かつ容量
を確保することによって、ばらつきを小さくし、自己発
熱を小さくし、信頼性を高くし、かつ劣化を少くするこ
とができる。

【００８１】以下に、本実施例のアナログバッファを駆
動回路に有するアクティブマトリクス型液晶表示装置の
作製方法の一例を述べる。なお、以下に述べる作製方法
は、本発明を実現する一方法にすぎず、他の作製方法に
よっても本発明の薄膜トランジスタ回路を有するアクテ
ィブマトリクス型液晶表示装置が実現され得る。

【００８２】ここでは、絶縁表面を有する基板上に複数
のＴＦＴを形成し、画素マトリクス回路、駆動回路、お
よびロジック回路等をモノリシックに構成する例を図３
〜図６に示す。なお、本実施例では、画素マトリクス回
路の１つの画素と、他の回路（本発明のアナログバッフ
ァを有する駆動回路、ロジック回路等）の基本回路であ
るＣＭＯＳ回路とが同時に同一基板上に形成される様子
を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮ
チャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備え
ている場合について、その作製工程を説明するが、ダブ
ルゲイト型やトリプルゲイト型のような複数のゲイト電
極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製す
ることができる。

【００８３】図３を参照する。まず、絶縁表面を有する
基板として石英基板３０１を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板を用いても良い。

【００８４】基板３０１上に非晶質珪素膜３０２を減圧
ＣＶＤ法、プラズマＣＶＤ法、またはスパッタ法により
形成する。非晶質珪素膜３０２は、最終的な膜厚（熱酸
化後の膜減りを考慮した膜厚）が１０〜１００ｎｍ（好
ましくは３０〜６０ｎｍ）となる様に調節する。なお、
成膜に際して膜中の不純物濃度の管理を徹底的に行うこ
とは重要である。

【００８５】なお、本実施例では、基板３０１上に非晶
質珪素膜３０２を形成したが、非晶質珪素膜の代わりに
他の半導体薄膜を用いてもよい。例えば、Ｓｉ_x Ｇｅ
_1-x （０＜Ｘ＜１）で示される珪素とゲルマニウムの化
合物を用いることも可能である。

【００８６】本実施例の場合、非晶質珪素膜３０２中で
は結晶化を阻害する不純物であるＣ（炭素）およびＮ
（窒素）の濃度はいずれも５×１０¹⁸ａｔｏｍｓ／ｃｍ
³ 未満（代表的には５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以
下、好ましくは２×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）、
Ｏ（酸素）は１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³ 未満
（代表的には１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下、好ま
しくは５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）となる様に
管理する。なぜならば各不純物がこれ以上の濃度で存在
すると、後の結晶化の際に悪影響を及ぼし、結晶化後の
膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量
２次イオン分析）の測定結果における最小値で定義され
る。

【００８７】上記構成を得るため、本実施例で用いる減
圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、２００〜４００℃程度に加熱した炉内に１
００〜３００ｓｃｃｍのＣｌＦ ₃ （フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。

【００８８】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ₃ （フッ化塩素）ガスの流量を３０
０ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素
を主成分する）を４時間で完全に除去することができ
る。

【００８９】また、非晶質珪素膜３０２中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜３０２の成膜は減圧熱ＣＶＤ法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。

【００９０】なお、非晶質珪素膜３０２の成膜時にＴＦ
Ｔのしきい値電圧（Ｖｔｈ）を制御するための不純物元
素（１３族元素、代表的にはボロン、または１５族元
素、代表的にはリン）を添加することは有効である。添
加量は、上記Ｖｔｈ制御用不純物を添加しない場合のＶ
ｔｈを鑑みて決定する必要がある。

【００９１】次に、非晶質珪素膜３０２の結晶化工程を
行う。結晶化の手段としては特開平７−１３０６５２号
公報記載の技術を用いる。同公報の実施例１および実施
例２のどちらの手段でも良いが、本実施例では、同広報
の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。

【００９２】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜３
０３を形成する。マスク絶縁膜３０３は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。

【００９３】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層３０４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマ
ニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａ
ｕ）等を用いることができる（図３（Ａ））。

【００９４】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。

【００９５】次に、触媒元素の添加工程が終了したら、
５００℃で２時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃、好ましくは５７０
℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪
素膜３０２の結晶化を行う。本実施例では窒素雰囲気で
５７０℃で１４時間の加熱処理を行う。

【００９６】この時、非晶質珪素膜３０２の結晶化はニ
ッケルを添加した領域３０５および３０６等で発生した
核から優先的に進行し、基板３０１の基板面に対してほ
ぼ平行に成長した結晶領域３０７および３０８が形成さ
れる。この結晶領域３０７および３０８を横成長領域と
呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集
合しているため、全体的な結晶性に優れるという利点が
ある（図３（Ｂ））。

【００９７】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。

【００９８】結晶化のための加熱処理が終了したら、マ
スク絶縁膜９０３を除去してパターニングを行い、横成
長領域３０７および３０８でなる島状半導体層（活性
層）３０９、３１０、および３１１を形成する（図３
（Ｃ））。

【００９９】ここで３０９はＣＭＯＳ回路を構成するＮ
チャネル型ＴＦＴの活性層、３１０はＣＭＯＳ回路を構
成するＰチャネル型ＴＦＴの活性層、３１１は画素マト
リクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦ
Ｔ）の活性層である。

【０１００】活性層３０９、３１０、および３１１を形
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜３１２を成膜する（図３（Ｃ））。

【０１０１】そして、次に図３（Ｄ）に示す様に触媒元
素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。

【０１０２】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。

【０１０３】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。

【０１０４】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層３０９、３１０、お
よび３１１の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。

【０１０５】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、
ＢＣｌ ₂ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることができ
る。

【０１０６】この工程においては活性層３０９、３１
０、および３１１中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層３０９、３１０、および３１１中のニッケル
の濃度は５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下にまで低減
される。

【０１０７】なお、５×１０¹⁷ａｔｏｍｓ／ｃｍ³ とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本出願人が試作したＴＦＴを解析した結果、１×１
０¹⁸ａｔｏｍｓ／ｃｍ³ 以下（好ましくは５×１０¹⁷ａ
ｔｏｍｓ／ｃｍ³ 以下）ではＴＦＴ特性に対するニッケ
ルの影響は確認されなかった。ただし、本明細書中にお
ける不純物濃度は、ＳＩＭＳ分析の測定結果の最小値で
もって定義される。

【０１０８】また、上記加熱処理により活性層３０９、
３１０、および３１１とゲイト絶縁膜３１２との界面で
は熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜
３１２の膜厚は増加する。この様にして熱酸化膜を形成
すると、非常に界面準位の少ない半導体／絶縁膜界面を
得ることができる。また、活性層端部における熱酸化膜
の形成不良（エッジシニング）を防ぐ効果もある。

【０１０９】また、触媒元素のゲッタリングプロセス
を、マスク絶縁膜３０３を除去した後、活性層をパター
ンニングする前に行なうことも有効である。また、触媒
元素のゲッタリングプロセスを、活性層をパターンニン
グした後に行なってもよい。また、いずれのゲッタリン
グプロセスを組み合わせて行なってもよい。

【０１１０】なお、触媒元素のゲッタリングプロセス
を、Ｐ（リン）を用いることによって行うこともでき
る。このリンによるゲッタリングプロセスを上述したゲ
ッタリングプロセスに組み合わせても良い。また、リン
によるゲッタリングプロセスのみを用いても良い。

【０１１１】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜３１２の膜
質の向上を図ることも有効である。

【０１１２】なお、ＳＩＭＳ分析により活性層３０９、
３１０、および３１１中にはゲッタリング処理に使用し
たハロゲン元素が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³ 〜１
×１０ ²⁰ａｔｏｍｓ／ｃｍ³ の濃度で残存することも確
認されている。また、その際、活性層３０９、３１０、
および３１１と加熱処理によって形成される熱酸化膜と
の間に前述のハロゲン元素が高濃度に分布することがＳ
ＩＭＳ分析によって確かめられている。

【０１１３】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０¹⁸ａ
ｔｏｍｓ／ｃｍ³ 未満（典型的には１×１０¹⁸ａｔｏｍ
ｓ／ｃｍ³ 以下）であることが確認された。

【０１１４】このようにして得られた活性層の横成長領
域は、棒状または偏平棒状の集合体からなる特異な結晶
構造を示す。この特異な結晶構造の特徴に関しては後述
することにする。

【０１１５】次に、図４を参照する。まず、図示しない
アルミニウムを主成分とする金属膜を成膜し、パターニ
ングによって後のゲイト電極の原型３１３、３１４、お
よび３１５を形成する。本実施例では２ｗｔ％のスカン
ジウムを含有したアルミニウム膜を用いる（図４
（Ａ））。

【０１１６】なお、２ｗｔ％のスカンジウムを含有した
アルミニウム膜の代わりに、不純物を注入した多結晶珪
素膜をゲイト電極として用いてもよい。

【０１１７】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜３１６、３１７、およ
び３１８、無孔性の陽極酸化膜３１９、３２０、および
３２１、ゲイト電極３２２、３２３、および３２４を形
成する（図４（Ｂ））。

【０１１８】こうして図４（Ｂ）の状態が得られたら、
次にゲイト電極３２２、３２３、および３２４、多孔性
の陽極酸化膜３１６、３１７、および３１８をマスクと
してゲイト絶縁膜３１２をエッチングする。そして、多
孔性の陽極酸化膜３１６、３１７、および３１８を除去
して図４（Ｃ）の状態を得る。なお、図４（Ｃ）におい
て３２５、３２６、および３２７で示されるのは、加工
後のゲイト絶縁膜である。

【０１１９】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはＮチャネル型ならば
Ｐ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロ
ン）またはＧａ（ガリウム）を用いれば良い。

【０１２０】本実施例では、Ｎチャネル型およびＰチャ
ネル型のＴＦＴを形成するための不純物添加をそれぞれ
２回の工程に分けて行う。

【０１２１】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施例ではＰ（リン）を用いる）を高加速電圧８０
ｋｅＶ程度で行い、ｎ^- 領域を形成する。このｎ^- 領
域は、Ｐイオン濃度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 〜
１×１０¹⁹ａｔｏｍｓ／ｃｍ³ となるように調節する。

【０１２２】さらに、２回目の不純物添加を低加速電圧
１０ｋe Ｖ程度で行い、ｎ⁺ 領域を形成する。この時
は、加速電圧が低いので、ゲイト絶縁膜がマスクとし
て機能する。また、このｎ⁺ 領域は、シート抵抗が５０
０Ω以下（好ましくは３００Ω以下）となるように調節
する。

【０１２３】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域３２８、ドレイン領
域３２９、低濃度不純物領域３３０、チャネル形成領域
３３１が形成される。また、画素ＴＦＴを構成するＮチ
ャネル型ＴＦＴのソース領域３３２、ドレイン領域３３
３、低濃度不純物領域３３４、チャネル形成領域３３５
が確定する（図４（Ｄ））。

【０１２４】なお、図４（Ｄ）に示す状態ではＣＭＯＳ
回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャ
ネル型ＴＦＴの活性層と同じ構成となっている。

【０１２５】次に、図５（Ａ）に示すように、Ｎチャネ
ル型ＴＦＴを覆ってレジストマスク３３６を設け、Ｐ型
を付与する不純物イオン（本実施例ではボロンを用い
る）の添加を行う。

【０１２６】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎチャネル型をＰチャネル型に反
転させる必要があるため、前述のＰイオンの添加濃度の
数倍程度の濃度のＢ（ボロン）イオンを添加する。

【０１２７】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域３３７、ドレイン領域３３８、
低濃度不純物領域３３９、チャネル形成領域３４０が形
成される（図５（Ａ））。

【０１２８】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。

【０１２９】次に、層間絶縁膜３４１として酸化珪素膜
と窒化珪素膜との積層膜を形成し、コンタクトホールを
形成した後、ソース電極３４２、３４３、および３４
４、ドレイン電極３４５、３４６を形成して図５（Ｂ）
に示す状態を得る。なお、層間絶縁膜３４１として有機
性樹脂膜を用いることもできる。

【０１３０】図５（Ｂ）に示す状態が得られたら、有機
性樹脂膜からなる第１の層間絶縁膜３４７を０．５〜３
μｍの厚さに形成する。有機性樹脂膜としては、ポリイ
ミド、アクリル、ポリイミドアミド等が用いられる。有
機性樹脂膜の利点は、成膜方法が簡単である点、容易に
膜厚を厚くできる点、比誘電率が低いので寄生容量を低
減できる点、平坦性に優れている点などが挙げられる。
なお、上述した以外の有機性樹脂膜を用いることもでき
る。

【０１３１】次に、第１の層間絶縁膜３４７上に遮光性
を有する膜でなるブラックマトリクス３４８を１００ｎ
ｍの厚さに形成する。なお、本実施例では、ブラックマ
トリクス３４８としてチタン膜を用いるが、黒色顔料を
含む樹脂膜等を用いることもできる。

【０１３２】なお。ブラックマトリクス３４８にチタン
膜を用いる場合には、駆動回路や他の周辺回路部の配
線の一部をチタンによって形成することができる。この
チタンの配線は、ブラックマトリクス３４８の形成時
に、同時に形成され得る。

【０１３３】ブラックマトリクス３４８を形成したら、
第２の層間絶縁膜３４９として酸化珪素膜、窒化珪素
膜、有機性樹脂膜のいずれかまたはそれらの積層膜を
０．１〜０．３μｍの厚さに形成する。そして層間絶縁
膜３４７および層間絶縁膜３４９にコンタクトホールを
形成し、画素電極３５０を１２０ｎｍの厚さに形成す
る。本実施例の構成によると、ブラックマトリクス３４
８と画素電極３５０とが重畳する領域で補助容量が形成
されている（図５（Ｃ））。なお、本実施例は透過型の
アクティブマトリクス液晶表示装置の例であるため画素
電極３５０を構成する導電膜としてＩＴＯ等の透明導電
膜を用いる。

【０１３４】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。

【０１３５】次に、図６を用いて、上記の工程によって
作製されたアクティブマトリクス基板をもとに、アクテ
ィブマトリクス型液晶表示装置を作製する工程を説明す
る。

【０１３６】図５（Ｃ）の状態のアクティブマトリクス
基板に配向膜３５１を形成する。本実施例では、配向膜
３５１には、ポリイミドを用いた。次に、対向基板を用
意する。対向基板は、ガラス基板３５２、透明導電膜３
５３、配向膜３５４とで構成される。

【０１３７】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１３８】次に、上記の工程を経たアクティブマト
リクス基板と対向基板とを公知のセル組み工程によっ
て、シール材やスペーサ（共に図示せず）などを介して
貼り合わせる。その後、両基板の間に液晶材料３５５を
注入し、封止剤（図示せず）によって完全に封止する。
よって、図６に示すような透過型のアクティブマトリク
ス型液晶表示装置が完成する。

【０１３９】図７には、完成したアクティブマトリクス
型液晶表示装置の斜視図が示されている。７０１はアク
ティブマトリクス基板、７０２は画素マトリクス回路、
７０３はソース信号線側駆動回路、７０４はゲイト信号
線側駆動回路、７０５は他の周辺回路、７０６は対向基
板である。図７に示されるように、本実施例のアクティ
ブマトリクス型液晶表示装置は、ＦＰＣを取り付ける端
面のみアクティブマトリクス基板が外部に出ており、残
りの３つの端面は揃っている。

【０１４０】なお本実施例では、液晶表示装置がＴＮ
（ツイストネマチック）モードによって表示を行うよう
にした。そのため、１対の偏光板（図示せず）がクロス
ニコル（１対の偏光板が、それぞれの偏光軸を直交させ
るような状態）で、液晶パネルを挟持するように配置さ
れた。

【０１４１】よって、本実施例では、液晶表示装置に電
圧が印加されていないとき白表示となる、いわゆるノー
マリホワイトモードで表示を行うことが理解される。

【０１４２】上述した製造方法によって、本実施例のア
クティブマトリクス液晶表示装置は、駆動回路と他の周
辺装置と画素とが共に石英基板やガラス基板などの絶縁
基板上に一体形成され得ることが理解される。

【０１４３】また、作製方法において、半導体薄膜の多
結晶化を線状レーザーによって行う場合には、差動回路
Ｂ１〜Ｂ３を線状レーザーの同じパルス内に含まれるよ
うにし、かつ電流ミラー回路Ｃ１〜Ｃ３を線状レーザー
の同じパルス内に含まれるようにする。線状レーザーの
同じパルスによって多結晶化された半導体薄膜は、特性
のばらつきが少ないことが分かっている。よって、こう
することによって、アナログバッファ回路の特性のばら
つきを更に小さくすることができる。また、差動回路Ｂ
１〜Ｂ３および電流ミラー回路Ｃ１〜Ｃ３を線状レーザ
ーの同じパルス内に含まれるようにしてもよい。

【０１４４】（実施例２）

【０１４５】図８に本発明の別の実施形態を示す。図８
には、アクティブマトリクス型半導体表示装置のソース
信号線側駆動回路のアナログバッファ回路に本発明の構
成を用いた場合が示されている。本実施例では、差動回
路および電流ミラー回路の出力側の薄膜トランジスタの
数をｍ倍に増加させている（ｍは２以上の自然数）。言
い換えると、差動回路および電流ミラー回路の出力側の
回路をｍ倍としている。こうすることによって構成され
るアナログバッファ回路の電流能力を上げている。

【０１４６】本実施例のアナログバッファ回路は、ｎ個
のアナログバッファ回路Ａ１〜Ａｎを有している（ｎは
２以上の自然数）。ｎ個のアナログバッファ回路が並列
に接続されている点では、前述の回路形態と同じであ
る。

【０１４７】アナログバッファ回路Ａ１は、差動回路Ｂ
１および電流ミラー回路Ｃ１を有している。

【０１４８】差動回路Ｂ１は、入力側のＰチャネル型Ｔ
ＦＴ（Ｔｒ１）、および出力側のＰチャネル型ＴＦＴ
（Ｔｒ２, １、Ｔｒ２, ２、・・・、およびＴｒ２,
ｍ）を有している。Ｔｒ２, １、Ｔｒ２, ２、・・・、
およびＴｒ２, ｍのゲイト電極は全て同電位となるよう
に接続されている。Ｔｒ１のゲイト電極は入力端（Ｉ
Ｎ）８０１に接続されており、Ｔｒ２, １、Ｔｒ２,
２、・・・、およびＴｒ２, ｍのゲイト電極は出力端
（ＯＵＴ）８０２に接続されている。また、Ｔｒ２,
１、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースま
たはドレインもそれぞれ全て同電位となるように接続さ
れている。Ｔｒ１のソースまたはドレインとＴｒ２,
１、Ｔｒ２, ２、・・・、およびＴｒ２, ｍのソースま
たはドレインとの接続点は、定電流源８０３に接続され
ている。また、Ｔｒ２, １、Ｔｒ２, ２、・・・、およ
びＴｒ２, ｍのゲイト電極は、Ｔｒ２, １、Ｔｒ２,
２、・・・、およびＴｒ２, ｍのソースまたはドレイン
の定電流源８０３が接続された他方に接続されている。

【０１４９】電流ミラー回路Ｃ１は、入力側のＮチャネ
ル型ＴＦＴ（Ｔｒ３）、および出力側のＮチャネル型Ｔ
ＦＴ（Ｔｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ
４, ｍ）を有している。Ｔｒ３のソースまたはドレイン
とＴｒ４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍ
全てのソースまたはドレインとは接続されており、それ
らの接続点は、定電圧源１０６に接続されている。Ｔｒ
３のゲイト電極とＴｒ４,１、Ｔｒ４, ２、・・・、お
よびＴｒ４, ｍのゲイト電極とは接続されている。ま
た、Ｔｒ３のゲイト電極およびＴｒ４, １、Ｔｒ４,
２、・・・、ならびにＴｒ４, ｍ全てのゲイト電極は、
Ｔｒ３のソースまたはドレインのうちＴｒ４, １、Ｔｒ
４, ２、・・・、およびＴｒ４, ｍのソースまたはドレ
インと接続されている方（定電圧源８０６と接続されて
いる方）の他方と接続されている。

【０１５０】Ｔｒ１のソースまたはドレインのうち定電
流源８０３に接続されている方の他方は、Ｔｒ３のソー
スまたはドレインのうちＴｒ４, １、Ｔｒ４, ２、・・
・、およびＴｒ４, ｍのソースまたはドレインと接続さ
れている方（定電圧源８０６と接続されている方）の他
方と接続されている。また、Ｔｒ２, １、Ｔｒ２, ２、
・・・、およびＴｒ２, ｍのソースまたはドレインのう
ち定電流源８０３に接続されている方の他方は、Ｔｒ
４, １、Ｔｒ４, ２、・・・、およびＴｒ４, ｍのソー
スまたはドレインのうちＴｒ３のソースまたはドレイン
と接続されている方（定電圧源８０６と接続されている
方）の他方と接続されている。このようにして差動回路
Ｂ１と電流ミラー回路Ｃ１とが接続されている。

【０１５１】アナログバッファＡ１と同様に、アナログ
バッファ回路Ａ２、・・・、およびＡｎ（Ａ３〜Ａｎ−
１は、図示せず）は、それぞれ差動回路および電流ミラ
ー回路を有する。

【０１５２】アナログバッファ回路Ａｎは、差動回路Ｂ
ｎおよび電流ミラー回路Ｃｎを有する。

【０１５３】差動回路Ｂｎは、入力側のＰチャネル型Ｔ
ＦＴ（Ｔｒ４ｎ−３）、および出力側のＰチャネル型Ｔ
ＦＴ（Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、
およびＴｒ４ｎ−２, ｍ）を有している。Ｔｒ４ｎ−
２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４ｎ−
２, ｍのゲイト電極は全て同電位となるように接続され
ている。Ｔｒ４ｎ−３のゲイト電極は入力端（ＩＮ）８
０１に接続されており、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−
２, ２、・・・、およびＴｒ４ｎ−２, ｍのゲイト電極
は出力端（ＯＵＴ）８０２に接続されている。また、Ｔ
ｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴ
ｒ４ｎ−２, ｍのソースまたはドレインもそれぞれ全て
同電位となるように接続されている。Ｔｒ４ｎ−３のソ
ースまたはドレインとＴｒ４ｎ−２, １、Ｔｒ４ｎ−
２, ２、・・・、およびＴｒ４ｎ−２,ｍのソースまた
はドレインとの接続点は、定電流源８０５に接続されて
いる。また、Ｔｒ４ｎ−２, １、Ｔｒ４ｎ−２, ２、・
・・、およびＴｒ４ｎ−２, ｍのゲイト電極は、Ｔｒ４
ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４
ｎ−２, ｍのソースまたはドレインの定電流源８０５が
接続された他方に接続されている。

【０１５４】電流ミラー回路Ｃｎは、入力側のＮチャネ
ル型ＴＦＴ（Ｔｒ４ｎ−１）、および出力側のＮチャネ
ル型ＴＦＴ（Ｔｒ４ｎ, １、Ｔｒ４ｎ, ２、・・・、お
よびＴｒ４ｎ, ｍ）を有している。Ｔｒ４ｎ−１のソー
スまたはドレインとＴｒ４ｎ,１、Ｔｒ４ｎ, ２、・・
・、およびＴｒ４ｎ, ｍ全てのソースまたはドレインと
は接続されており、それらの接続点は、定電圧源８０６
に接続されている。Ｔｒ４ｎ−１のゲイト電極とＴｒ４
ｎ, １、Ｔｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍの
ゲイト電極とは接続されている。また、Ｔｒ４ｎ−１の
ゲイト電極およびＴｒ４ｎ, １、Ｔｒ４ｎ, ２、・・
・、ならびにＴｒ４ｎ, ｍ全てのゲイト電極は、Ｔｒ４
ｎ−１のソースまたはドレインのうちＴｒ４ｎ, １、Ｔ
ｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまた
はドレインと接続されている方（定電圧源８０６と接続
されている方）の他方と接続されている。

【０１５５】Ｔｒ４ｎ−３のソースまたはドレインのう
ち定電流源８０５に接続されている方の他方は、Ｔｒ４
ｎ−１のソースまたはドレインのうちＴｒ４ｎ, １、Ｔ
ｒ４ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまた
はドレインと接続されている方（定電圧源８０６と接続
されている方）の他方と接続されている。また、Ｔｒ４
ｎ−２, １、Ｔｒ４ｎ−２, ２、・・・、およびＴｒ４
ｎ−２, ｍのソースまたはドレインのうち定電流源８０
５に接続されている方の他方は、Ｔｒ４ｎ, １、Ｔｒ４
ｎ, ２、・・・、およびＴｒ４ｎ, ｍのソースまたはド
レインのうちＴｒ４ｎ−１と接続されている方（定電圧
源８０６と接続されている方）の他方と接続されてい
る。このようにして差動回路Ｂｎと電流ミラー回路Ｃｎ
とが接続されている。

【０１５６】アナログバッファＡ２〜Ａｎ−１（いずれ
も図示せず）の回路構成に関しても、アナログバッファ
Ａ１あるいはＡｎと同様である。

【０１５７】全ての定電流源の一方は、図示されるよう
に定電圧源８０６に接続されている。

【０１５８】本実施例では、差動アンプを構成するＰチ
ャネル型ＴＦＴのチャネル幅は、３０μｍとした。ま
た、電流ミラー回路を構成するＮチャネル型ＴＦＴのチ
ャネル幅は、３０μｍとした。なお、本実施例では、そ
れぞれのＴＦＴのチャネル幅は、３０μｍであるが、１
００μｍ以下（好ましくは９０μｍ以下）とすればよ
い。

【０１５９】本実施例のアナログバッファ回路の動作を
説明する。入力端の電位が低下した場合、差動回路の入
力側のＰチャネル型ＴＦＴに定電流源の電流のほとんど
が流れ、さらに電流ミラー回路の入力にも流れる。電流
ミラー回路の出力側のＴＦＴの数は入力側に対してｎ倍
となっているため、定電流源のｎ倍の電流を出力端子か
ら引き込むことが可能であり、出力端に接続されている
ソース信号線を高速で駆動することが可能となってい
る。入力端と出力端の電位がほぼ等しくなると、定電流
源の電流は、出力側のＴＦＴと入力側のＴＦＴとの分流
される。この場合、差動回路のＴＦＴの数の比が、出力
側と入力側とで１：ｎであり、かつ電流ミラー回路のＴ
ＦＴの数の比が、出力側と入力側とで１：ｎであるた
め、入力端の電位と出力端の電位はＴＦＴの数には影響
を受けない。

【０１６０】なお、差動回路と電流ミラー回路とに用い
られる薄膜トランジスタの極性はそれぞれ逆の極性にな
る。本実施例例においては、差動回路においてはＰチャ
ネル型の薄膜トランジスタを用い、電流ミラー回路にお
いてはＮチャネル型の薄膜トランジスタを用いている
が、このＰ型とＮ型の極性を逆にしてもよい。しかし、
同極性では動作しない。

【０１６１】本実施例のアナログバッファ回路を有する
アクティブマトリクス型液晶表示装置は、実施例１の作
製方法に従って作製され得る。しかし、実施例１の作製
方法に限定されるわけではない。

【０１６２】また、作製方法において、半導体薄膜の他
結晶化を線状レーザー光によって行う場合には、本発明
のアナログバッファを用いた場合、差動回路Ｂ１〜Ｂｎ
を線状レーザーの同じパルス内に含まれるようにし、か
つ電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパル
ス内に含まれるようにする。線状レーザーの同じパルス
によって多結晶化された半導体薄膜は、特性のばらつき
が少ないことが分かっている。よって、こうすることに
よって、アナログバッファ回路の特性のばらつきを更に
小さくすることができる。また、差動回路Ｂ１〜Ｂｎお
よび電流ミラー回路Ｃ１〜Ｃｎを線状レーザーの同じパ
ルス内に含まれるようにしてもよい。

【０１６３】（実施例３）

【０１６４】本実施例では、本発明のアナログバッファ
回路（実施例１および２を含む）をアクティブマトリク
ス型半導体表示装置（代表的には液晶表示装置）に用い
た場合の、ＴＦＴの配置についての一つの実施形態につ
いて説明する。

【０１６５】図９は、本発明のアナログバッファ回路を
有するアクティブマトリクス型液晶表示装置を構成する
複数のＴＦＴを模式的に示している。９０１は本発明の
アナログバッファを有すゲイト信号線側駆動回路であ
り、９０２はソース信号線側駆動回路であり、９０３は
画素マトリクス回路である。９０４、９０６および９０
８はＴＦＴを構成する半導体薄膜であり、９０５、９０
７および９０９はゲイト電極である。９１０として線状
レーザの形状が模式的に示されている。なお、図中には
矢印で線状レーザの走査方向が示されている。

【０１６６】なお、本実施例では、上述したように、線
状レーザの走査方向と、活性層つまりはキャリアの移動
方向が、斜めになるように（本実施例では４５度となる
ように）配置されているが、斜めに配置されれば良く、
これに限定されるわけではない。なお、この場合も、差
動回路Ｂ１〜Ｂｎを線状レーザーの同じパルス内に含ま
れるようにし、かつ電流ミラー回路Ｃ１〜Ｃｎを線状レ
ーザーの同じパルス内に含まれるようにする。また、差
動回路Ｂ１〜Ｂｎおよび電流ミラー回路Ｃ１〜Ｃｎを線
状レーザーの同じパルス内に含まれるようにしてもよ
い。

【０１６７】また図中では、説明の便宜上、ゲイト電極
を図示しているが、実際のプロセスにおいては、半導体
薄膜をレーザ処理したのちにゲイト電極が形成されるこ
ともある（トップゲイト型の場合）。

【０１６８】なお、本実施例のアクティブマトリクス型
液晶表示装置の作製方法には、公知のものを用いること
もできる。例えば、本出願人による特開平８−１７２
０４９号公報に詳しく説明されている。

【０１６９】以下簡単に、用いたレーザー処理について
説明する。

【０１７０】まず、ガラス基板上に成膜された非晶質珪
素膜を結晶化させる。本実施例に示す構成においては、
加熱により結晶化された結晶性珪素膜に対してさらに線
状のレーザ光を照射することにより、その結晶性を高め
る。

【０１７１】本実施例のアクティブマトリクス型液晶表
示装置の作製に用いたレーザは、ＫｒＦエキシマレーザ
（波長２４８ｎｍ、パルス幅３０ｎｓ）である。勿論、
他のエキシマレーザ、さらには他の方式のレーザを用い
ることもできる。

【０１７２】レーザ光は発振器で発振され、全反射ミラ
ーを経由して増幅器で増幅され、さらに全反射ミラーを
経由して光学系に導入される。

【０１７３】光学系に入射する直前のレーザ光のビーム
パターンは、３×２cm² 程度の長方形を有している。こ
のレーザ光を光学系に通すことによって、長さ１０〜３
０cm、幅0 ．1 〜１ｃｍ程度の細長いビーム（線状ビー
ム）を得ることができる。光学系を経たレーザ光のエネ
ルギーは最大で１０００ｍＪ／ショット程度のエネルギ
ーを有している。

【０１７４】加工されたレーザ光を半導体薄膜が形成さ
れた基板に照射し、かつ基板を１方向に移動させること
で、基板全体に対してレーザ光を照射することができ
る。レーザ光が照射される基板が配置されるステージは
コンピュータにより制御されており線状のレーザ光に対
して直角方向に必要とする速度で動くよう設計されてい
る。このようにして、半導体薄膜の結晶化を行う。

【０１７５】また、画素数の増加に伴い、アナログバッ
ファに必要な電流容量は変化する。これに従い、それぞ
れを幾つの小さなアナログバッファで構成するかが異な
ってくる。

【０１７６】（実施例４）

【０１７７】実施例１〜３で述べた本発明のアナログバ
ッフを用いたアクティブマトリクス型液晶表示装置は、
高精細・高解像度のアクティブマトリクス型液晶表示装
置に十分対応でき、その画素数は、今後のＡＴＶ（Ａｄ
ｏｖａｎｃｅｄＴＶ）に対応できる程に増やすことが
できる。よって、ＸＧＡ以上のもの、例えば、横１９２
０×縦１２８０のような解像度を有するアクティブマト
リクス型液晶表示装置にも対応できる。

【０１７８】（実施例５）

【０１７９】また、上記実施例１〜４で述べたアクティ
ブマトリクス型の液晶表示装置は、透過型のアクティブ
マトリクス型液晶表示装置にも、反射型のアクティブマ
トリクス型液晶表示装置にも用いられ得る。また、液晶
材料にしきい値なしの反強誘電性液晶を用いることもで
きる。また、液晶材料に強誘電性液晶を用い、特殊な配
向膜を用いたり、液晶層にポリマーを混合したりするこ
とによって強誘電性液晶のメモリ効果を消去させた場合
にも対応できる。

【０１８０】例えば、1998, SID, "Characteristics an
d Driving Scheme of Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time and High Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST, 841, "A Full-Color Thre
sholdless Antiferroelectric LCD Exhibiting Wide Vi
ewing Angle with Fast Response Time" by T. Yoshida
et al.、または米国特許第5594569 号に開示された液
晶材料を用いることが可能である。

【０１８１】特に、無しきい値反強誘電性液晶材料や、
強誘電性液晶材料と反強誘電性液晶材料との混合液晶材
料である無しきい値反強誘電性混合液晶の中には、その
駆動電圧が±２．５Ｖ程度のものも見出されている。こ
のような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電
圧を５Ｖ〜８Ｖ程度に抑えることが可能となり、比較的
ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ
（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎ
ｍ）を用いる場合においても有効である。

【０１８２】ここで、無しきい値反強誘電性混合液晶の
印加電圧に対する光透過率の特性を示すグラフを図に示
す。なお、液晶表示装置の入射側の偏光板の透過軸は、
液晶表示装置のラビング方向にほぼ一致する無しきい値
反強誘電性混合液晶のスメクティック層の法線方向とほ
ぼ平行に設定されている。また、出射側の偏光板の透過
軸は、入射側の偏光板の透過軸に対してほぼ直角（クロ
スニコル）に設定されている。このように、無しきい値
反強誘電性混合液晶を用いると、図のような印加電圧−
透過率特性を示す階調表示を行うことが可能であること
がわかる。

【０１８３】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を、線順次駆動とすることにより、画
素への階調電圧の書き込み期間（ピクセルフィードピリ
オド）を長くし、保持容量が小くてもそれを補うことも
できる。

【０１８４】なお、無しきい値反強誘電性液晶を用いる
ことによって低電圧駆動が実現されるので、液晶表示装
置の低消費電力が実現される。

【０１８５】また、上記実施例１〜４では、表示媒体と
して液晶を用いる場合につて説明してきたが、印加電圧
に応答して光学的特性が変調され得るその他のいかなる
表示媒体を有する半導体表示装置に用いてもよい。例え
ば、エレクトロルミネセンス素子やエレクトロクロミク
ス素子などを表示媒体として用いてもよい。

【０１８６】また、上記実施例１〜５に用いられるＴＦ
Ｔは、トップゲイト型でも良いし、逆スタガ型でも良
い。

【０１８７】（実施例６）

【０１８８】上記実施例１〜５の半導体表示装置には様
々な用途がある。本実施例では、本発明のアクティブマ
トリクス型半導体表示装置を組み込んだ半導体装置につ
いて説明する。

【０１８９】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクタ、ヘッドマウントディ
スプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末（モバイルコンピュータ、携帯電話な
ど）などが挙げられる。それらの一例を図１０に示す。

【０１９０】図１０（Ａ）は携帯電話であり、本体１０
０１、音声出力部１００２、音声入力部１００３、半導
体表示装置１００４、操作スイッチ１００５、アンテナ
１００６で構成される。

【０１９１】図１０（Ｂ）はビデオカメラであり、本体
１００７、半導体表示装置１００８、音声入力部１００
９、操作スイッチ１０１０、バッテリー１０１１、受像
部１０１２で構成される。

【０１９２】図１０（Ｃ）はモバイルコンピュータであ
り、本体１０１３、カメラ部１０１４、受像部１０１
５、操作スイッチ１０１６、半導体表示装置１０１７で
構成される。

【０１９３】図１０（Ｄ）はヘッドマウントディスプレ
イであり、本体１０１８、半導体表示装置１０１９、バ
ンド部１０２０で構成される。

【０１９４】図１０（Ｅ）はリア型プロジェクタであ
り、１０２１は本体、１０２２は光源、１０２３は半導
体表示装置、１０２４は偏光ビームスプリッタ、１０２
５および１０２６はリフレクター、１０２７はスクリー
ンである。なお、リア型プロジェクタは、視聴者の見る
位置によって、本体を固定したままスクリーンの角度を
変えることができるのが好ましい。なお、半導体表示装
置７２３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させ
る）使用することによって、さらに高解像度・高精細の
リア型プロジェクタを実現することができる。

【０１９５】図１０（Ｆ）はフロント型プロジェクタで
あり、本体１０２８、光源１０２９、半導体表示装置１
０３０、光学系１０３１、スクリーン１０３２で構成さ
れる。なお、半導体表示装置１０３０を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）使用することによって、
さらに高解像度・高精細のフロント型プロジェクタを実
現することができる。

【０１９６】

【発明の効果】本発明によると、アクティブマトリクス
型半導体表示装置の画像むらの大きな原因の一つであ
る、アナログバッファの特性のばらつきを最小限にする
ことができ、高画質のアクティブマトリクス型半導体表
示装置が実現される。

【図面の簡単な説明】

【図１】本発明のアナログバッファ回路の回路構成を
示す図である。

【図２】本発明のアナログバッファ回路の回路構成を
示す図である。

【図３】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置の作製工程を示す図で
ある。

【図４】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置の作製工程を示す図で
ある。

【図５】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置の作製工程を示す図で
ある。

【図６】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置の断面図である。

【図７】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置の斜視図である。

【図８】本発明のアナログバッファ回路の回路構成を
示す図である。

【図９】本発明のアナログバッファ回路を有するアク
ティブマトリクス型液晶表示装置を構成するＴＦＴの配
置例を示す図である。

【図１０】本発明の半導体表示装置を有する半導体装
置の例である。

【図１１】アクティブマトリクス型液晶表示装置の概
略構成図である。

【図１２】アクティブマトリクス型液晶表示装置のソ
ース信号線側駆動回路の一例を示す図である。

【図１３】従来のアナログバッファの回路図である。

【図１４】無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。

【符号の説明】

Ａ１〜Ａｎアナログバッファ回路Ｂ１〜Ｂｎ差動回路Ｃ１〜Ｃ２電流ミラー回路１０１入力端１０２出力端１０３、１０４、１０５定電流源１０６定電圧源

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０３Ｆ 3/45 Ａ５Ｊ０６６ 29/786 3/68 ５Ｊ０６９Ｈ０３Ｆ 3/45 Ｈ０１Ｌ 29/78 ６２７Ｇ 3/68 ６１８Ｇ６１４Ｆターム(参考） 2H092 GA59 JA24 JA34 JA37 JA41 JB22 JB31 JB52 JB57 KA04 KA10 MA05 MA08 MA13 MA17 MA27 MA28 MA30 NA22 NA24 PA01 PA02 QA07 5C006 BB16 BC13 BC20 BF25 BF34 EB05 EC11 FA20 FA22 GA03 5F052 AA02 AA17 BA02 BA07 BB07 DA01 DA02 DA03 DB02 DB03 DB07 EA16 FA06 JA01 JA04 5F110 AA30 BB02 BB04 CC02 DD01 DD03 DD05 DD13 DD14 EE03 EE06 EE09 EE28 EE34 FF36 GG01 GG02 GG13 GG25 GG29 GG32 GG33 GG34 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HM15 NN03 NN23 NN24 NN27 NN45 NN46 NN72 PP01 PP03 PP04 PP05 PP06 PP10 PP13 PP21 PP23 PP34 PP35 QQ11 QQ24 QQ28 5J055 AX11 BX09 CX30 DX12 DX73 DX83 EX01 EX37 EY10 EY21 EZ03 EZ04 EZ08 FX19 FX37 GX01 GX06 GX07 GX08 GX09 GX10 5J066 AA01 AA12 AA21 CA78 FA06 HA10 HA17 HA29 KA02 KA03 KA04 KA05 KA09 KA47 MA11 MA21 ND01 ND14 ND22 ND23 PD01 QA04 SA08 TA01 TA02 5J069 AA01 AA12 AA21 CA78 FA06 HA10 HA17 HA29 KA02 KA03 KA04 KA05 KA09 KA47 MA11 MA21 QA04 SA08 TA01 TA02

Claims

【特許請求の範囲】

【請求項１】入力側の薄膜トランジスタと、ゲイト、ソ
ースおよびドレインの電位がそれぞれ共通の出力側のｍ
個の薄膜トランジスタと、を有する差動回路と、入力側の薄膜トランジスタと、ゲイト、ソースおよびド
レインの電位がそれぞれ共通の出力側のｍ個の薄膜トラ
ンジスタと、を有する電流ミラー回路と、を有するアナ
ログバッファ回路をｎ個有する薄膜トランジスタ回路に
おいて、前記n個のアナログバッファ回路のそれぞれは、配線に
よって共通の入力端及び共通の出力端に接続されること
を特徴とする薄膜トランジスタ回路。
【請求項２】前記ｎ個のアナログバッファ回路の前記差
動回路の前記入力側の薄膜トランジスタおよび出力側の
ｍ個の薄膜トランジスタと、前記ｎ個のアナログバッファ回路の前記電流ミラー回路
の前記入力側の薄膜トランジスタおよび出力側のｍ個の
薄膜トランジスタと、はそれぞれ線状パルスレーザの同
一ショット内に配置されることを特徴とする請求項１に
記載の薄膜トランジスタ回路。
【請求項３】前記薄膜トランジスタのキャリア移動方向
は、前記線状パルスレーザの走査方向に対して概略４５
°であることを特徴とする請求項１または２に記載の薄
膜トランジスタ回路。
【請求項４】請求項１において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有することを特
徴とする薄膜トランジスタ回路。
【請求項５】請求項１において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記チャネル領域は結晶化半導体層であることを特徴と
する薄膜トランジスタ回路。
【請求項６】請求項１において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜中の炭素濃度及び窒素濃度はいずれも５×
１０¹⁸ａｔｏｍｓ／ｃｍ³未満であり、酸素の濃度は
１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³未満であることを特
徴とする薄膜トランジスタ回路。
【請求項７】請求項１において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜は、非晶質半導体膜に結晶化を助長する元
素を添加し、その後加熱することによって結晶化された
結晶性半導体膜であることを特徴とする薄膜トランジス
タ回路。
【請求項８】請求項１において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜は、線状レーザーを照射することによって
結晶化された結晶性半導体膜であることを特徴とする薄
膜トランジスタ回路。
【請求項９】画素マトリクス回路と、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を備えた半導体表示装置で
あって、前記ソース信号線側駆動回路は、入力側の薄膜トランジスタと、ゲイト、ソースおよびド
レインの電位がそれぞれ共通の出力側のｍ個の薄膜トラ
ンジスタと、を有する差動回路と、入力側の薄膜トランジスタと、ゲイト、ソース、および
ドレインの電位がそれぞれ共通のｍ個の出力側の薄膜ト
ランジスタと、を有する電流ミラー回路と、を有するア
ナログバッファ回路をｎ個有する薄膜トランジスタ回路
を有し、前記n個のアナログバッファ回路のそれぞれは、配線に
よって共通の入力端及び共通の出力端に接続されること
を特徴とする半導体表示装置。
【請求項１０】前記ｎ個のアナログバッファ回路の前記
差動回路の前記入力側の薄膜トランジスタおよび出力側
のｍ個の薄膜トランジスタと、前記ｎ個のアナログバッファ回路の前記電流ミラー回路
の前記入力側の薄膜トランジスタおよび出力側のｍ個の
薄膜トランジスタと、はそれぞれ線状パルスレーザの同
一ショット内に配置されることを特徴とする請求項９に
記載の半導体表示装置。
【請求項１１】前記薄膜トランジスタのキャリア移動方
向は、前記線状パルスレーザの走査方向に対して概略４
５°であることを特徴とする請求項９または１０に記載
の半導体表示装置。
【請求項１２】表示媒体として無しきい値反強誘電性混
合液晶を用いることを特徴とする請求項９乃至１１のい
ずれか一に記載の半導体表示装置。
【請求項１３】請求項９において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有することを特
徴とする半導体表示装置。
【請求項１４】請求項９において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記チャネル領域は結晶化半導体層であることを特徴と
する半導体表示装置。
【請求項１５】請求項９において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜中の炭素濃度及び窒素濃度はいずれも５×
１０¹⁸ａｔｏｍｓ／ｃｍ³未満であり、酸素の濃度は
１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³未満であることを特
徴とする半導体表示装置。
【請求項１６】請求項９において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜は、非晶質半導体膜に結晶化を助長する元
素を添加し、その後加熱することによって結晶化された
結晶性半導体膜であることを特徴とする半導体表示装
置。
【請求項１７】請求項９において、前記作動回路及び電流ミラー回路の薄膜トランジスタの
それぞれは、基板上に、ソース領域、チャネル領域及びドレイン領域
を有する半導体膜と、前記半導体膜上のゲイト絶縁膜と、前記ゲイト絶縁膜上のゲイト電極と、を有し、前記半導体膜は、線状レーザーを照射することによって
結晶化された結晶性半導体膜であることを特徴とする半
導体表示装置。
【請求項１８】請求項９記載の半導体表示装置を用いた
ビデオカメラ。
【請求項１９】請求項９記載の半導体表示装置を用いた
スチルカメラ。
【請求項２０】請求項９記載の半導体表示装置を用いた
プロジェクタ。
【請求項２１】請求項９記載の半導体表示装置を用いた
ヘッドマウントディスプレイ。
【請求項２２】請求項９記載の半導体表示装置を用いた
パーソナルコンピュータ。
【請求項２３】請求項９記載の半導体表示装置を用いた
携帯電話。
【請求項２４】請求項９記載の半導体表示装置を用いた
モバイルコンピュータ。