JP2015146420A - 半導体装置 - Google Patents

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山崎　舜平
Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置の駆動回路及び半導体表示装置を提供する。
【解決手段】インバータ３０７は、３個のＰチャネル型ＴＦＴを並列に接続した回路と、３個のＮチャネル型ＴＦＴを並列に接続した回路とによって構成されたインバータ回路を２つ並列に接続した構成をとっている。チャネル幅の小さな（例えば３０μｍ）ＴＦＴを複数組み合わせて用いることにより、チャネル幅の大きなＴＦＴによってインバータを構成する場合に比較して、ＴＦＴのばらつきを解消できる。
【選択図】図４

Description

本発明は、アクティブマトリクス型の半導体表示装置の駆動回路に関する。また、その
駆動回路を備えた半導体表示装置に関する。
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ
（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型半導体表示装置（特にアクティブマトリクス型液晶表示装置）の需要が高まってきた
ことによる。
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個も
の画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッ
チング機能により制御するものである。
その中でも、表示装置の高精細化、高画質化に伴い、デジタルビデオデータをそのまま
処理できるデジタル駆動回路を備えたアクティブマトリクス型液晶表示装置が注目されて
きている。
デジタル駆動回路を有する半導体表示装置においては、ソース信号線側駆動回路では、
外部から供給されるデジタルビデオデータは、シフトレジスタからのタイミング信号に基
づいてラッチ回路等に順次短期間保持され、アナログ信号（階調電圧）に変換された後、
対応する画素ＴＦＴに供給される。デジタル駆動回路を用いると、１ライン分の画素ＴＦ
Ｔが一斉に駆動される、いわゆる線順次駆が可能となる。
デジタル駆動回路においては、シフトレジスタからのタイミング信号に基づいて、ラッ
チ回路やＤ／Ａ変換回路等の動作タイミングが決定される。シフトレジスタからタイミン
グ信号が供給される信号線には、負荷容量の大きな数多くの回路や素子が接続されている
。そのため、シフトレジスタからのタイミング信号は、途中で”鈍り”を生じることがあ
り、この対策の一つとして、シフトレジスタからのタイミング信号をバッファ回路等を通
すことによって、”鈍り”をなくそうとする試みがなされている。
このようなバッファは電流容量が小さくても意味が無く、ある程度大きな電流容量を有
するバッファが要求される。電流容量の大きなバッファを薄膜トランジスタ（ＴＦＴ）で
作製する場合、電流容量の大きい、つまりチャネル幅の大きなＴＦＴが必要となる。しか
し、チャネル幅の大きなＴＦＴは、素子内での結晶性のばらつきが生じてしまい、その結
果、ＴＦＴごとにしきい値電圧のばらつきが生じてしまう。よって、複数のＴＦＴによっ
て構成されるバッファの特性にも、ばらつきが生じてくるのは必至である。よって、ソー
ス信号線ごとに特性のばらつきを有するバッファが存在することとなり、それらの特性の
ばらつきがそのまま画素マトリクス回路への印加電圧のばらつきに結びつく。このことが
、表示装置全体としての表示むらとなって現れる。
また、ＴＦＴのサイズ（チャネル幅）が大きすぎると、ＴＦＴの中央部分だけがチャネ
ルとして機能し、その端部はチャネルとして機能せず、ＴＦＴの劣化が加速されることが
ある。
さらに、ＴＦＴのサイズが大きいと、ＴＦＴの自己発熱が大きくなり、しきい値の変化
や劣化が生じることにつながることもある。
また、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号に基
づいてゲイト信号線（走査線）に走査信号が順次供給される。線順次駆動を行うデジタル
駆動回路においては、１本の走査線に接続されている１ライン分の全ての画素ＴＦＴを駆
動しなければならず、１本の走査線に接続されている負荷容量は大きい。よって、ゲイト
信号線側駆動回路においても、シフトレジスタからのタイミング信号をバッファ回路等を
通すことによって”鈍り”をなくしてやることが必要となる。この場合にも、電流容量の
大きなバッファが必要となり、上述したような問題が生じてくる。特に、ゲイト信号線の
バッファは、接続されている１ライン分の全ての画素マトリクス回路のＴＦＴを駆動しな
くてはならないという点で、その特性のばらつきは著しい画像ムラを引き起こすことにな
る。このことは、高精細・高解像度の表示装置が望まれるにあたって、最も大きな問題の
一つである。
そこで、本発明は上述したような問題を解決するためになされたものであり、画像ムラ
がなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置を提供するも
のである。
本発明のある実施形態によると、半導体表示装置の駆動回路において、ソース信号線側
駆動回路のシフトレジスタ回路とラッチ回路１との間に設けられているバッファ回路を構
成するＴＦＴに、サイズ（チャネル幅）の大きなＴＦＴを用いず、その代わりにサイズの
小さな複数のＴＦＴを並列接続して用いる。また、ゲイト信号線側駆動回路のシフトレジ
スタ回路とゲイト信号線との間に設けられているバッファ回路を構成するＴＦＴに、サイ
ズ（チャネル幅）の大きなＴＦＴを用いず、その代わりにサイズの小さな複数のＴＦＴを
並列に接続して用いる。いずれの場合も、複数のバッファ回路が並列に接続されてバッフ
ァ回路を構成する。こうすることによって、バッファ回路の電流容量を確保しながら、そ
の特性のばらつきを減少させることができる。
本発明の構成は、以下に述べる通りである。
本発明のある実施形態によると、 ソース信号線側駆動回路と、 ゲイト信号線側駆動
回路と、を有する半導体表示装置の駆動回路であって、 前記ゲイト信号線側駆動回路は
、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有
するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して
構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達
成される。
また、本発明のある実施形態によると、 ソース信号線側駆動回路と、 ゲイト信号線
側駆動回路と、を有する半導体表示装置の駆動回路であって、 前記ソース信号線側駆動
回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回
路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接
続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目
的が達成される。
また、本発明のある実施形態によると、 ソース信号線側駆動回路と、 ゲイト信号線
側駆動回路と、を有する半導体表示装置の駆動回路であって、 前記ソース信号線側駆動
回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回
路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接
続して構成されており、 前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタ
イミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記
インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置
の駆動回路が提供される。このことによって上記目的が達成される。
また、本発明のある実施形態によると、 前記前記半導体表示装置の駆動回路と、画素
マトリクス回路とを有する半導体表示装置が提供される。このことによって上記目的が達
成される。
ここで、以下の実施例をもって本発明の半導体表示装置の駆動回路および半導体表示装
置の詳細について説明する。ただし、以下の実施例の記載は、本発明のある実施形態に過
ぎず、本発明の半導体表示装置の駆動回路および半導体装置は、これらに限定されるわけ
ではない。
本発明によると、半導体表示装置の駆動回路において、バッファ回路の電流容量を確保
しながら、その特性のばらつきを減少させることができる。よって、表示ムラのない高精
細・高解像度の半導体表示装置が実現される。
本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図である。 本発明の駆動回路に用いられるデジタルビデオデータ分割回路の一実施形態の回路図である。 本発明の駆動回路に用いられるソース信号線側シフトレジスタ回路およびバッファ回路の一実施形態の回路図である。 本発明の駆動回路に用いられるバッファ回路の一実施形態の回路図である。 本発明の駆動回路に用いられるゲイト信号線側シフトレジスタ回路およびバッファ回路の一実施形態の回路図である。 本発明の駆動回路に用いられるバッファ回路の一実施形態の回路図である。 本発明の駆動回路に用いられるバッファ回路の一実施形態の回路パターン図である。 本発明の駆動回路に用いられるバッファ回路の一実施形態の回路パターン図である。 本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。 本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。 本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。 本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。 本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の外観図である。 ＣＧＳのＴＥＭ写真図である。 従来の高温ポリシリコンのＴＥＭ写真図である。 ＣＧＳおよび従来の高温ポリシリコンの電子線回折パターン図である。 ＣＧＳおよび従来の高温ポリシリコンのＴＥＭ写真図である。 本発明の駆動回路を有する半導体表示装置を備えた半導体装置例の図である。 無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
本実施例では、本発明の半導体表示装置の駆動回路が用いられる一つの実施形態として
、画素数が横１９２０×縦１０８０であるアクティブマトリクス型液晶表示装置について
説明する。
図１を参照する。図１には、本実施例のアクティブマトリクス型液晶表示装置の主要部
のブロック図が示されている。本実施例のアクティブマトリクス型液晶表示装置は、ソー
ス信号線側駆動回路Ａ１０１、ソース信号線側駆動回路Ａ１０２、ゲイト信号線側駆動回
路Ａ１１２、ソース信号線側駆動回路Ａ１１５、画素マトリクス回路、およびデジタルビ
デオデータ分割回路を有ている。
ソース信号線側駆動回路Ａ１０１は、シフトレジスタ回路１０２、バッファ回路１０２
、ラッチ回路（１）１０４、ラッチ回路（２）１０５、セレクタ回路（１）１０８、レベ
ルシフタ回路１０７、Ｄ／Ａ変換回路１０８、セレクタ回路（２）１０９を備えている。
ソース信号線側駆動回路Ａ１０１は、奇数番目のソース信号線に映像信号（階調電圧信号
）を供給する。
ソース信号線側駆動回路Ａ１０１の動作を説明する。シフトレジスタ回路１０１には、
スタートパルスおよびクロック信号が入力される。シフトレジスタ回路１０１は、上記の
スタートパルスおよびクロック信号に基づきタイミング信号をバッファ回路１０３に順次
供給する。後述するが、シフトレジスタ回路１０１は、複数のクロックドインバータによ
って構成されている。
シフトレジスタ回路１０２からのタイミング信号は、バッファ回路１０３によってバッ
ファされる。シフトレジスタ回路１０２から画素マトリクス回路１１８に接続されている
ソース信号線までには、多くの回路あるいは素子が接続されているために負荷容量が大き
い。この負荷容量が大きいために生ずるタイミング信号の”鈍り”を防ぐために、このバ
ッファ回路１０３が設けられている。
バッファ回路１０３によってバッファされたタイミング信号は、ラッチ回路（１）１０
４に供給される。ラッチ回路（１）１０４は、４ビットのデータを扱うラッチ回路を９６
０個含んでいる。ラッチ回路（１）１０４は、前記タイミング信号が入力されると、デジ
タルビデオデータ分割回路から供給されるデジタル信号を順次取り込み、保持する。
ラッチ回路（１）１０４の全てのラッチ回路に対するデジタル信号の書き込みが一通り
終了するまでの時間は、１ライン期間と呼ばれる。すなわち、ラッチ回路（１）１０４の
中で一番左側のラッチ回路に対してデジタルビデオデータ分割回路からのデジタルビデオ
データの書き込みが開始される時点から、一番右側のラッチ回路へのデジタルビデオデー
タの書き込みが終了する時点までの時間間隔が１ライン期間である。
ラッチ回路（１）１０４に対するデジタル信号の書き込みが終了した後、ラッチ回路（
１）１０４に書き込まれたデジタル信号は、シフトレジスタ回路１０２の動作タイミング
に合わせて、ラッチ回路（２）１０５に接続されているラッチパルス線にラッチパルスが
流れた時にラッチ回路（２）１０５に一斉に送出され、書き込まれる。
デジタルビデオデータをラッチ回路（２）１０５に送出し終えたラッチ回路（１）１０
４には、シフトレジスタ回路１０２からのタイミング信号により、再びデジタルビデオデ
ータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。
この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてラッチ回路
（２）に送出されたデジタルビデオデータが、セレクタ回路Ａ１０６によって順次選択さ
れる。セレクタ回路の詳細については、本出願人の特許出願である特願平９−２８６０９
８号に記載されているので参考にされたい。
セレクタ回路で選択されたラッチ回路から４ビットのデジタルビデオデータがレベルシ
フタ１０７に供給される。レベルシフタ１０７によってデジタルビデオデータの電圧レベ
ルは上げられ、Ｄ／Ａ変換回路１０８に供給される。Ｄ／Ａ変換回路１０８は、４ビット
のデジタルビデオデータをアナログ信号（階調電圧）
に変換し、セレクタ回路（２）によって選択されるソース信号線に順次供給される。ソー
ス信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回
路の画素ＴＦＴのソース領域に供給される。
ゲイト信号線側駆動回路Ａ１１２においては、シフトレジスタ１１３からのタイミング
信号がバッファ回路１１４に供給され、対応するゲイト信号線（走査線）に供給される。
ゲイト信号線には、１ライン分の画素ＴＦＴのゲイト電極が接続されており、１ライン分
全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路１１４には電流
容量の大きなものが用いられる。
このように、ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴの
スイッチングが行われ、ソース信号線側駆動回路からのアナログ信号（階調電圧）が画素
ＴＦＴに供給され、液晶分子が駆動される。
１１１はソース信号線側駆動回路Ｂであり、構成はソース信号線側駆動回路Ａ１０１と
同じである。ソース信号線側駆動回路Ｂ１１１は、偶数番目のソース信号線に映像信号を
供給する。
１１０はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路１１０
は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路であ
る。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数
も1／mに落とすことができる。
ここで、図２を参照し、本実施例のデジタルビデオデータ分割回路１１０について簡単
に説明する。なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と
同じ基板上に一体形成することは、本出願人による特許出願である特願平９−３５６２３
８号に開示されいる。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が
詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参
考にされたい。
図２において、２０１はシンクロナスカウンタであり、クロック信号（ｃｋ）
とリセットパルス（ｒｅｓｅｔ）が入力される。本実施例では、外部から供給される８０
ＭＨｚのデジタルビデオデータを８分割し、１０ＭＨｚのデジタルビデオデータを作り出
している。よって、１６個のＤフリップフロップが図２に示されるように接続されている
。デジタルビデオデータ分割回路１１０によって作り出された１０ＭＨｚのデジタルビデ
オデータは、前述したようにラッチ回路（１）１０４に供給される。
図１を再び参照し、ゲイト信号線側駆動回路の動作を説明する。１１２は、ゲイト信号
線側駆動回路Ａである。ゲイト信号線側駆動回路Ａ１１２は、シフトレジスタ回路１１３
およびバッファ回路１１４を備えている。シフトレジスタ回路１１３は、タイミング信号
をバッファ回路１１４に供給する。バッファ回路１１４は、シフトレジスタ回路１１３か
らのタイミング信号をバッファし、ゲイト信号線（走査線）に供給する。
１１５はゲイト信号線側駆動回路Ｂであり、ゲイト信号線側駆動回路Ａ１１２と同じ構
成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路１１
６の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作
しない場合にも対応できるようになっている。
画素マトリクス回路１１６は、横１９２０×縦１０８０の画素ＴＦＴがマトリクス状に
配置された構成をとる。
上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成され
る。本実施例のアクティブマトリクス型液晶表示装置では、１秒間に６０フレームの画像
の書き換えが行われている。
ここで、本実施例のシフトレジスタ回路１０２およびバッファ回路１０３の一部（最も
部分）の回路図を図３に示す。図３には、シフトレジスタ回路１０２を構成するフリップ
フロップ（ＦＦ）回路１０２’と、バッファ回路１０３を構成するバッファ回路１０３’
が示されている。
本実施例では、シフトレジスタ回路１０２は、２４０個のフリップフロップ回路１０２
’から構成されている。フリップフロップ回路１０２’は、クロックドインバータ３０１
〜３０４を含む。ｃｋはクロック信号である。ＬＲは走査方向切り替え信号であり、ＬＲ
がＨｉのときシフトレジスタ回路１０２の一番左側のフリップフロップ回路１０２’にス
タートパルス（ＳＰ）が供給され、フリップフロップ回路１０２’が左から右に信号を伝
達していく。ＬＲがＬｏのとき一番右側のフリップフロップ回路（図示せず）にスタート
パルス（ＳＰ）が供給され、フリップフロップ回路１０２’が右から左に信号を伝達して
いく。
以下に、ＬＲにはＨｉの信号が入力される場合、つまり、シフトレジスタ回路１０２の
フリップフロップ回路が左から右に動作していく場合を例にとって説明する。
クロックドインバータ３０１にスタートパルス（ＳＰ）が入力される。スタートパルス
がクロックドインバータ３０１に入力されると、クロックドインバータ３０１は、クロッ
ク信号（ｃｋ）および反転クロック信号（反転ｃｋ）に同期して動作し、入力信号の反転
信号を出力する。クロックドインバータ３０２には、ＬＲ＝Ｈｉの信号が入力されている
ので、クロックドインバータ３０２は、クロックドインバータ３０１からの信号を受け取
り、その反転信号を出力する。また、クロックドインバータ３０４は、クロックドインバ
ータ３０２からの信号を受け取り、反転させて出力する。なお、クロックドインバータ３
０３は、ＬＲ＝Ｈｉの信号が入力されているので動作しない。このようにして、シフトレ
ジスタ回路１０２’はＮＡＮＤ回路３０５にタイミング信号を出力する。
シフトレジスタ回路１０２（フリップフロップ回路１０２’）からのタイミング信号は
、ＮＡＮＤ回路３０５を通り、バッファ回路１０３’に供給される。バッファ回路１０３
’は、本実施例では５つのインバータ３０６〜３１０を含む。
なお、本実施例では、バッファ回路１０３’は、５個のインバータを含んでいるが、本発
明を実施するにあたっては、インバータの数はこれに限定されるわけではなく、５個以下
、あるいは５個よりも多くのインバータを含んでいてもよい。
これらの５つのインバータ３０６〜３１０は、それぞれサイズ（チャネル幅）
の違うＴＦＴによって構成されている。本実施例では、インバータ３０６、３０７および
３０８は、チャネル幅が３０μｍであるＴＦＴによって構成されている。インバータ３０
９および３１０は、チャネル幅が１００μｍであるＴＦＴによって構成されている。これ
らのインバータを構成するＴＦＴのサイズは、シミュレーション等によって選択された最
適なものが用いられ得る。また、半導体表示装置の画素数などに応じて最適なＴＦＴのサ
イズが決定され得る。
ここで、インバータ３０７を例にとって説明する。図４には、インバータ３０７の回路
図が示されている。インバータ３０７は、６個のＰチャネル型ＴＦＴと６個のＮチャネル
型ＴＦＴとによって構成されている。それぞれのＴＦＴのチャネル幅は、３０μｍである
。なお、これらのＴＦＴのチャネル幅は、１００μｍ以下（好ましくは９０μｍ以下）と
すればよい。
図４に示すように、インバータ３０７は、３個のＰチャネル型ＴＦＴを並列に接続した
回路と、３個のＮチャネル型ＴＦＴを並列に接続した回路とによって構成されたインバー
タ回路を２つ並列に接続した構成をとっている。このように、チャネル幅の小さな（本実
施例では３０μｍ）ＴＦＴを複数組み合わせて用いることにより、チャネル幅の大きなＴ
ＦＴによってインバータを構成する場合に比較して、ＴＦＴのばらつきを解消できる。ま
た、チャネル幅が大きいことによる発熱や劣化などを防ぐことができる。
次に、図５を参照する。図５には、本実施例のゲイト信号線側駆動回路のシフトレジス
タ回路１１３およびバッファ回路１１４の一部（最も上の部分）の回路図が示されており
、シフトレジスタ回路１１３を構成するフリップフロップ回路１１３’と、バッファ回路
１１４を構成するバッファ回路１１４’が示されている。
本実施例では、シフトレジスタ回路１１３は、１０８０個のフリップフロップ回路１１
３’から構成されている。フリップフロップ回路１１３’は、クロックドインバータ５０
１〜５０４を含む。ｃｋはクロック信号である。ＬＲは操作方向切り替え信号であり、Ｌ
ＲがＨｉのときシフトレジスタ回路１０２の一番左側のフリップフロップ回路１０２’に
スタートパルス（ＳＰ）が供給され、ＬＲがＬｏのとき一番右側のフリップフロップ回路
（図示せず）にスタートパルス（ＳＰ）が供給される。
なお、シフトレジスタ回路１１３の動作は、ソース信号線側駆動回路のシフトレジスタ
回路１０２と同じなので、ここでは省略する。
シフトレジスタ回路１１３（フリップフロップ回路１１３’）からのタイミング信号は
、ＮＡＮＤ回路５０５を通り、バッファ回路１１４’に供給される。バッファ回路１１４
’は、３つのインバータ５０６〜５０８を含む。なお、本実施例では、バッファ回路１１
４’は、３個のインバータを含んでいるが、本発明を実施するにあたっては、インバータ
の数はこれに限定されるわけではなく、５個以下、あるいは５個よりも多くのインバータ
を含んでいてもよい。
これらの３個のインバータ５０６〜５０８は、チャネル幅が９０μｍであるＴＦＴによ
って構成されている。これらのインバータを構成するＴＦＴのサイズは、シミュレーショ
ン等によって選択された最適なものが用いられ得る。また、半導体表示装置の画素数など
に応じて最適なＴＦＴのサイズが決定され得る。
ここで、インバータ５０８の回路図を図６に示す。インバータ５０８は、８個のＰチャ
ネル型ＴＦＴと８個のＮチャネル型ＴＦＴとによって構成されている。
それぞれのＴＦＴのチャネル幅は、９０μｍである。なお、これらのＴＦＴのチャネル幅
は、１００μm以下（好ましくは９０μm以下）とすればよい。
図６に示すように、２個のＰチャネル型ＴＦＴが直列に接続された回路（実際はダブル
ゲイトのＴＦＴを用いている）が２個並列に接続されている。また、２個のＮチャネル型
ＴＦＴが直列に接続された回路（実際はダブルゲイトのＴＦＴを用いている）が２個並列
に接続されている。これらの回路によってインバータ５０８が構成されている。このよう
に、チャネル幅の小さなＴＦＴを複数組み合わせて用いることにより、チャネル幅の大き
なＴＦＴによってインバータを構成する場合に比較して、ＴＦＴのばらつきを解消でき、
しかも電流容量を確保できる。また、チャネル幅が大きいことによる発熱や劣化などを防
ぐことができる。
図７には、図４に示したインバータ３０７の回路パターン図が示されている。
図７において、７０１および７０２は、Ｎ型の不純物が添加された半導体活性層である。
７０３および７０４は、Ｐ型の不純物が添加された半導体活性層である。７０５はゲイト
電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アルミ
ニウム）が用いられている。７０６〜７１１は、第２配線であり、本実施例ではＡｌが用
いられている。なお７１２は、ゲイト電極配線と同じ層にある配線である。また代表的に
７１３で示されているような黒く塗りつぶされている部分は、ゲイト電極と第２配線と、
または半導体活性層と第２配線とが接続（コンタクト）をとっている部分である。
７０６はＧＮＤ、７０７はＶｄｄＨ（電源）、７１２はＯＵＴ（出力）、７１４はＩＮ
（入力）である。
なお、図中で同じ模様の配線は、それぞれ同じ配線層にあるものとする。また、図中で
破線によって示されている部分は、上部の配線によって隠れている下部の配線の形状を示
す。
また、図７に示されるインバータ３０７において、３個のＰチャネル型ＴＦＴと３個の
Ｎチャネル型ＴＦＴとは、同一半導体層上に形成されているが、３個の独立したＰチャネ
ル型ＴＦＴと３個の独立したＮチャネル型ＴＦＴとが独立した半導体層上に形成され、コ
ンタクトを介して金属配線などによって接続されるようにしても良い。しかし、本実施例
の場合の方がよりインバータ３０７の小面積化が図れるので好ましい。
次に図８を参照する。図８には、図６に示したインバータ５０８の回路パターン図が示
されている。なお、図８においては、インバータ５０８だけではなく、合計４つのインバ
ータが図示されている。
図８において、８０１〜８０８は、Ｐ型の不純物が添加された半導体活性層である。８
０９〜８１６は、Ｎ型の不純物が添加された半導体活性層である。８１７〜８２４はゲイ
ト電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アル
ミニウム）が用いられている。なお８２５〜８２８は、ゲイト電極配線と同じ層にある配
線である。８２９〜８３５は、第２配線であり、本実施例ではＡｌが用いられている。ま
た代表的に８３６で示されているような黒く塗りつぶされている部分は、ゲイト電極と第
２配線と、または半導体活性層と第２配線とが接続（コンタクト）をとっている部分であ
る。
８２９はＶｄｄＨ（高圧電源）、８３２はＧＮＤ、８３３はＶｄｄＬ（低圧電源）であ
る。なお、ＩＮ１〜４は入力を、ＯＵＴ１〜４は出力を示す。
なお、図中で同じ模様の配線は、それぞれ同じ材質で同じ配線層にあるものとする。ま
た、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線
の形状を示す。
ここで、本実施例の駆動回路を備えたアクティブマトリクス型液晶表示装置の製造方法
について以下に述べることにする。なお、以下に述べる製造方法は、本発明を実現する一
製造方法にすぎず、他の製造方法によっても本発明のアクティブマトリクス型液晶表示装
置が実現され得る。
ここでは、絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路、駆
動回路、およびロジック回路等をモノリシックに構成する例を図１０〜図１３に示す。な
お、本実施例では、画素マトリクス回路の１つの画素と、他の回路（駆動回路、ロジック
回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施
例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備え
ている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型の
ような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することがで
きる。
図９を参照する。まず、絶縁表面を有する基板として石英基板９０１を準備する。石英
基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板
上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用い
ても良い。
基板９０１上に非晶質珪素膜９０２を減圧ＣＶＤ法、プラズマＣＶＤ法、またはスパッ
タ法により形成する。非晶質珪素膜９０２は、最終的な膜厚（熱酸化後の膜減りを考慮し
た膜厚）が１０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）となる様に調節する。なお、
成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
なお、本実施例では、基板９０１上に非晶質珪素膜９０２を形成したが、非晶質珪素膜
の代わりに他の半導体薄膜を用いてもよい。例えば、ＳｉX Ｇｅ1-X （０＜Ｘ＜１）で示
される珪素とゲルマニウムの化合物を用いることも可能である。
本実施例の場合、非晶質珪素膜９０２中では結晶化を阻害する不純物であるＣ（炭素）
およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×
１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（
酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃ
ｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜな
らば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化
後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元
素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニング
を行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜
４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3 （フッ化塩素）ガスの
流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時
間で完全に除去することができる。
また、非晶質珪素膜９０２中の水素濃度も非常に重要なパラメータであり、水素含有量
を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜９０２の
成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。
なお、非晶質珪素膜９０２の成膜時にＴＦＴのしきい値電圧（Ｖth）を制御するための
不純物元素（１３族元素、代表的にはボロン、または１５族元素、代表的にはリン）を添
加することは有効である。添加量は、上記Ｖth制御用不純物を添加しない場合のＶthを鑑
みて決定する必要がある。
次に、非晶質珪素膜９０２の結晶化工程を行う。結晶化の手段としては特開平７−１３
０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段で
も良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク
絶縁膜９０３を形成する。マスク絶縁膜９０３は触媒元素を添加するために複数箇所の開
口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した
溶液をスピンコート法により塗布し、Ｎｉ含有層９０４を形成する。なお、触媒元素とし
てはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニ
ウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図９（
Ａ））。
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラ
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長
領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術とな
る。
次に、触媒元素の添加工程が終了したら、５００℃で２時間程度の水素出しの後、不活
性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０
〜６５０℃、好ましくは５７０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素
膜９０２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行
う。
この時、非晶質珪素膜９０２の結晶化はニッケルを添加した領域９０５および９０６等
で発生した核から優先的に進行し、基板９０１の基板面に対してほぼ平行に成長した結晶
領域９０７および９０８が形成される。この結晶領域９０７および９０８を横成長領域と
呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性
に優れるという利点がある（図９（Ｂ））。
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合
も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内
において不均一に起こるので結晶粒界の制御性の面で難がある。
結晶化のための加熱処理が終了したら、マスク絶縁膜９０３を除去してパターニングを
行い、横成長領域９０７および９０８でなる島状半導体層（活性層）９０９、９１０、お
よび９１１を形成する（図９（Ｃ））。
ここで９０９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、９１０はＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層、９１１は画素マトリクス回路を構成する
Ｎチャネル型ＴＦＴ（画素ＴＦＴ）の活性層である。
活性層９０９、９１０、および９１１を形成したら、その上に珪素を含む絶縁膜でなる
ゲイト絶縁膜９１２を成膜する（図９（Ｃ））。
そして、次に図９（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための
加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハ
ロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するもので
ある。
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７
００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン
化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００
〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．
５〜１ｈｒとする。
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（
本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加
熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層９０９、９１０、お
よび９１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガ
スとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ2 、Ｆ2 、Ｂｒ
2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる
。
この工程においては活性層９０９、９１０、および９１１中のニッケルが塩素の作用に
よりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考
えられる。そして、この工程により活性層９０９、９１０、および９１１中のニッケルの
濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
なお、５×１０17ａｔｏｍｓ／ｃｍ3 という値はＳＩＭＳ（質量二次イオン分析）の検
出下限である。本出願人が試作したＴＦＴを解析した結果、１×１０18ａｔｏｍｓ／ｃｍ
3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケ
ルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析
の測定結果の最小値でもって定義される。
また、上記加熱処理により活性層９０９、９１０、および９１１とゲイト絶縁膜９１２
との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜９１２の膜厚は増加す
る。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を
得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を
防ぐ効果もある。
また、触媒元素のゲッタリングプロセスを、マスク絶縁膜９０３を除去した後、活性層
をパターンニングする前に行なうことも有効である。また、触媒元素のゲッタリングプロ
セスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリング
プロセスを組み合わせて行なってもよい。
なお、触媒元素のゲッタリングプロセスを、Ｐ（リン）を用いることによって行うこと
もできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み
合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃
で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜９１２の膜質の向上を図ることも
有効である。
なお、ＳＩＭＳ分析により活性層９０９、９１０、および９１１中にはゲッタリング処
理に使用したハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１×１０20ａｔｏｍｓ／
ｃｍ3 の濃度で残存することも確認されている。また、その際、活性層９０９、９１０、
および９１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃
度に分布することがＳＩＭＳ分析によって確かめられている。
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素
）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満
（典型的には１×１０18ａｔｏｍｓ／ｃｍ3 以下）であることが確認された。
このようにして得られた活性層の横成長領域は、棒状または偏平棒状の集合体からなる
特異な結晶構造を示す。この特異な結晶構造の特徴に関しては後述することにする。
次に、図１０を参照する。まず、図示しないアルミニウムを主成分とする金属膜を成膜
し、パターニングによって後のゲイト電極の原型９１３、９１４、および９１５を形成す
る。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図１０（
Ａ））。
なお、２ｗｔ％のスカンジウムを含有したアルミニウム膜の代わりに、不純物を注入し
た多結晶珪素膜をゲイト電極として用いてもよい。
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜９１６、９
１７、および９１８、無孔性の陽極酸化膜９１９、９２０、および９２１、ゲイト電極９
２２、９２３、および９２４を形成する（図１０（Ｂ））。
こうして図１０（Ｂ）の状態が得られたら、次にゲイト電極９２２、９２３、および９
２４、多孔性の陽極酸化膜９１６、９１７、および９１８をマスクとしてゲイト絶縁膜９
１２をエッチングする。そして、多孔性の陽極酸化膜９１６、９１７、および９１８を除
去して図１０（Ｃ）の状態を得る。なお、図１０（Ｃ）において９２５、９２６、および
９２７で示されるのは、加工後のゲイト絶縁膜である。
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネ
ル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウ
ム）を用いれば良い。
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加
をそれぞれ２回の工程に分けて行う。
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不
純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、 ｎ-
領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１
×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
さらに、２回目の不純物添加を低加速電圧１０ｋeＶ程度で行い、ｎ+ 領域を形成する
。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ
+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する
。
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域９２８、
ドレイン領域９２９、低濃度不純物領域９３０、チャネル形成領域９３１が形成される。
また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域９３２、ドレイン領域９３
３、低濃度不純物領域９３４、チャネル形成領域９３５が確定する（図１０（Ｄ））。
なお、図１０（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性
層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
次に、図１１（Ａ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク９３６
を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）
の添加を行う。
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャ
ネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（
ボロン）イオンを添加する。
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域９３７、ドレイン領
域９３８、低濃度不純物領域９３９、チャネル形成領域９４０が形成される（図１１（Ａ
））。
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプ
アニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で
受けた活性層の損傷も修復される。
次に、層間絶縁膜９４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタク
トホールを形成した後、ソース電極９４２、９４３、および９４４、ドレイン電極９４５
、９４６を形成して図１１（Ｂ）に示す状態を得る。なお、層間絶縁膜９４１として有機
性樹脂膜を用いることもできる。
図１１（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる第１の層間絶縁膜９４７
を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポ
リイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易
に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れてい
る点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
次に、第１の層間絶縁膜９４７上に遮光性を有する膜でなるブラックマトリクス９４８
を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマトリクス９４８として
チタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
なお。ブラックマトリクス９４８にチタン膜を用いる場合には、駆動回路や他の周辺回
路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラッ
クマトリクス９４８の形成時に、同時に形成され得る。
ブラックマトリクス９４８を形成したら、第２の層間絶縁膜９４９として酸化珪素膜、
窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さ
に形成する。そして層間絶縁膜９４７および層間絶縁膜９４９にコンタクトホールを形成
し、画素電極９５０を１２０ｎｍの厚さに形成する。
本実施例の構成によると、ブラックマトリクス９４８と画素電極９５０とが重畳する領域
で補助容量が形成されている（図１１（Ｃ））。なお、本実施例は透過型のアクティブマ
トリクス液晶表示装置の例であるため画素電極９５０を構成する導電膜としてＩＴＯ等の
透明導電膜を用いる。
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行う
ことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工
程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
次に、図１２を用いて、上記の工程によって作製されたアクティブマトリクス基板をも
とに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
図１１（Ｃ）の状態のアクティブマトリクス基板に配向膜９５１を形成する。
本実施例では、配向膜９５１には、ポリイミドを用いた。次に、対向基板を用意する。対
向基板は、ガラス基板９５２、透明導電膜９５３、配向膜９５４とで構成される。
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリ
イミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子があ
る一定のプレチルト角を持って平行配向するようにした。
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶材料９５５を注入し、封止剤（図示せず）によって完全に封止する。よっ
て、図１２に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
なお本実施例では、液晶パネルがＴＮ（ツイストネマチック）モードによって表示を行
うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、
それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された
。
よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、い
わゆるノーマリホワイトモードで表示を行うことが理解される。
なお、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基
板が外部に出ており、残りの３つの端面は揃っている。
上述した製造方法によって、本実施例のアクティブマトリクス液晶表示装置は、駆動回
路と他の周辺装置と画素とが共に石英基板やガラス基板などの絶縁基板上に一体形成され
得ることが理解される。
上述の製造方法によって作製されたアクティブマトリクス型液晶表示装置を図１３に示
す。図１３には、チェックパターンを表示したときのアクティブマトリクス型液晶表示装
置の外観が示されている。
なお、図１３に示したアクティブマトリクス型液晶表示装置は、白黒のチェックパター
ンを表示しているが、このアクティブマトリクス型液晶表示装置を３枚用いることによっ
てフルカラーの投射型液晶表示装置が実現される。
ここで、本実施例の作製方法によって得られた半導体層の横成長領域が有する結晶構造
の特徴について述べることにする。
上記作製方法に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平
棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。こ
のことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
また、本出願人は上述した作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−Ｔ
ＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した（図１４）。ただし、本明細書中
において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒
界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される
様なマクロな意味あいでの粒界とは区別して考える。
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直
に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する
手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を
推測することができる。
本出願人が得たＴＥＭ写真（図１４）では異なる二つの結晶粒（棒状結晶粒）
が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多
少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認さ
れている。
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面
に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞
に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
この時、本出願人は上述した作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細
に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどち
らにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平
行に走っているのが観察されたのである。
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の
格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異
なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であった。
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
なお、図１５に、本発明者らはリファレンスとして従来の多結晶珪素膜（いわゆる高温
ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。そ
の結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒
界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた
部分が多く、結晶欠陥が多いことが判明した。
本出願人は、本実施例の方法により作製された半導体薄膜の様に格子縞が整合性良く対
応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。ま
た、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原
子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と
呼ぶ。
本実施例で用いられる半導体薄膜は結晶粒界における整合性が極めて優れているため、
上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた
結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、
さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％
以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。
また、前述の工程に従って作製した横成長領域を電子線回折で観察した結果を図１６（
ａ）に示す。なお、図１６（ｂ）は比較のために観察した従来のポリシリコン膜（高温ポ
リシリコン膜と呼ばれるもの）の電子線回折パターンである。
図１６（ａ）、（ｂ）に示す電子線回折パターンは電子線の照射エリアの径が4.25μｍ
であり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を
調べた結果の代表的な回折パターンである。
図１６（ａ）の場合、〈１１０〉入射に対応する回折スポット（回折斑点）が比較的き
れいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が｛１１０｝配向してい
ることが確認できる。一方、図１６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折
スポットには明瞭な規則性が見られず、｛１１０｝面以外の面方位の結晶粒が不規則に混
在することが判明した。
この様に、結晶粒界を有する半導体薄膜でありながら、｛１１０｝配向に特有の規則性
を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電
子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。
以上の様に、前述に示した作製工程で作製された半導体薄膜は従来の半導体薄膜とは全
く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本出願人は
本実施例で用いる半導体薄膜について解析した結果を特願平9-55633号、同9-165216号、
同9-212428号でも説明している。
また、上述の様な本実施例で用いる半導体薄膜の結晶粒界は、90％以上が整合結合手に
よって構成されているため、キャリアの移動を阻害する障壁（バリア）
としては機能は殆どない。即ち、本実施例で用いる半導体薄膜は実質的に結晶粒界が存在
しないとも言える。
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだ
が、本実施例で用いる半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキ
ャリア移動度が実現される。そのため、本実施例で用いる半導体薄膜を用いて作製したＴ
ＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。
〔ＴＦＴの電気特性に関する知見〕
本実施例で用いる半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在し
ない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵す
る電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られてい
る。
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となる
サブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜10
0mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300c
m2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００
℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。その
ことについて以下に説明する。
図１７（ａ）は、前述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍
に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因
して現れる）に矢印で示されるようなジグザグ上に見える欠陥が確認される。
このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違っ
ている積層欠陥であるが、転位などの場合もある。図１７（ａ）は｛１１１｝面に平行な
欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約７０°の
角度をなして折れ曲がっていることからも確認できる。
一方、図１７（ｂ）に示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結
晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高い
ことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにする
ことは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することが
できる。
即ち、本実施例で用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度
にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえない
ため、単結晶または実質的に単結晶と見なせる。
このように図１７（ａ）と（ｂ）との写真が示した結晶シリコン膜はどちらも結晶粒界
にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図１７（ｂ
）に示した結晶シリコン膜が図１７（Ａ）に示した結晶シリコン膜よりも遥かに高い電気
特性を示す理由はこの欠陥数の差による所が大きい。
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必
要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について
次のようなモデルを考えている。
まず、図１７（ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素
（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在し
ていると考えられる。
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去
されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合
を形成して安定する。こうして欠陥が消滅する。
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知ら
れているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結
合がスムーズに行われると推測できる。
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うこ
とで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅すると
いうモデルも考えている。
こうして得られた結晶シリコン膜（図１７（ｂ））は、単に結晶化をおこなっただけの
結晶シリコン膜（図１７（ａ）と比較して格段に結晶粒内の欠陥数が少ないという特徴を
有している。この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ
）によってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のス
ピン密度は少なくとも１×１０18個／ｃｍ3 以下（代表的には５×１０17個／ｃｍ3 以下
）である。
以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界
結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
上記実施例１では、本発明のデジタル駆動方式の駆動回路をアクティブマトリクス型液
晶表示装置に用いた場合について説明した。この場合、アクティブマトリクス型液晶表示
装置に用いられる表示方法としては、ネマチック液晶を用いたＴＮモードや電界制御複屈
折を利用したモード、液晶と高分子との混合層、いわゆる高分子分散モードなども用いる
ことができる。
さらに、本発明のデジタル駆動方式の駆動回路は、上述したように画素ＴＦＴの線順次
走査を行い、その画素数は今後のＡＴＶ（Ａｄｖａｎｃｅｄ ＴＶ）に対応している。よ
って、応答速度の速い、いわゆる無しきい値反強誘電性液晶を用いたアクティブマトリク
ス型液晶表示装置に用いると、さらに優れた特性をを発揮できる。
また、最近の研究によって実現されつつある、特殊な配向膜によって強誘電性液晶の配
向を制御し、ＴＮ液晶モードのように階調表示を可能とした強誘電性液晶を用いた液晶表
示装置にも本発明の駆動回路を用いることができる。
液晶材料としては、例えば、1998, SID, "Characteristics and Driving Scheme of Po
lymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast
Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841,
"A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle
with Fast Response Time" by T. Yoshida et al.、または米国特許第5594569 号に開示
された液晶材料を用いることが可能である。
特に、無しきい値反強誘電性液晶材料や、強誘電性液晶材料と反強誘電性液晶材料との
混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±２．５Ｖ
程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電圧を５Ｖ〜８Ｖ程度に抑えること
が可能となり、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０
ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
ここで、無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示すグラ
フを図１９に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラ
ビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の偏光
軸に対してほぼ直角（クロスニコル）に設定されている。このように、無しきい値反強誘
電性混合液晶を用いると、図のような印加電圧−透過率特性を示す階調表示を行うことが
可能であることがわかる。
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動
とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長
くし、保持容量が小くてもそれを補うこともできる。
なお、無しきい値反強誘電性液晶を用いることによって低電圧駆動が実現されるので、
液晶表示装置の低消費電力が実現される。
また、代表的に実施例１あるいは２に示された本発明の駆動回路を、印加電圧に応答し
て光学的特性が変調され得るその他のいかなる表示媒体を備えた表示装置の駆動回路に用
いてもよい。例えば、エレクトロルミネセンス素子などを用いた表示装置の駆動回路に用
いても良い。
また、代表的に実施例１あるいは２に示された本発明の駆動回路を、イメージセンサな
どの半導体装置の駆動回路に用いることもできる。この場合、イメージセンサの受光部と
、受光部で電気信号に変換された映像を表示する画像表示部とが一体形成されたイメージ
センサにも適応させることができる。また、イメージセンサは、ラインセンサあるいはエ
リアセンサのどちらにでも適応可能である。
また、上記実施例１および２は、透過型のアクティブマトリクス型液晶表示装置につい
て説明してきたが、本発明の駆動回路は、反射型のアクティブマトリクス型液晶表示装置
にも用いられるのは言うまでもない。
上記実施例１の駆動回路、それを用いたアクティブマトリクス型半導体表示装置（実施
例２および３）には様々な用途がある。本実施例では、これらの半導体表示装置を組み込
んだ半導体装置について説明する。
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウ
ントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図７に示す。
図１８（Ａ）は携帯電話であり、本体１８０１、音声出力部１８０２、音声入力部１８
０３、半導体表示装置１８０４、操作スイッチ１８０５、アンテナ１８０６で構成される
。
図１８（Ｂ）はビデオカメラであり、本体１９０１、半導体表示装置１９０２、音声入
力部１９０３、操作スイッチ１９０４、バッテリー１９０５、受像部１９０６で構成され
る。
図１８（Ｃ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部
２００３、操作スイッチ２００４、半導体表示装置２００５で構成される。
図１８（Ｄ）はヘッドマウントディスプレイであり、本体２１０１、半導体表示装置２
１０２、バンド部２１０３で構成される。
図１８（Ｅ）はリア型プロジェクタであり、２２０１は本体、２２０２は光源、２２０
３は半導体表示装置、２２０４は偏光ビームスプリッタ、２２０５および２２０６はリフ
レクター、２２０７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位
置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。
なお、半導体表示装置２２０３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用する
ことによって、さらに高解像度・高精細のリア型プロジェクタを実現することができる。
図１８（Ｆ）はフロント型プロジェクタであり、本体２３０１、光源２３０２、半導体
表示装置２３０３、光学系２３０４、スクリーン２３０５で構成される。なお、半導体表
示装置２３０３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、
さらに高解像度・高精細のフロント型プロジェクタを実現することができる。
１０１ ソース信号線側駆動回路（Ａ）
１０２ シフトレジスタ回路
１０３ バッファ回路
１０４ ラッチ回路（１）
１０５ ラッチ回路（２）
１０６ セレクタ回路（１）
１０７ レベルシフタ回路
１０８ Ｄ／Ａ変換回路
１０９ セレクタ回路（２）
１１０ デジタルビデオデータ分割回路
１１１ ソース信号線側駆動回路（Ｂ）
１１２ ゲイト信号線側駆動回路（Ａ）
１１３ シフトレジスタ回路
１１４ バッファ回路
１１５ ゲイト信号線側駆動回路（Ｂ）
１１６ 画素マトリクス回路

Claims (4)

  1. Ｎチャネル型ＴＦＴと複数のＰチャネル型ＴＦＴとを有するインバータ回路を有し、
    前記複数のＰチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする半導体装置。
  2. 請求項１において、前記複数のＰチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする半導体装置。
  3. Ｐチャネル型ＴＦＴと複数のＮチャネル型ＴＦＴとを有するインバータ回路を有し、
    前記複数のＮチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする半導体装置。
  4. 請求項３において、前記複数のＮチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする半導体装置。
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