JP4976405B2 - アクティブマトリクス基板 - Google Patents

Description

本発明はアクティブマトリクス基板に関する。

画素電極がマトリクス状に配置されたアクティブマトリクス基板は、表示装置、例えば、液晶表示装置に用いられる。液晶表示装置は、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても用いられており、小型の表示装置として用いる場合、ドライバ一体型のアクティブマトリクス基板が好適に用いられている。

図６に、従来のアクティブマトリクス基板６００を用いた液晶表示装置７００の等価回路図を示す。図６に示すように、アクティブマトリクス基板６００では、各画素電極６２０に対応して薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）６１５が設けられており、ＴＦＴ６１５のゲートは、行方向に延びるゲートバスライン６０５に接続されており、ＴＦＴ６１５のソース領域は、列方向に延びるソースバスライン６１０に接続されている。アクティブマトリクス基板６００の周辺領域には、ゲートドライバ６５０およびソースドライバ６８０が設けられており、ゲートドライバ６５０は、ゲートバスライン６０５に走査信号電圧を印加し、ソースドライバ６８０は、ソースバスライン６１０にデータ信号電圧を印加する。ゲートドライバ６５０には、画素の行ごとにバッファインバータ６６０が設けられている。

以下、図７を参照して、従来のアクティブマトリクス基板６００の構成を説明する。図７（ａ）は、周辺領域におけるバッファインバータ６６０およびその近傍の模式的な平面を示し、図７（ｂ）は、表示領域における画素電極６２０およびその近傍の模式的な平面を示している。

図７（ａ）に示すように、バッファインバータ６６０は、Ｐｃｈトランジスタ部６６２と、Ｎｃｈトランジスタ部６６４とを有している。Ｐｃｈトランジスタ部６６２は、２つのＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６２ａ、６６２ｂから構成されており、Ｎｃｈトランジスタ部６６４は、２つのＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６４ａ、６６４ｂから構成されている。このようにトランジスタ部６６２、６６４はそれぞれ２つのトランジスタを有しており、これにより、駆動能力（出力容量）を大きくしている。また、バッファインバータ６６０では、同じ導電型のトランジスタは、ドレイン領域を共有して列方向（ｙ方向）に配列されている。

アクティブマトリクス基板６００において、ゲートバスライン６０５は、表示領域において行方向（ｘ方向）に延びているが、バッファインバータ６６０の近傍で垂直に（列方向に）曲がっている。また、ソースバスライン６１０は、列方向（ｙ方向）に延びている。

コンタクト部６６８は、トランジスタ６６２ａ、６６２ｂのドレイン領域とゲートバスライン６０５の列方向に延びた部分のうちのある領域とを電気的に接続し、コンタクト部６６９は、トランジスタ６６４ａ、６６４ｂのドレイン領域とゲートバスライン６０５の列方向に延びた部分のうちの別の領域とを電気的に接続している。このように、トランジスタ６６２ａ、６６２ｂのドレイン領域、および、トランジスタ６６４ａ、６６４ｂのドレイン領域は、コンタクト部６６８、６６９を介してゲートバスライン６０５と電気的に接続している。

コンタクト部６７０ａ、６７０ｂはトランジスタ６６２ａ、６６２ｂのソース領域を高圧電源と電気的に接続しており、コンタクト部６７２ａ、６７２ｂは、トランジスタ６６４ａ、６６４ｂのソース領域を低圧電源と電気的に接続している。このようなＰｃｈトランジスタ部６６２およびＮｃｈトランジスタ部６６４により、バッファインバータとなるＣＭＯＳが構成されている。

図７から理解されるように、アクティブマトリクス基板６００では、コンタクト部６６８、６６９は、それぞれ、互いに分離された複数の接続部６６８ｂ、６６８ｃ、６６９ｂ、６６９ｃを介して半導体層６６３または６６５とゲートバスライン６０５と接触している。また、コンタクト部６７０ａ、６７０ｂ、６７２ａ、６７２ｂのそれぞれは、互いに分離された複数の接続部６７０ｃ、６７０ｄ、６７２ｃ、６７２ｄを介して半導体層６６３、６６５と接触している。このように２つの部材の接続を複数の接続部を介して行うことにより、１つの接続部における接触が不十分である場合でも接続不良を抑制している。

アクティブマトリクス基板では、以前から狭額縁化が要求されており、また、既存の部材を周辺領域内のより狭い領域に配置して空いた領域に新たな回路を配置し、高性能化を図ることが要求されている。また、近年、表示面積が限られている小型の表示装置においても表示の高精細化が要求されており、そのために、画素サイズを小さくして解像度の向上が図られている。例えば、携帯電話の表示部として、現在一般的にはＱＶＧＡ（解像度３２０×２４０）の表示装置が用いられているが、解像度がさらに４倍高いＶＧＡ（解像度６４０×４８０）の表示装置の市販も開始されており、今後、高精細化がさらに進展すると考えられている。

しかしながら、図７に示したアクティブマトリクス基板６００のように、同じ導電型のトランジスタを列方向（ｙ方向）に配列すると、１行の画素に対応するバッファインバータのｙ方向の幅を小さくすることができず、高精細化を図ることができない。そこで、特許文献１に開示されているように、同じ導電型のトランジスタをゲート電極の延びている方向に沿って配列することにより、同じ導電型のトランジスタをゲート電極の延びている方向に対して直交する方向に沿って配列したときと比べてバッファインバータのｙ方向の幅を小さくすることができる。

以下、図８および図９を参照して、別の従来のアクティブマトリクス基板８００の構成を説明する。図８（ａ）は、周辺領域におけるバッファインバータ８６０およびその近傍の模式的な平面を示し、図８（ｂ）は、表示領域における画素電極８２０およびその近傍の模式的な平面を示している。また、図９は、図８（ａ）のＡ−Ａ’線に沿った断面を示す。

アクティブマトリクス基板８００では、同じ導電型のトランジスタをそれぞれ行方向に配列しており、それにより、ゲート幅（ｘ方向の長さ）を大きくして駆動能力を大きくするとともに、バッファインバータ８６０の列方向（ｙ方向）の幅を図７（ａ）に示したバッファインバータ６６０よりも小さくしている。このように、バッファインバータ８６０の列方向の幅が小さくなるのに伴い、画素サイズを小さくすることができ、表示の高精細化が実現される。

また、図９に示すように、コンタクト部８６８は、層間膜８７６上に設けられた平坦部８６８ａと、ゲートバスライン接続部８６８ｂと、Ｐｃｈドレイン接続部８６８ｃと、Ｎｃｈドレイン接続部８６８ｄとを有している。また、コンタクト部８６８と同様に、コンタクト部８７０は、層間膜８７６上に設けられた平坦部８７０ａと、Ｐｃｈソース接続部８７０ｂとを有しており、コンタクト部８７２は、層間膜８７６上に設けられた平坦部８７２ａと、Ｎｃｈソース接続部８７２ｂとを有している。各接続部８６８ｂ、８６８ｃ、８６８ｄ、８７０ｂ、８７２ｂは、絶縁層８７４、層間膜８７６に形成されたコンタクトホールに設けられている。

アクティブマトリクス基板８００は以下のように作製される。

まず、絶縁基板８６１上にベースコート膜（図示せず）を形成し、その上にアモルファスシリコン層を形成する。アモルファスシリコン層は、レーザーアニ―ル等で結晶化される。その後、シリコン層のパターニングを行う。これにより、島状の半導体層８６３、８６５が作製される。次いで、酸化シリコン層を堆積することにより、ゲート絶縁膜８６３ｉ、８６５ｉを含む絶縁層８７４を形成する。

次いで、タンタル、タングステン等をスパッタ法などで絶縁層８７４上に堆積させてパターニングを行う。このパターニングは、微細化を図るためにドライエッチングで行われる。このパターニングにより、ゲートバスライン８０５、補助容量ライン８２５、ゲート電極８６６ａ、８６６ｂが形成される。このように、ゲートバスライン８０５、補助容量ライン８２５およびゲート電極８６６ａ、８６６ｂは、同一工程で作製される。このようにゲートバスライン８０５、補助容量ライン８２５、ゲート電極８６６ａ、８６６ｂを構成する層をゲート電極層と称する。

次いで、ゲート電極８６６ａ、８６６ｂをマスクとして利用して半導体層８６３、８６５にイオン注入を行った後、活性化アニール等を行い、ＴＦＴ８１５を形成する。次いで、酸化シリコンなどを堆積し、パターニングでコンタクトホールを形成することにより、層間膜８７６を形成する。

次いで、層間膜８７６のコンタクトホール内および層間膜８７６上にアルミニウムなどを堆積し、パターニングする。このパターニングにより、ソースバスライン８１０およびコンタクト部８６８、８７０、８７２が作製される。

次いで、酸化シリコン、有機絶縁膜などを堆積し、コンタクトホールをパターニングすることにより、表示領域に層間膜（図示せず）を形成し、この層間膜上にＩＴＯなどで画素電極８２０を形成する。以上のようにして、アクティブマトリクス基板８００が作製される。
特開平９−９７９０９号公報

しかしながら、アクティブマトリクス基板８００のように表示の高精細化を図ると、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によってバッファインバータ８６０の一部が破壊されてライン欠陥の発生が増加し、これにより、歩留まりが低下する。

図１０に、ライン欠陥の発生したアクティブマトリクス基板８００におけるバッファインバータ８６０およびその近傍の模式図を示す。図１０に示すように、ゲートバスライン８０５とゲート電極８６６ａとの間に位置するコンタクトホールおよびその近傍に亀裂が生じて、ゲート絶縁膜が破壊されており、これがライン欠陥の原因となっている。このようなライン欠陥が生じたことは、リークを電気的に測定することによって検出可能である。また、断面ＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）像やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）像を用いて構造を解析することによって亀裂自体を検出することもできる。

ゲートバスライン８０５は長い配線であり、ゲートバスライン８０５には多量の電荷が蓄積され得る。上述したように、半導体層８６３、８６５へのイオン注入は、ゲート電極８６６ａ、８６６ｂをマスクとして利用して行われるが、このイオン注入時に、ゲート電極８６６ａ、８６６ｂと同一工程で作製されたゲートバスライン８０５に電荷が蓄積される。また、ドライエッチングを用いてゲート電極層のパターニングを微細に行うが、このときゲートバスライン８０５に電荷が蓄積しやすい。

このようにゲートバスライン８０５に蓄積した電荷は、層間膜８７６にコンタクトホールを形成するときにリークすることがある。特に、アクティブマトリクス基板８００では、表示の高精細化を図るために画素サイズを小さくしており、それに伴い、ゲート電極８６６ａ、８６６ｂとゲートバスライン８０５との距離、ならびに、コンタクト部８６８のドレイン接続部８６８ｃ、８６８ｄとゲートバスライン８０５との距離が短い。コンタクト部８６８を作製する前に、層間膜８７６に、ドレイン接続部８６８ｃ、８６８ｄのためのコンタクトホールを形成するが、このコンタクトホールとゲートバスライン８０５との距離が短いと、ゲートバスライン８０５に蓄積された電荷は、コンタクトホールを介してゲート電極８６６ａ、８６６ｂに放電してしまう。このような静電気放電が発生すると、コンタクトホールおよびその近傍に亀裂が生じ、ゲート絶縁膜が破壊される。以上のような静電気放電による静電破壊の結果、ライン欠陥が発生する。

このような静電気放電による静電破壊を抑制するためのいくつかの手法が知られている。しかしながら、これらの手法を、表示装置に用いられるアクティブマトリクス基板に適用するのは、以下に示す点から好ましくない。

具体的には、配線の長さを短くして配線に蓄積される電荷の量を減らす手法が知られており（特開平８−２６２４８６号公報参照）、この手法では、分離部によって分離された２つの配線部分を、別の配線層から構成された配線接続部を介して接続することによってゲートバスラインを構成しており、アクティブマトリクス基板の作製工程における配線部分に蓄積される電荷の量を減らし、静電破壊を抑制している。しかしながら、この手法では、配線接続部を設けることによって画素電極の面積が減少することになり、画素の開口率が低下し、表示品位の低下を招くことになる。

また、ゲートバスラインに帯電した静電気を中和させることにより、静電気放電の発生を抑制する手法も知られており（例えば、特開２０００−１４７５５６号公報参照）、この手法では、ゲートバスラインと電気的に接続するアンテナーＴＦＴを設けることにより、ゲートバスラインに蓄積した電荷はアンテナーＴＦＴにリークされて、アンテナーＴＦＴの不純物半導体層内で中和され、それにより、静電気放電の発生を抑制している。しかしながら、この公報に記載されているように、アンテナーＴＦＴを作製するには画素ＴＦＴの数十倍以上の面積を要し、この手法では、アクティブマトリクス基板の狭額縁化を図ることができず、また、高集積化のための新たな回路を配置することができなくなり、表示装置の高性能化が妨げられる。したがって、これらの手法では、アクティブマトリクス基板を好適に作製できない。

本発明は、上記課題を鑑みてなされたものであり、表示の高精細化を図るとともにライン欠陥の発生を好適に抑制した表示装置を作製するのに好適なアクティブマトリクス基板を提供することを目的とする。

本発明のアクティブマトリクス基板は、ゲートバスラインと、第１導電型トランジスタ部と第２導電型トランジスタ部とを含むバッファインバータであって、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部が、それぞれ、ソース領域とドレイン領域とチャネル領域とを構成する半導体層と、ゲート電極とを有する、バッファインバータと、前記ゲートバスラインおよび前記ゲート電極を覆う層間膜と、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部とを備える、アクティブマトリクス基板であって、前記ゲートバスラインおよび前記ゲート電極は第１方向に延びており、前記第１導電型トランジスタ部は、前記第１方向に配列された複数の第１導電型トランジスタを有しており、前記第２導電型トランジスタ部は、前記第１方向に配列された複数の第２導電型トランジスタを有しており、前記コンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有しており、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである。

ある実施形態において、前記アクティブマトリクス基板は、前記半導体層の前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜を含む絶縁層をさらに備え、前記ゲートバスラインおよび前記ゲート電極は前記絶縁層上に設けられている。

ある実施形態において、前記複数のゲートバスライン接続部は、前記層間膜に形成された複数のコンタクトホールに設けられており、前記複数の第１導電型ドレイン接続部は、前記層間膜および前記絶縁層に形成された複数のコンタクトホールに設けられている。

ある実施形態において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離は７μｍである。

ある実施形態において、前記複数の第２導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第２導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第２方向に対して斜めである。

ある実施形態において、前記アクティブマトリクス基板は、前記第１導電型トランジスタ部の前記ソース領域と接触する第１ソースコンタクト部と前記第２導電型トランジスタ部の前記ソース領域と接触する第２ソースコンタクト部とをさらに備える。

ある実施形態において、前記第１ソースコンタクト部および前記第２ソースコンタクト部は、前記コンタクト部と同じ材料から作製されている。

ある実施形態において、前記第１ソースコンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが、前記平坦部と前記第１導電型トランジスタ部の前記ソース領域とを電気的に接続する複数の第１導電型ソース接続部とを有する。

ある実施形態において、前記複数の第１導電型ドレイン接続部と前記複数の第１導電型ソース接続部とは、前記第１導電型トランジスタのゲート電極に対して対称に設けられている。

ある実施形態において、前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向である。

ある実施形態において、前記複数の第１導電型ドレイン接続部および前記複数の第１導電型ソース接続部は前記第１導電型トランジスタのゲート電極に対して非対称に設けられている。

ある実施形態において、前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである。

本発明の表示装置は、上記に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に設けられた表示媒体層とを備えている。

本発明のアクティブマトリクス基板の製造方法は、バッファインバータに含まれる、第１方向に複数の第１導電型トランジスタの配列された第１導電型トランジスタ部、および、前記第１方向に複数の第２導電型トランジスタの配列された第２導電型トランジスタ部のための半導体層であって、それぞれが、ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程と、ゲートバスラインと、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のゲート電極とを形成する工程であって、前記ゲートバスラインおよび前記ゲート電極はそれぞれ前記第１方向に延びている、工程と、前記ゲートバスラインおよび前記ゲート電極を覆う層間膜を形成する工程と、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部の前記ドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部であって、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と前記第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と前記第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有するコンタクト部を形成する工程とを包含する、アクティブマトリクス基板の製造方法であって、前記コンタクト部を形成する工程において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである。

ある実施形態において、前記方法は、前記層間膜に、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールを形成する工程をさらに包含し、前記複数のコンタクトホールを形成する工程において、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールのうち前記ゲートバスラインに最も近いコンタクトホールと前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである。

本発明のアクティブマトリクス基板は、表示の高精細化を図るとともにライン欠陥の発生を好適に抑制した表示装置を作製するのに好適に用いられる。

本発明によるアクティブマトリクス基板の第１実施形態を用いた表示装置の等価回路図である。 実施形態１のアクティブマトリクス基板におけるゲートドライバおよびその近傍の構成を示す平面図である。 実施形態１のアクティブマトリクス基板の構成を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図であり、（ｃ）は（ａ）の拡大図である。 （ａ）は、図３（ａ）のＡ−Ａ’線に沿った断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’線に沿った断面図である。 本発明によるアクティブマトリクス基板の第２実施形態を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図であり、（ｃ）は（ａ）の拡大図である。 従来のアクティブマトリクス基板を用いた表示装置の等価回路図である。 従来のアクティブマトリクス基板を説明するための模式図であり、（ａ）は、周辺領域の平面図であり、（ｂ）は、表示領域の平面図である。 別の従来のアクティブマトリクス基板の構成を説明するための模式図であり、（ａ）は周辺領域の平面図であり、（ｂ）は表示領域の平面図である。 図８（ａ）のＡ−Ａ’線に沿った断面図である。 図８に示したアクティブマトリクス基板において静電破壊が発生したときのバッファインバータおよびその近傍の平面図である。

符号の説明

１００ アクティブマトリクス基板
１０５ ゲートバスライン
１１０ ソースバスライン
１１０ａ 接続部
１１１ 接続部
１１５ ＴＦＴ
１１６ 半導体層
１２０ 画素電極
１２０ａ 接続部
１２５ 補助容量ライン
１５０ ゲートドライバ
１５２ シフトレジスタ回路
１５４ レベルシフタ回路
１５６ バッファ回路
１６０ バッファインバータ
１６１ 絶縁基板
１６２ Ｐｃｈトランジスタ部
１６２ａ、１６２ｂ ＰＭＯＳトランジスタ
１６３ 半導体層
１６３ｉ ゲート絶縁膜
１６４ Ｎｃｈトランジスタ部
１６４ａ、１６４ｂ ＮＭＯＳトランジスタ
１６５ 半導体層
１６５ｉ ゲート絶縁膜
１６６ ゲート電極
１６８ コンタクト部
１６８ａ 平坦部
１６８ｂ ゲートバス接続部
１６８ｃ Ｐｃｈドレイン接続部
１６８ｄ Ｎｃｈドレイン接続部
１７０ 第１ソースコンタクト部
１７０ａ 平坦部
１７０ｂ Ｐｃｈソース接続部
１７２ 第２ソースコンタクト部
１７２ａ 平坦部
１７２ｂ Ｎｃｈソース接続部
１７４ 絶縁層
１７６ 第１層間膜
１７８ 第２層間膜
１８０ ソースドライバ

以下、図面を参照しながら、本発明によるアクティブマトリクス基板およびアクティブマトリクス基板を用いた表示装置の実施形態を説明する。なお、以下の説明では、表示装置の一例として液晶表示装置を説明するが、本発明による表示装置は、これに限定されず、アクティブマトリクス基板を用いた任意の表示装置であってもよい。

（実施形態１）
以下、本発明によるアクティブマトリクス基板の第１実施形態を説明する。

図１に、本実施形態のアクティブマトリクス基板１００を用いた表示装置２００の等価回路を示す。ここでは、表示装置２００は液晶表示装置であり、表示装置２００は、アクティブマトリクス基板１００と、対向電極３１０を有する対向基板（図示せず）と、対向基板とアクティブマトリクス基板１００との間に配置された液晶層３５０とを有している。

アクティブマトリクス基板１００には、ゲートバスライン１０５と、ソースバスライン１１０と、薄膜トランジスタ（ＴＦＴ）１１５と、画素電極１２０と、補助容量ライン１２５と、ゲートドライバ１５０と、ソースドライバ１８０とが設けられている。画素電極１２０は複数の行方向（ｘ方向）および列方向（ｙ方向）に沿ったマトリクス状に配置されており、各画素電極に対応してＴＦＴ１１５が設けられている。ＴＦＴ１１５および画素電極１２０は表示領域に設けられており、ゲートドライバ１５０およびソースドライバ１８０は周辺領域に設けられている。ゲートバスライン１０５および補助容量ライン１２５は行方向（ｘ方向）に延びており、ソースバスライン１１０は行方向に対して直交する列方向（ｙ方向）に延びている。

図２に、ゲートドライバ１５０およびその近傍の構成を示す。ゲートドライバ１５０は、シフトレジスタ回路１５２と、レベルシフタ回路１５４と、バッファ回路１５６とを有しており、バッファ回路１５６には、画素の各行に対応してバッファインバータ１６０が設けられている。バッファインバータ１６０は、ゲートバスライン１０５の一方の端部近傍に配置されている。

以下、図３および図４を参照して、本実施形態のアクティブマトリクス基板１００の構成を説明する。図３（ａ）は、周辺領域におけるゲートバスライン１０５およびその近傍の模式的な平面を示しており、図３（ｂ）は、表示領域における１つの画素電極１２０およびその近傍の模式的な平面を示しており、図３（ｃ）は、図３（ａ）のコンタクト部１６８およびその近傍を拡大したものを示す。また、図４（ａ）は、図３（ａ）のＡ−Ａ’線に沿った断面を示しており、図４（ｂ）は、図３（ｂ）のＢ−Ｂ’線に沿った断面を示している。

図３（ａ）に示すように、ここでは、Ｐｃｈトランジスタ部１６２は、行方向（ｘ方向）に配列された２つのＰＭＯＳトランジスタ１６２ａ、１６２ｂから構成されており、Ｎｃｈトランジスタ部１６４は、行方向に配列された２つのＮＭＯＳトランジスタ１６４ａ、１６４ｂから構成されている。ゲート電極１６６ａはＰＭＯＳトランジスタ１６２ａ、１６２ｂに共通しており、ゲート電極１６６ｂは、ＮＭＯＳトランジスタ１６４ａ、１６４ｂに共通している。ゲート電極１６６ａおよび１６６ｂは互いに電気的に接続されている。本明細書の以下の説明において、ゲート電極１６６ａおよび１６６ｂを総称してゲート電極１６６と示す。ゲート電極１６６はゲートバスライン１０５とともにｘ方向に延びている。

トランジスタ１６２ａ、１６２ｂはそれぞれ、半導体層１６３ａ、１６３ｂを有しており、トランジスタ１６４ａ、１６４ｂはそれぞれ、半導体層１６５ａ、１６５ｂを有している。互いに分離して設けられた半導体層１６３ａ、１６３ｂ、１６５ａ、１６５ｂは、それぞれ、ソース領域と、ドレイン領域と、それらの間に位置するチャネル領域とを有している。本明細書の以下の説明において、Ｐｃｈトランジスタ部１６２の半導体層１６３ａ、１６３ｂを総称して半導体層１６３と示し、Ｎｃｈトランジスタ部１６４の半導体層１６５ａ、１６５ｂを総称して半導体層１６５と示す。

コンタクト部１６８は、ゲートバスライン１０５と、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのドレイン領域およびＮＭＯＳトランジスタ１６４ａ、１６４ｂのドレイン領域とを電気的に接続する。コンタクト部１６８は、層間膜１７６上に設けられた平坦部１６８ａと、ゲートバスライン接続部１６８ｂと、Ｐｃｈドレイン接続部１６８ｃと、Ｎｃｈドレイン接続部１６８ｄとを有している。接続部１６８ｂ、１６８ｃ、１６８ｄは、それぞれ、ゲートバスライン１０５、半導体層１６３のドレイン領域、半導体層１６５のドレイン領域と平坦部１６８ａとを電気的に接続している。

また、ソースコンタクト部１７０は、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのソース領域を高圧電源と電気的に接続し、ソースコンタクト部１７２は、ＮＭＯＳトランジスタ１６４ａ、１６４ｂのソース領域を低圧電源と電気的に接続している。本明細書の以下の説明において、ソースコンタクト部１７０を第１ソースコンタクト部ともよび、ソースコンタクト部１７２を第２ソースコンタクト部ともよぶ。また、図４（ａ）に示すように、第１ソースコンタクト部１７０は、コンタクト部１６８と同様に、層間膜１７６上に設けられた平坦部１７０ａと、Ｐｃｈソース接続部１７０ｂとを有しており、第２ソースコンタクト部１７２は、層間膜１７６上に設けられた平坦部１７２ａと、Ｎｃｈソース接続部１７２ｂとを有している。接続部１７０ｂ、１７２ｂは、それぞれ、半導体層１６３のソース領域、半導体層１６５のソース領域と、平坦部１７０ａ、１７２ａとを電気的に接続している。なお、接続部１６８ｂは、層間膜１７６に形成されたコンタクトホールに設けられており、また、接続部１６８ｂ、１６８ｃ、１６８ｄ、１７０ｂ、１７２ｂは、絶縁層１７４および層間膜１７６に形成されたコンタクトホールに設けられている。

本実施形態のアクティブマトリクス基板１００では、図３（ｃ）に示すように、ゲートバスライン１０５はｘ方向においてゲート電極１６６と重なっており、すなわち、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向である。なお、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４は例えば８μｍである。

図３（ａ）および図４（ａ）から理解されるように、本実施形態のアクティブマトリクス基板１００では、半導体層１６３ａのドレイン領域のうちの表示領域側の領域にＰｃｈドレイン接続部１６８ｃを設けておらず、複数のＰｃｈドレイン接続部１６８ｃのうちゲートバスライン１０５に最も近いＰｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１を示す直線Ｌ１の方向はｙ方向に対して斜めである。なお、ここで、Ｐｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離とは、ｘ方向に延びているゲートバスライン１０５を仮想的にさらに伸ばした直線とＰｃｈドレイン接続部１６８ｃとのｙ方向に沿った垂線ではなく、現実に配置されているゲートバスライン１０５自体とＰｃｈドレイン接続部１６８ｃとの最も短い距離を意味する。これにより、ゲートバスライン１０５に最も近いＰｃｈドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１は、図８に示した従来のアクティブマトリクス基板８００と比べて長くなり、例えば、７μｍとなる。このように、Ｐｃｈドレイン接続部１６８ｃのためのコンタクトホールとゲートバスライン１０５との最短距離ｄ１が比較的長いため、Ｐｃｈドレイン接続部１６８ｃのためのコンタクトホールを層間膜１７６に形成しても、静電気放電が発生せず、ゲート絶縁膜１６３ｉの破壊が抑制される。また、同様に、複数のＮｃｈドレイン接続部１６８ｄのうちゲートバスライン１０５に最も近いＮｃｈドレイン接続部１６８ｄとゲートバスライン１０５との最短距離ｄ２を示す直線Ｌ２の方向もｙ方向に対して斜めであり、これにより、ゲート絶縁膜１６５ｉの破壊が抑制される。

また、本実施形態のアクティブマトリクス基板１００では、図３（ｃ）に示すように、ゲート電極１６６ａ、１６６ｂとゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４上にドレイン接続部１６８ｃ、１６８ｄが設けられておらず、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して非対称である。なお、図３（ａ）と図８（ａ）との比較から理解されるように、本実施形態のアクティブマトリクス基板１００では、ドレイン接続部１６８ｃ、１６８ｄの数がアクティブマトリクス基板８００よりも減っていることから、半導体層１６３、１６５のドレイン領域とドレイン接続部１６８ｃ、１６８ｄとの間のコンタクト抵抗が上昇するが、両者は、複数のドレイン接続部１６８ｃ、１６８ｄによって接触していることから、コンタクト抵抗の上昇は信号伝達にそれほど影響しない。

また、図３（ａ）に示すように、１つのコンタクト部１６８により、ＰＭＯＳトランジスタ１６２ａ、１６２ｂのドレイン領域およびＮＭＯＳトランジスタ１６４ａ、１６４ｂのドレイン領域と、ゲートバスライン１０５とが電気的に接続されており、これにより、バッファインバータ１６０のｙ方向の幅を小さくすることができる。また、コンタクト部１６８、１７０、１７２のそれぞれは、互いに分離された複数の接続部１６８ｂ、１６８ｃ、１６８ｄ、１７０ｂおよび１７２ｂを介して半導体層１６３、１６５やゲートバスライン１０５と接触している。このように２つの部材の接続を複数の接続部を介して行うことにより、１つの接続部における接触が不十分である場合でも接続不良を抑制することができる。なお、本実施形態のアクティブマトリクス基板１００では、半導体層１６３、１６５の上方にゲート電極１６６が配置されるように構成されており、アクティブマトリクス基板１００はトップゲート構造を有している。

また、図３（ｂ）に示すように、半導体層１１６の一部分はＴＦＴ１１５に用いられている。半導体層１１６のソース領域は接続部１１０ａを介してソースバスライン１１０と電気的に接続されており、半導体層１１６のドレイン領域は接続部１１１（図４（ｂ）参照）、接続部１２０ａを介して画素電極１２０と電気的に接続している。ゲートバスライン１０５の一部はｙ方向に延びて、半導体層１１６のうちソース領域とドレイン領域との間に位置するチャネル領域と重なり、ＴＦＴ１１５のゲート電極となっている。また、補助容量ライン１２５は、半導体層１１６の別の部分と重なるように設けられている。

また、図４（ａ）に示すように、ＰＭＯＳトランジスタ１６２ａでは、半導体層１６３ａのチャネル領域とゲート電極１６６ａとの間にゲート絶縁膜１６３ｉが設けられており、同様に、ＮＭＯＳトランジスタ１６４ａでは、半導体層１６５ａのチャネル領域とゲート電極１６６ｂとの間にゲート絶縁膜１６５ｉが設けられている。なお、これらのゲート絶縁膜１６３ｉ、１６５ｉは、層間膜１７４の一部となっている。

また、図４（ｂ）に示すように、表示領域において、ソースバスライン１１０は、接続部１１０ａを介して半導体層１１６と電気的に接続しており、画素電極１２０は、層間膜１７８のコンタクトホールに設けられた接続部１２０ａ、および、層間膜１７６のコンタクトホールに設けられた接続部１１１を介して、半導体層１１６と電気的に接続している。なお、本明細書の以下の説明において、層間膜１７６を第１層間膜とよぶことがあり、層間膜１７８を第２層間膜とよぶことがある。

本実施形態のアクティブマトリクス基板１００は、以下のように作製される。

まず、絶縁基板１６１の主面上にベースコート膜（図示せず）を形成する。絶縁基板１６１は例えばガラス基板である。また、ベースコート膜として、ＳｉＯ₂膜やＳｉＮｘ膜を用いてもよいし、これらの膜の積層物を用いてもよい。

次いで、ベースコート膜上に、厚さ５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を形成する。ａ−Ｓｉ膜は、例えば、プラズマ化学気相成長（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法等で形成することができる。あるいは、ａ−Ｓｉ膜を別の方法で形成してもよい。次いで、ａ−Ｓｉ膜を結晶化することにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。ａ−Ｓｉ膜の結晶化は、エキシマレーザを用いた光照射によって行うことができ（エキシマレーザアニール法）、また、ａ−Ｓｉ膜に対して６００℃の熱処理を行うことによって行うことができる（固相成長法：Ｓｏｌｉｄ−ｐｈａｓｅ ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）。次いで、ポリシリコン膜の上にレジスト層を形成し、レジスト層をパターニングマスクとして、ドライエッチングすることにより、ポリシリコン膜のパターニングを行う。これにより、島状の半導体層１６３、１６５が形成される。

次いで、半導体層１６３、１６５を覆う絶縁層１７４を形成する。絶縁層１７４は、ＣＶＤ法などで例えば厚さ８０ｎｍのＳｉＯ₂を堆積することにより、形成される。絶縁層１７４の一部は、トランジスタ１１５、１６２ａ、１６２ｂ、１６４ａ、１６４ｂのゲート絶縁膜となる。

次いで、スパッタ法又はＣＶＤ法等を用いて導電材料を絶縁層１７４上に堆積し、これを所定の形状にパターニングすることにより、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６を形成する。このように、ゲートバスライン１０５、補助容量ライン１２５およびゲート電極１６６は、同一工程で作製される。このようにゲートバスライン１０５、補助容量ライン１２５およびゲート電極１６６を構成する層をゲート電極層と称する。ゲート電極層の導電材料としては、例えば、タンタル、タングステン等の金属を用いることが好ましい。

次いで、ゲート電極１６６ａ、１６６ｂをマスクとして半導体層１６３、１６５に不純物イオンを注入し、さらに活性化アニール等を行うことにより、半導体層１６３、１６５のそれぞれにソース領域およびドレイン領域を形成する。また、これに伴い、半導体層１６３、１６５のうち、ソース領域とドレイン領域との間の領域がチャネル領域となる。

次いで、基板表面を覆うように第１層間膜１７６を形成した後、第１層間膜１７６および絶縁層１７４を貫通して半導体層１６３、１６５のソース領域およびドレイン領域に達するコンタクトホールを形成するとともに、第１層間膜１７６を貫通してゲートバスライン１０５に達するコンタクトホールを形成する。なお、上述した従来のアクティブマトリクス基板８００では、ドレイン接続部８６８ｃ、８６８ｄのためのコンタクトホールとゲートバスライン８０５との距離が短いため、層間膜８７６にコンタクトホールを形成すると、静電気放電が発生してゲート絶縁膜が破壊されることがあるが、本実施形態のアクティブマトリクス基板１００では、ドレイン接続部１６８ｃ、１６８ｄのためのコンタクトホールとゲートバスライン１０５との距離が比較的長いため、層間膜１７６にコンタクトホールを形成したときでも静電気放電の発生が抑制される。

次いで、第１層間膜１７６のコンタクトホール内および第１層間膜１７６上に導電材料を堆積し、これを所定の形状にパターニングすることにより、コンタクト部１６８、１７０、１７２およびソースバスライン１１０を形成する。なお、コンタクト部１６８の一部はＰｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のドレイン電極となり、コンタクト部１７０、１７２の一部は、それぞれ、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のソース電極となる。このように、コンタクト部１６８、１７０、１７２およびソースバスライン１１０は同一工程で作製される。このようにコンタクト部１６８、１７０、１７２およびソースバスライン１１０を構成する層をソース電極層と称する。ソース電極層の導電材料として、例えば、アルミニウム等を含む金属化合物を用いることが好ましい。以上のようにして、周辺領域にトランジスタ１６２ａ、１６２ｂ、１６４ａ、１６４ｂが作製される。また、これらのトランジスタと同様に、表示領域にＴＦＴ１１５が作製される。

次いで、表示領域にＴＦＴ１１５を覆うパッシベーション膜を形成し、これにコンタクトホールを形成する。このようにして、第２層間膜１７８が形成される。次いで、第２層間膜１７８のコンタクトホール内および第２層間膜１７８上にＩＴＯを堆積し、これを所定の形状にパターニングすることにより、半導体層１１６のドレイン領域に接続された画素電極を形成する。以上のようにして、アクティブマトリクス基板１００を作製することができる。

なお、本実施形態のアクティブマトリクス基板１００は、図８に示した従来のアクティブマトリクス基板８００の作製工程に対してコンタクトホールの作製箇所のみを変更することによって作製可能であり、これにより、既存の装置に大幅な変更を加えることなく、ライン欠陥の発生を抑制することができる。

なお、図３（ａ）に示したバッファインバータ１６０では、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４はそれぞれ２つのトランジスタから構成されていたが、本発明はこれに限定されない。Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４は３つ以上のトランジスタから構成されていてもよい。

また、上述した説明では、Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４のそれぞれにおいて、複数のドレイン接続部１６８ｃおよび１６８ｄのうちのゲートバスライン１０５に最も近いドレイン接続部１６８ｃ、１６８ｄとゲートバスライン１０５との最短距離ｄ１、ｄ２を示す直線Ｌ１、Ｌ２の方向がｙ方向に対して斜めであったが、本発明はこれに限定されない。Ｐｃｈトランジスタ部１６２およびＮｃｈトランジスタ部１６４の一方のみにおいてドレイン接続部とゲートバスライン１０５との最短距離を示す直線の方向がｙ方向に対して斜めであってもよい。

また、上述した説明では、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して非対称であったが、本発明はこれに限定されない。半導体層１６３ａ、１６５ｂのソース領域のうちの表示領域側の領域にソース接続部１７０ｂ、１７２ｂを設けないようにして、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとをゲート電極１６６ａ、１６６ｂに対して対称に設けてもよい。

（実施形態２）
実施形態１のアクティブマトリクス基板では、ゲートバスライン１０５がｘ方向においてゲート電極１６６と重なっており、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向であったが、本発明はこれに限定されない。

以下、図５を参照して、本発明によるアクティブマトリクス基板の第２実施形態を説明する。図５（ａ）は、本実施形態のアクティブマトリクス基板１００の周辺領域におけるゲートバスライン１０５およびその近傍の模式的な平面を示しており、図５（ｂ）は、表示領域における１つの画素電極１２０およびその近傍の模式的な平面を示しており、図５（ｃ）は、図５（ａ）のコンタクト部１６８およびその近傍を拡大したものを示している。本実施形態のアクティブマトリクス基板１００は、ゲートバスライン１０５がｘ方向においてゲート電極１６６と重ならない点を除いて、図１、図２および図４を参照して説明した実施形態１のアクティブマトリクス基板と同様の構成を有しており、冗長さを避けるために、重複する説明を省略する。

実施形態１のアクティブマトリクス基板では、図３（ｃ）に示したように、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線Ｌ３、Ｌ４の方向はｙ方向であったが、本実施形態のアクティブマトリクス基板１００では、図５（ｃ）に示すように、ゲート電極１６６とゲートバスライン１０５との最短距離ｄ３、ｄ４を示す直線の方向Ｌ３、Ｌ４はｙ方向から斜めである。

また、図５（ａ）および図５（ｃ）に示すように、アクティブマトリクス基板１００では、図３（ａ）に示した実施形態１のアクティブマトリクス基板とは異なり、ドレイン接続部１６８ｃ、１６８ｄは、半導体層１６３ａ、１６５ａのドレイン領域のうちの表示領域側の領域にも設けられており、ドレイン接続部１６８ｃ、１６８ｄとソース接続部１７０ｂ、１７２ｂとはゲート電極１６６ａ、１６６ｂに対して対称である。しかしながら、図５（ｃ）に示すように、ゲートバスライン１０５は、ｘ方向においてゲート電極１６６と重ならないため、複数のドレイン接続部１６８ｃのうちゲートバスライン１０５に最も近いドレイン接続部１６８ｃとゲートバスライン１０５との最短距離ｄ１を示す直線Ｌ１の方向はｙ方向に対して斜めであり、また同様に、複数のドレイン接続部１６８ｄのうちゲートバスライン１０５に最も近いドレイン接続部１６８ｄとゲートバスライン１０５との最短距離ｄ２を示す直線Ｌ２の方向はｙ方向に対して斜めである。

したがって、上述したように、ゲート電極１６６とゲートバスライン１０５との間の距離が短くても、ドレイン接続部１６８ｃ、１６８ｄのためのコンタクトホールとゲートバスライン１０５との間の距離が比較的長いので、ゲートバスライン１０５に蓄積した電荷に起因したゲート絶縁膜の破壊を抑制することができる。

なお、上述した説明では、ＴＦＴ１１５ならびにＰＭＯＳトランジスタ１６２ａ、１６２ｂおよびＮＭＯＳトランジスタ１６４ａ、１６４ｂはトップゲート構造を有していたが、本発明はこれに限定されない。これらは、ボトムゲート構造を有していてもよい。

また、上述した説明では、表示装置は液晶表示装置であり、液晶層が表示媒体層であったが、本発明はこれに限定されない。表示装置は、有機ＥＬ表示装置、プラズマ表示装置、ＳＥＤ表示装置などの任意の表示装置であってもよい。なお、表示装置が有機ＥＬ表示装置である場合、表示装置は対向基板を備える必要はなく、表示媒体層、すなわち、有機ＥＬ層がアクティブマトリクス基板上に配置されていてもよい。

本発明によれば、表示装置、特に液晶表示装置に好適に用いられるアクティブマトリクス基板を提供することができる。このアクティブマトリクス基板は、携帯電話の表示部等の小型の表示装置に好適に用いられ、ライン欠陥の発生を抑制することができる。

Claims (15)

1. ゲートバスラインと、
   第１導電型トランジスタ部と第２導電型トランジスタ部とを含むバッファインバータであって、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部が、それぞれ、ソース領域とドレイン領域とチャネル領域とを構成する半導体層と、ゲート電極とを有する、バッファインバータと、
   前記ゲートバスラインおよび前記ゲート電極を覆う層間膜と、
   前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部と
   を備える、アクティブマトリクス基板であって、
   前記ゲートバスラインおよび前記ゲート電極は第１方向に延びており、
   前記第１導電型トランジスタ部は、前記第１方向に配列された複数の第１導電型トランジスタを有しており、
   前記第２導電型トランジスタ部は、前記第１方向に配列された複数の第２導電型トランジスタを有しており、
   前記コンタクト部は、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有しており、
   前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである、アクティブマトリクス基板。
2. 前記半導体層の前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜を含む絶縁層をさらに備え、
   前記ゲートバスラインおよび前記ゲート電極は前記絶縁層上に設けられている、請求項１に記載のアクティブマトリクス基板。
3. 前記複数のゲートバスライン接続部は、前記層間膜に形成された複数のコンタクトホールに設けられており、
   前記複数の第１導電型ドレイン接続部は、前記層間膜および前記絶縁層に形成された複数のコンタクトホールに設けられている、請求項２に記載のアクティブマトリクス基板。
4. 前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離は７μｍである、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記複数の第２導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第２導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第２方向に対して斜めである、請求項１から４のいずれかに記載のアクティブマトリクス基板。
6. 前記第１導電型トランジスタ部の前記ソース領域と接触する第１ソースコンタクト部と
   前記第２導電型トランジスタ部の前記ソース領域と接触する第２ソースコンタクト部とをさらに備える、請求項１から５のいずれかに記載のアクティブマトリクス基板。
7. 前記第１ソースコンタクト部および前記第２ソースコンタクト部は、前記コンタクト部と同じ材料から作製されている、請求項６に記載のアクティブマトリクス基板。
8. 前記第１ソースコンタクト部は、
   前記層間膜上に設けられた平坦部と、
   それぞれが、前記平坦部と前記第１導電型トランジスタ部の前記ソース領域とを電気的に接続する複数の第１導電型ソース接続部と
   を有する、請求項６または７に記載のアクティブマトリクス基板。
9. 前記複数の第１導電型ドレイン接続部と前記複数の第１導電型ソース接続部とは、前記第１導電型トランジスタのゲート電極に対して対称に設けられている、請求項８に記載のアクティブマトリクス基板。
10. 前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向である、請求項１から９のいずれかに記載のアクティブマトリクス基板。
11. 前記複数の第１導電型ドレイン接続部および前記複数の第１導電型ソース接続部は前記第１導電型トランジスタのゲート電極に対して非対称に設けられている、請求項８に記載のアクティブマトリクス基板。
12. 前記ゲート電極と前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである、請求項１から８および１１のいずれかに記載のアクティブマトリクス基板。
13. 請求項１から１２のいずれかに記載のアクティブマトリクス基板と、
    前記アクティブマトリクス基板上に設けられた表示媒体層と
    を備える、表示装置。
14. バッファインバータに含まれる、第１方向に複数の第１導電型トランジスタの配列された第１導電型トランジスタ部、および、前記第１方向に複数の第２導電型トランジスタの配列された第２導電型トランジスタ部のための半導体層であって、それぞれが、ソース領域、チャネル領域およびドレイン領域を有する半導体層を形成する工程と、
    ゲートバスラインと、前記第１導電型トランジスタ部および前記第２導電型トランジスタ部のゲート電極とを形成する工程であって、前記ゲートバスラインおよび前記ゲート電極はそれぞれ前記第１方向に延びている、工程と、
    前記ゲートバスラインおよび前記ゲート電極を覆う層間膜を形成する工程と、
    前記第１導電型トランジスタ部および前記第２導電型トランジスタ部の前記ドレイン領域と前記ゲートバスラインとを電気的に接続するコンタクト部であって、前記層間膜上に設けられた平坦部と、それぞれが前記平坦部と前記ゲートバスラインとを電気的に接続する複数のゲートバスライン接続部と、それぞれが前記平坦部と前記第１導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第１導電型ドレイン接続部と、それぞれが前記平坦部と前記第２導電型トランジスタ部の前記ドレイン領域とを電気的に接続する複数の第２導電型ドレイン接続部とを有するコンタクト部を形成する工程と
    を包含する、アクティブマトリクス基板の製造方法であって、
    前記コンタクト部を形成する工程において、前記複数の第１導電型ドレイン接続部のうち前記ゲートバスラインに最も近い第１導電型ドレイン接続部と前記ゲートバスラインとの最短距離を示す直線の方向は、前記第１方向と直交する第２方向に対して斜めである、アクティブマトリクス基板の製造方法。
15. 前記層間膜に、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールを形成する工程をさらに包含し、
    前記複数のコンタクトホールを形成する工程において、前記複数の第１導電型ドレイン接続部のための複数のコンタクトホールのうち前記ゲートバスラインに最も近いコンタクトホールと前記ゲートバスラインとの最短距離を示す直線の方向は前記第２方向に対して斜めである、請求項１４に記載のアクティブマトリクス基板の製造方法。

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