CN1292555C - 一种锁相环的频率锁定检测电路 - Google Patents

Abstract

本发明提供一种锁相环的频率锁定检测电路，包括两个由N个两分频器组成的两分频器组，比较脉冲发生器和上升沿触发器；第一两分频器组用于产生输入信号的分频信号，其中每一个两分频器的输出分频信号都输入至比较脉冲发生器；比较脉冲发生器用于将第一两分频器组输出的N个分频信号进行逻辑运算，得到一个具有一定脉宽的比较脉冲波形，输出到上升沿触发器的输入端；第二两分频器组的输入信号经过N个分频器分频后的信号分别输出到第一分频器组各个两分频器的复位端以及上升沿触发器的时钟端；上升沿触发器的输出信号是频率锁定检测信号。本发明结构简单，并且采用两分频器作为基本单元，可靠性高，易于实现，有利于减少电路版图面积。

Description

一种锁相环的频率锁定检测电路

技术领域

本发明涉及通讯系统中的锁相环电路，具体地说，涉及其中的频率锁定检测技术。

背景技术

锁相环电路是一种广泛应用于通讯系统的电路，例如在微处理器、数字视频电路、移动通讯、光通讯等领域。其主要的用途是实现输出时钟频率与输入参考频率或输入参考频率的倍数(如2倍、4倍、16倍等)在预先设定的很小的误差范围内达到一致，即频率锁定。锁相环的基本结构如图1所示，包括相位比较器(鉴相器)10、低通滤波器20、压控振荡器30和分频电路40。鉴相器10比较参考时钟输入A和输出时钟的分频信号B的相位，如果信号A、B存在相位差，则产生一个电压信号，经过低通滤波器20去掉高频成分，然后输入到压控振荡器30，产生输出的时钟信号。

由于锁相环输出的时钟频率是否锁定对通讯系统下一级电路的工作状况有直接影响，所以，在锁相环应用中，判断锁相环输出时钟频率是否锁定于某一固定频率是十分重要的。

通常应用于锁相环的频率锁定检测电路包括以下几种：

第一种是利用锁相环内部电路中鉴相器输出的信号UP和DOWN来检测输出频率是否锁定；

第二种是利用锁相环的输出时钟和参考时钟进行比较来检测输出频率是否锁定。

对于第一种频率锁定检测电路，是通过监测锁相环电路中鉴相器输出的UP和DOWN信号来判断锁相环输出时钟的锁定情况的。如图2所示，该电路包括两个电压比较器和一个判断电路，鉴相器输出的UP和DOWN信号分别与参考电压通过电压比较器进行比较，得到两个比较电压，将比较电压输入到判断电路中，得到检测信号。如果鉴相器输出的UP和DOWN信号中没有超过电压比较器中参考电压的电压脉冲，则检测信号为高，说明锁相环的输出频率和参考时钟频率已经达到了一致，没有相位差，据此判断锁相环频率已锁定；如果UP和DOWN信号持续产生超过电压比较器中参考电压的电压脉冲，则检测信号为低，造成环路滤波器进行冲放电，改变压控振荡器的输出频率，则说明锁相环频率没有锁定。该电路的不足在于，不能严格判断鉴相器输出的UP、DOWN信号幅度的波动幅度，容易出现误判。当检测电路的比较电压过低时，只要锁相环的输出时钟有一点小的抖动，就会造成判断电路的误判；当检测电路的比较电压过高时，锁相环未锁定的输出时钟与比较信号通过鉴相器产生的UP和DOWN信号波动小于比较电压，使得频率锁定检测电路不能检测到失锁，也造成误判。因此这种检测电路的可靠性较低。

第二种检测电路是通过比较锁相环的输出时钟频率和参考时钟两者的时钟变化边沿的接近程度来检测输出时钟频率是否锁定的。当连续几个时钟周期内两个时钟的变化边沿很接近，则检测电路认为锁相环输出的时钟频率已经锁定，否则没有锁定。但这种电路的不足在于利用模拟电路精确判断两个边沿之间的小间隔，是十分困难的；另外，如果锁相环存在静态误差，即使锁相环的输出频率已经锁定，但该检测电路仍然认为没有锁定，不能提供一个锁定信号。

专利号为US5278520的美国专利PHASE LOCK DETECTION IN A PHASELOCK LOOP提供了一种频率锁定检测的电路，如图3a所示，参考时钟REFCLK与输出时钟的N分频输入到与非门110和异或门118中，与非门110的输出经过由 TIMESLOT信号控制的传输门112后再经过非门114、116以及传输门120构成的传输网络后得到的输出信号与信号REFCLK以及OSCOUT/N输入到或非门118中，或非门118输出的信号先经过由 TIMESLOT反相后控制的传输门124，再经过由非门128、130、134以及传输门136构成的传输网络，最后经过TIMESLOT控制的传输门140以及非门142，得到所需的检测信号。当控制信号TIMESLOT出现第一个逻辑变化时，参考时钟REFCLK和待测分频时钟OSCOUT/N处于第一个逻辑值；当控制信号 TIMESLOT出现第二个逻辑变化时，参考时钟REFCLK和待测时钟OSCOUT/N处于另一个逻辑值，如果满足以上两个条件，则产生一个待测信号已锁定的标志信号DETECT，各信号的波形图见图3b。在锁定情况下，参考时钟REFCLK和待测时钟OSCOUT/N在控制信号TIMESLOT的下降沿同时为高电平，则与非门110输出为低电平，经过传输门112、非门114和116的传输，输出到与非门118的第一个输入端，仍然保持低电平；当控制信号 TIMESLOT的上升沿到达时，如果参考时钟REFCLK和待测时钟OSCOUT/N同时为低电平，则与非门118输出高电平，经过传输门124，非门128、130、134，传输门140和非门142的传输，使得锁定标志信号DETECT为高电平，表明锁定；在非锁定情况下，当控制信号 TIMESLOT上升沿来到时，如果参考时钟REFCLK和待测时钟OSCOUT/N不同时为低，则与非门118输出为低电平，经过传输门124，非门128、130、134，传输门140和非门142的传输，使得锁定标志信号DETECT为低电平，表明待测时钟没有被锁定。该电路还表明锁定标志信号DETECT必须在锁相环相位锁定有效信号前一段时间跳到一个有效的状态上，否则出错。另外，该电路利用一个采样时钟代替控制信号，为了获得一个参考时钟的合适时序，需要一些的外部电路实现，从而大大增加了芯片管芯面积。

随着锁相环的应用越来越广泛，对锁相环性能和可靠性得要求也越来越高，因此，迫切需要一种可靠性强，结构简单实用的频率锁定检测电路。

发明内容

本发明所要解决的技术问题在于提出一种新的应用于锁相环的频率锁定检测电路，以解决现有频率锁定检测电路可靠性不高和电路版图面积大的问题。

本发明所述频率锁定检测电路，包括两个分别由N个两分频器组成的两分频器组：第一两分频器组、第二两分频器组，比较脉冲发生器和上升沿触发器；

所述第一两分频器组的输入信号是锁相环的输出反馈时钟，用于产生输入信号的分频信号，其中每一个两分频器的输出分频信号都输入至所述比较脉冲发生器；

所述比较脉冲发生器，用于将所述第一两分频器组输出的N个分频信号进行逻辑运算，得到一个具有一定脉宽的比较脉冲波形，输出到所述上升沿触发器的输入端；

所述第二两分频器组的输入信号是参考时钟和复位信号，参考时钟经过N个两分频器分频后的信号分别输出到所述第一两分频器组各个两分频器的复位端以及所述上升沿触发器的时钟端；

所述上升沿触发器的输出信号是频率锁定检测信号。

本发明所述频率锁定检测电路结构简单，并且采用两分频器作为基本单元，可靠性高，易于实现，有利于减少电路版图面积。

附图说明

图1是一般锁相环的基本结构图；

图2是现有的一种频率锁定检测电路的示意图；

图3a是一种频率锁定检测电路的示意图；

图3b是图3a所示电路的输入输出波形图；

图4是本发明所述频率锁定检测电路的示意图；

图5是图4中两分频器101的示意图；

图6是图5所示两分频器101的输入输出波形图；

图7是本发明频率锁定检测电路在锁相环中的应用图；

图8是本发明频率锁定检测电路的输入输出波形图。

具体实施方式

下面结合附图对本发明的具体实施作进一步的详细描述。

图1-图3是关于现有技术的介绍，前面已经描述过，此处不再赘述。

在图4中，频率锁定检测电路包括第一两分频器组10a、第二两分频器组10b、比较脉冲发生器11和上升沿触发器12。

第一两分频器组10a和第二两分频器组10b均是由N个两分频器101组成。图5是两分频器101的示意图，其中IN是输入端，OUT为输出端，RESET为复位端。当RESET为高时，两分频器101实现正常的分频功能，即上升沿触发计数，输出端OUT的信号频率是输入端IN信号频率的一半；当RESET为低电平时，输出端OUT信号保持低电平。两分频器101的输入端IN、输出端OUT和复位RESET信号的波形图如图6所示。

第一两分频器组10a的输入信号是锁相环输出反馈时钟信号FBCLK，第一两分频器组10a中的N个两分频器101依次相连，即上一个两分频器的输出信号是下一个两分频器的输入信号；每个两分频器101的输出信号还要输出给比较脉冲发生器11；两分频器101的复位信号是来自第二两分频器组10b的输出信号。第一两分频器组10a的作用是产生输入信号FBCLK的二分频、四分频、……、2^N分频的分频信号，提供给比较脉冲发生器11进行逻辑运算，以产生比较脉冲，同时作为二进制计数器进行计数。

比较脉冲发生器11的作用是，依据规定的频率锁定检测精度，把第一两分频器组10a输出的N个分频信号进行逻辑运算，得到一个符合检测精度的一定脉宽的比较脉冲波形E，作为上升沿触发器12的输入信号。例如检测精度是1000ppm，则比较脉冲的宽度为2个时钟长度，分频器组中两分频器的个数是10个，表示计数2¹⁰个时钟脉冲，而误差为-1～+1之间，即是千分之一的误差。

第二两分频器组10b的输入信号是参考时钟REFCLK和复位信号，复位信号是第二两分频器组10b的复位信号RESET，其中的N个两分频器101也是依次相连，最后一个两分频器的输出作为整个第二两分频器组10b的输出信号D，作为第一两分频器组10a中各个两分频器的复位信号和上升沿触发器12的时钟信号。

上升沿触发器12当时钟端CLK为上升沿的瞬间，把输入端D的值输出到Q输出端，其输出信号即是频率锁定检测信号LOCK INDICATOR。

本发明频率锁定检测电路的基本原理是：利用连续的锁相环的输出反馈时钟定义一定宽度的比较脉冲，并对参考时钟频率进行计数，当锁相环的输出反馈时钟频率和参考时钟频率相差在规定的误差范围内时，参考时钟频率计数脉冲变化边沿将落在由锁相环的输出反馈时钟产生的比较脉冲内，从而得到频率锁定检测信号。

本发明的频率检测电路首先按照规定的检测精度，确定两分频器组10a、10b中两分频器101的数目，以及通过比较脉冲发生器11产生一个比较脉冲波形E。假设频率锁定检测精度是1‰，即当参考时钟频率和被检测信号的频率相差在1‰之内时，检测信号为锁定。这时两分频器组10a和10b的计数值约为1000，两分频器的数目应为11个，即高脉冲宽度为2¹⁰＝1024周期，低脉冲宽度也为1024周期；比较脉宽是2个周期(-1～+1)。

本发明频率锁定检测器在锁相环里的应用如图7所示，锁相环的参考时钟和反馈时钟输入频率锁定检测器中，经过频率锁定检测输出相应的频率检测信号送给下级系统，使得下级系统可由此判断锁相环是否工作稳定、正常，从而执行相应的操作。

在图8所示的波形图中，刚开始时，锁相环输出反馈时钟FBCLK的频率小于参考时钟REFCLK的频率，信号D是参考信号REFCLK经过第二两分频器组10b输出的计数信号，信号E是由输出反馈时钟FBCLK经过第一两分频器组10a和比较脉冲产生器11后产生的比较脉冲信号。信号D比信号E提前由低电平变为高电平，此时对于上升沿触发器12来说，当信号D由低电平变为高电平时，上升沿触发器12将信号E在此时的电平值(低电平)输出，即频率锁定检测信号LOCK INDICATOR为低电平，指示未锁定，说明锁相环反馈时钟FBCLK的频率与参考时钟REFCLK的频率相差大于1‰。

在下一个计数周期，锁相环的输出反馈时钟FBCLK和参考时钟REFCLK的平均频率基本达到一致时，信号D的上升沿落在了信号E的高电平范围内，上升沿触发器12的输出LOCK INDICATOR为高电平，说明锁相环的输出时钟已经与参考时钟的频率相差不超过1‰，此时，输出时钟频率锁定于参考时钟频率。

通过以上的详细介绍，可以清楚地看到，本发明检测可靠、结构简单、易于实现，有效地克服了现有技术中的问题。

Claims (3)

1、一种锁相环的频率锁定检测电路，其特征在于，包括两个分别由N个两分频器(101)组成的两分频器组(10a、10b)：第一两分频器组、第二两分频器组，比较脉冲发生器(11)和上升沿触发器(12)；

所述第一两分频器组(10a)的输入信号是锁相环的输出反馈时钟，用于产生输入信号的分频信号，其中所述第一两分频器组的每一个两分频器(101)的输出分频信号都输入至所述比较脉冲发生器(11)；

所述比较脉冲发生器(11)，用于将所述第一两分频器组(10a)输出的N个分频信号进行逻辑运算，得到一个具有一定脉宽的比较脉冲波形，输出到所述上升沿触发器(12)的输入端；

所述第二两分频器组(10b)的输入信号是参考时钟和复位信号，参考时钟经过所述第二两分频器组的N个两分频器(101)分频后的信号分别输出到所述第一两分频器组(10a)各个两分频器(101)的复位端以及所述上升沿触发器(12)的时钟端；

所述上升沿触发器(12)的输出信号是频率锁定检测信号。

2、根据权利要求1所述的频率锁定检测电路，其特征在于，所述第一两分频器组(10a)包括依次相连的N个两分频器(101)，即上一个两分频器的输出信号是下一个两分频器的输入信号；所述第一两分频器组的每个两分频器(101)的输出信号均输出给比较脉冲发生器(11)；所述第一两分频器组的两分频器(101)的复位信号是来自第二两分频器组(10b)的输出信号。

3、根据权利要求1或2所述的频率锁定检测电路，其特征在于，所述第二两分频器组(10b)包括依次相连的N个两分频器(101)，即上一个两分频器的输出信号是下一个两分频器的输入信号；最后一个两分频器的输出是整个第二两分频器组(10b)的输出信号，作为第一两分频器组(10a)中各个两分频器(101)的复位信号和上升沿触发器(12)的时钟信号。

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