CN100446422C

CN100446422C - 锁相环失效检测方法

Info

Publication number: CN100446422C
Application number: CNB2005100001880A
Authority: CN
Inventors: 马全红
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2005-01-06
Filing date: 2005-01-06
Publication date: 2008-12-24
Anticipated expiration: 2025-01-06
Also published as: CN1801623A

Abstract

本发明提供了一种锁相环失效检测方法。具体为：预置频率相同的输出时钟和参考时钟；通过检测时钟来检测所述输出时钟的脉冲和参考时钟的脉冲的上升沿或下降沿，获取输出时钟脉冲和参考时钟脉冲；获取所述的输出时钟脉冲与参考时钟脉冲的个数差，判断所述个数差是否大于预置的门限，若超过该门限则进行锁相环失效处理。本方法由于所需记录的数据量小，涉及的算法简单，因而节约了逻辑器件资源；并且本方法不会因为相位的轻微抖动而对锁相环工作状态产生误检测，从而提高了检测的可靠性。

Description

锁相环失效检测方法

技术领域

本发明涉及通信领域中数据收发时钟同步的检测方法，尤其是一种锁相环失效的检测方法。

背景技术

在通信系统中，需要保证各个通信节点的数据收发时钟同步。锁相环是同步技术中常用的器件，锁相环典型结构如图1所示，由于它具有跟踪输入信号相位的功能，因而在通信系统中发挥着重要的作用。锁相环的失效会破坏数据收发的同步，进而导致通信误码率增大，通信质量降低，甚至会导致通信中断，因此在设备运行过程中要实时监测锁相环是否失效、及时告警，以便及时处理问题保证正常通信。

锁相环的工作状态包括锁定状态和失效(失锁)状态。当锁相环在锁定状态时，输入时钟和输出时钟的相对相位关系是固定的，或者在一个微小的范围内浮动，输出时钟受输入时钟的控制，输出时钟的长期平均频率和输入参考时钟的长期平均频率一致；当锁相环失效时，锁相环的输出时钟和输入时钟没有相关性，输出时钟的相位不受输入时钟相位的控制，一个时钟相对于另一个时钟的单方向漂移，相对相位差持续增长并不断的进行周期跳跃。

在现有技术中，一种对锁相环的检测方法是从锁相环的基本特性出发，直接考察锁相环的参考时钟即(输入时钟)和反馈时钟(如图1中所示，输出时钟通过分频器的分频得到反馈时钟)之间的相对相位关系。

图2为现有技术1所述方法的锁相环失效相差分析图。假设Δt₁＝t₂-t₁，Δt₂＝t₃-t₁......Δt_n-1＝t_n-t₁。锁相环工作在锁定状态时，在任意时长内，Δt_X(x＝1，2...n，(n+1)...)始终固定，或在一个允许的范围内浮动；如果锁相环失效，那么Δt_X将向一个方向漂移，在一个足够长的时间T内，Δt_X就会超过相差允许范围，产生失锁。图3为现有技术1的处理流程图。

上述方法中需要记录的数据包括：相差t₁、相差t_n、相差门限；还要计算Δt_n-1＝t_n-t_n-1，以判断是否超出门限，所以该方法占用逻辑资源较多；相差tn的最大值是一个参考时钟周期，因而实现检测需要的逻辑资源与输入参考时钟的频率(周期)相关，如果时钟频率较高，则需要的逻辑资源就更多。综上所述，该方法占用较多的逻辑资源，不利于用可编程逻辑器件实现。

现有技术中，另一种锁相环失效的检测方法为：将锁相环的输出时钟分频，得到一个频率为两倍输入参考时钟频率的时钟(称为：输出分频时钟)，锁相环正常锁相时，在参考时钟的上升沿采样“输出分频时钟”，得到的值是固定的；如果相邻两次采样得到的值不同，则表明参考时钟和输出分频时钟的相位发生偏移，锁相环失锁或失效，该方法的原理如图4所示。这种方法所带来的缺陷是：如果由于外围电路参数设置或逻辑处理等原因，需要参考时钟的上升沿对齐输出分频时钟的上升沿(或下降沿)，那么稍微的相位抖动就会导致在相邻两个参考时钟上升沿处采样输出分频时钟得到不同的值，从而导致误判，认为锁相环失效。

发明内容

本发明所要解决的技术问题是提供一种锁相环失效检测方法，该方法能够节约逻辑资源，而且可以提供可靠的检测结果，避免出现对锁相环工作状态的误判断。

为解决上述问题，本发明的内容具体为：

1)预置频率相同的输出时钟和参考时钟；

2)通过检测时钟来检测所述输出时钟的脉冲和参考时钟的脉冲的上升沿或下降沿，获取输出时钟脉冲和参考时钟脉冲；

3)获取所述的输出时钟脉冲与参考时钟脉冲的个数差，判断所述个数差是否大于预置的门限，若超过该门限则进行锁相环失效处理。

上述方法中，检测时钟的频率不小于输出时钟和参考时钟频率的2倍。

上述方法的步骤1)中，可能需要将输出时钟经过分频器分频，以获得与参考时钟频率相同的输出时钟。方法中所述的门限值通常取值为2较佳。

本发明所述方法为通过对所获参考时钟脉冲和输出时钟脉冲数进行比较，进而判断锁相环是否失效。相应地，与现有技术相比，由于该方法中所需记录的数据量小，所涉及的算法简单，因而节约了逻辑器件资源；同时，由于该方法仅以两个时钟脉冲的数量差作为锁相环是否失效的判断依据，不以采样值作为锁相环是否失效的判断依据，不会因为相位的轻微抖动而判断锁相环失效，从而能够适应检测过程中相位抖动所带来的影响，提高了检测的可靠性。

附图说明

图1为锁相环典型结构框图；

图2为锁相环失效相差分析图；

图3为现有技术1的逻辑处理流程图；

图4为现有技术2的原理图；

图5为本发明所述锁相环失效检测的逻辑示意图；

图6为采用本发明所述方法相位抖动最差情况分析图；

图7为具体实现本发明的结构框图。

具体实施方式

本发明提供了一种锁相环失效检测方法。锁相环是一个能够跟踪输入信号相位的闭环控制系统，参照图1，在锁相环处于正常锁相状态时，锁相环的输入参考时钟和输出时钟的相对相位关系相对固定。本方法依据输出时钟和输入参考时钟(即锁相环的输入时钟)，进行锁相环失效的检测。

参照图5，介绍本发明所述检测方法所采用的思想。

实现图5所示的检测方法之前，需要获取频率相同的参考时钟和输出时钟。若锁相环输出时钟频率和锁相环参考时钟的频率不相同，而且锁相环的反馈时钟频率也和锁相环的参考时钟频率不相同，则在失锁检测前先把锁相环的输出时钟通过分频器的分频得到与参考时钟频率相同的时钟；若锁相环的反馈时钟与锁相环的参考时钟频率相同，则也可以用反馈时钟替代分频后的输出时钟。

获取锁相环进行鉴相处理所需的二时钟脉冲，如本领域一般技术人员所知，通常通过检测到时钟脉冲的上升沿而获取该时钟的脉冲。图5中，约定条件B为检测到锁相环参考时钟的上升沿，进而代表获取一个锁相环参考时钟脉冲；锁相环输出时钟分频后得到一个和参考时钟频率相同的时钟(称为：输出时钟)，条件A为检测到该输出时钟的上升沿，进而代表获取一个锁相环输出时钟脉冲。在锁相环正常锁相时，这两个时钟频率相等，相位关系稳定，A、B有规律的间隔出现，或同时出现。

如图5所示，设置状态A1、A2、S、B1、B2和报警状态，A条件使状态机逆时针方向转移，B条件使状态机顺时针方向转移，AB代表A条件和B条件同时出现，此时状态机保持当前状态。检测开始，状态处于S，若出现条件A，则状态机由S转移到A1；若继续出现状态A，则状态机转移到状态A2，否则出现条件B时，状态机由A1转移到S。依照此原理状态机在各个状态间进行转换。

由上述状态机转移机理可知，如果锁相环失效，A、B条件的出现次数将不相等，而且两条件出现次数的差会一直朝一个方向增加，这样，状态机会一致朝着一个方向转移，最终就必然使状态机从S经过A1、A2到达报警状态，或从S经过B1、B2到达报警状态。

本发明的方法不受A、B时钟初始相位关系的影响，不会因为A、B之间微小的相位抖动导致对锁相环失效的误检测，进而发出误告警。参照图6，进行相位抖动最差情况分析。如图所示，条件B本应超前条件A(如图中第一处A、B关系所示)，由于相位抖动，在下一个周期，B滞后于A，如果检测状态机在X处启动，状态机在第一个A处转移到A1状态，在第二个A处转移到A2状态，然后经过一个检测周期，在Y之后的B处又转移回到A1状态，以此类推，如果锁相环没有失锁而仅仅是相位抖动，本检测方法不会产生对锁相环工作状态的误判断。

参照图7，说明实现本发明的具体方法。

步骤1：获取频率相同的输出时钟和参考时钟；

若锁相环输出时钟频率和锁相环参考时钟的频率不相等，而且锁相环的反馈时钟频率也和锁相环的参考时钟频率不相等，则在失锁检测前先把锁相环的输出时钟通过分频器的分频得到时钟CLKA，使CLKA与由参考时钟获得的CLKB频率相等；若锁相环的反馈时钟与锁相环的参考时钟频率相同，则也可以用反馈时钟替代分频后的输出时钟。因此，该结构图中，分频器不是必要的。CLK是外部时钟，用于控制状态机的运转，其频率应该是CLKA频率(CLKB频率)的2倍或2倍以上，保证可以用CLK检测CLKA/CLKB的上升沿。

步骤2：获取输出时钟和参考时钟脉冲；

如本领域技术人员所知，通过检测时钟脉冲的上升沿进而获取该时钟脉冲，因此，本发明中通过检测锁相环输出时钟和参考时钟脉冲的上升沿，作为获取所述时钟脉冲的依据；同样，通过对锁相环输出时钟和参考时钟脉冲的下降沿的检测，也可以作为获取所述时钟脉冲的依据，进而实现本发明所述的锁相环失效的检测方法。对脉冲上升沿或下降沿的检测仅用于获取时钟脉冲，因而，任何能够用于获取脉冲的方法均可以应用到本发明中。

如本领域技术人员所知，上述获取时钟脉冲的一般方法为：应用检测时钟对被检测时钟脉冲的上升沿或下降沿进行检测，并且该检测时钟的频率至少应达到被检测时钟频率的两倍。因而，在本发明中，用于检测锁相环输出时钟脉冲和参考时钟脉冲的检测时钟的频率应不小于所述输出时钟和参考时钟频率的两倍(本发明中需获取相同频率的输出时钟和参考时钟)。

步骤3：判断所获取的输出时钟脉冲数与参考时钟脉冲数的差是否超过预置的门限，若超过则进行锁相环失效处理；实现本步骤检测的方式为：

在失效检测/失锁检测单元中，状态机用一个3位长的计数器CONTER实现，计数器初值为“3”，一个A条件出现使CONTER减“1”一次，一个B条件出现使CONTER加“1”一次，若A条件和B条件同时出现，CONTER值不变。参照图5中的状态分析，状态与CONTER值之间的对应关系如下表所示：

状态	0	1	2	3	4	5	6
状态	0	1	2	3	4	5	6	CONTER	ALM	A2	A1	S	B1	B2	ALM

上表表明，计数器初值为3，对应状态分析中的S状态，一个A条件出现使CONTER减“1”一次，即状态机转移到A1状态，以此类推，当连续出现2次A条件而未出现B条件时，计数器值为1，对应的状态为A2，则如果下一个条件仍为A时，计数器值将减为0，对应状态机转移到ALM状态，此时检测装置应该进行锁相环的失效处理，如进行报警等；同理，一个B条件出现使CONTER加“1”一次，即状态机转移到B1状态，以此类推，当连续出现2次B条件而未出现A条件时，计数器值为5，对应的状态为B2，则如果下一个条件仍为B时，计数器值将增加到6，对应状态机转移到ALM状态，此时检测装置应该进行锁相环的失效处理，如进行报警等。

失效检测/失锁检测单元的实现可以通过超高速集成电路硬件描述语言(VHDL，very high speed integrated circuit hardware description language)描述如下：

if(逻辑处于复位状态或CPU命令复位状态机)then

CONTER＜＝3；

没有告警/清除告警；

elsif(时钟CLK的上升沿)then

if(条件A和条件B同时成立)；

CONTER＜＝CONTER；

elsif(只有条件A成立)；

CONTER＜＝CONTER-1；

elsif(只有条件B成立)；

CONTER＜＝CONTER+1；

end if；

if(CONTER＝0或CONTER＝6)then

失效告警；

end if；

由以上描述可知，该失效检测/失锁检测单元所需要的逻辑资源与CLK、CLKA、CLKB的时钟频率没有关系，所需要的逻辑资源较少。本实施例中，所需的逻辑资源仅包括：2个CLKA沿检测触发器和2个CLKB沿检测触发器，用于分别检测时钟CLKA和CLKB的时钟脉冲；3个状态机触发器，根据沿检测触发单元的检测结果，在条件A、条件B和条件AB分别出现时控制计数器进行计数；1个告警指示信号触发器，判断计数器的值是否到达预置为进行告警处理的数值，若是则发送锁相环失效的告警。上述检测单元中共使用8个触发器资源，因此，与现有的锁相环失效检测技术相比，依据本发明所使用的逻辑资源相对较少，并且，该失效检测/失锁检测单元的可移植性很好，便于技术共享。

上述步骤3的描述可知：该步骤中，对于二时钟脉冲数的个数差，门限设定为2个脉冲，即当输出时钟脉冲个数多于或少于参考时钟脉冲的个数3个或3个以上时，具体为计数器的值达到0或6时，即认为锁相环失效；由上段分析可知，步骤3的上述实现方法所使用的逻辑资源较少，因而上述实施例为本发明的一较佳实施例。除此之外，步骤3仍有其他实现方法，如：预置两个计数器分别对检测到的二时钟脉冲进行计数，并实时计算二计数器的差值，判断是否超过预置的门限(推荐门限值为2)，对于二计数器可以采取定期清零的方法以避免占用过多的计数器资源。综上所述，步骤3具有多种实现方式，其核心思想均为获取输出时钟脉冲与参考时钟脉冲的个数差，并判断该数差是否大于预置的门限，但究其所占用的逻辑资源而言，第一实施例为本发明的较佳实施方式。

参照图5，上述实施例中，在状态S和状态ALM之间设置了两个中间状态，对应于计数器值为在3和告警值0或6之间分别具有2个单位值。除该设置外，在S状态和ALM状态间设置一个中间状态或两个以上中间状态同样可以实现本发明。中间状态设置的越少，则对相位抖动的要求越严格。

假设在S状态和ALM状态间分别设置中间状态A1和B1，对应于失效检测/失锁检测单元的实现为：

状态	0	1	2	3	4
状态	0	1	2	3	4	CONTER	ALM	A1	S	B1	ALM

若当前状态机处于S状态，即对应计数器的2，如果连续出现两次条件A或条件B(即连续两次获得输出时钟脉冲或连续两次获得参考时钟脉冲)，则状态机会由S状态转移到ALM状态，对应于计数器的值为0或4。参照上述对图6的分析，按照本发明所述的方法，当出现如图6所示情况时，将会做出锁相环失效告警。因而在设置一个中间状态时，该检测方法对相位抖动最敏感。

按照以上分析可知，在状态S和ALM之间设置越多的中间状态，本发明所述的检测方法对相位的抖动越不敏感，能够适应相位更加剧烈的抖动，但另一方面，随着中间状态的增多，该方法对锁相环的失效将很快变得不敏感，在锁相环失效的初期，将无法很快的判断出锁相环的失效，进而发出锁相环失效告警，降低了本方法的检测效果。综上所述，上述实施例中采用了较佳的设置方式，即如图5所示，在S和ALM之间分别设置A1、A2和B1、B2两个中间状态，同时，根据对此种设置下本发明所述方法的实现进行了具体描述。

以上对本发明所提供的锁相环失效检测方法进行了介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，因此，本说明书内容不应理解为对本发明的限制。

Claims

1、一种锁相环失效的检测方法，依据锁相环的输出时钟和参考时钟判断锁相环是否失效，其特征在于：

1)预置频率相同的输出时钟和参考时钟；

2、如权利要求1所述的锁相环失效的检测方法，其特征在于：所述检测时钟的频率不小于输出时钟和参考时钟频率的2倍。

3、如权利要求1或2所述的锁相环失效的检测方法，其特征在于：所述门限值为2。

4、如权利要求1所述的锁相环失效的检测方法，其特征在于：步骤1)具体为：通过分频器的分频，获得与参考时钟频率相同的输出时钟。