CN105676942A - 一种偏差信号产生电路及多端口可配置puf电路 - Google Patents

Abstract

本发明公开了一种偏差信号产生电路及多端口可配置PUF电路，通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻构成基准电流源，该基准电流源具有对电源电压波动和温度变化不敏感的特性，偏差信号产生电路通过共源共栅的形式复制基准电流源的电流到多路共源共栅电流镜的各个电流镜支路上，各个电流镜支路也对温度和电压不敏感，从而使得整个偏差信号产生电路具有高鲁棒性的特点；优点是采用该偏差信号产生电路的PUF电路的输出响应的唯一性、随机性以及可靠性较高，实验结果表明，该PUF电路具有良好的唯一性和随机性，且工作在不同温度(-40～125℃)和电压(1.02～1.32V)下的可靠性均大于97.4％。

Description

一种偏差信号产生电路及多端口可配置PUF电路

技术领域

本发明涉及一种偏差信号产生电路，尤其是涉及一种偏差信号产生电路及多端口可配置PUF电路。

背景技术

随着计算机技术和集成电路技术的飞速发展，信息安全与隐私越来越受到人们关注。物理不可克隆函数(PhysicalUnclonableFunction，PUF)电路，采用提取硬件纹理特性的方式，提供了一种增强信息安全的途径。这种技术最早由文献1(PAPPUR,RECHTR,TAYLORJ,etal.Physicalone-wayfunction[J].Science,2002,297(5589):2026–2030.)提出，它是集成电路领域的“DNA特征识别技术”。目前硅基PUF电路是最主要的一个研究方向，利用结构和参数相同的电路之间存在的微小工艺偏差(表现在电学特性上为时延、电压、电流偏差等)，产生具有唯一性、随机性和不可克隆性的响应。这些微小工艺偏差可分为两类：第1类为工艺参数偏差，包括掺杂浓度、氧化层厚度、扩散深度等，是由沉积和掺杂剂扩散的非均匀性导致；第2类为几何尺度偏差，主要包括晶体管宽度和长度偏差，是由光刻技术的精度决定。PUF电路输出相应的唯一性、随机性和不可克隆性这3大特性使得它在设备认证、密钥生成与存储，IP保护以及安全芯片防攻击等信息安全领域具有广阔的应用前景。

物理不可克隆性是PUF电路的固有属性，因此在PUF电路设计过程中应着重考虑输出响应的唯一性、随机性以及可靠性，PUF电路偏差信号的大小及分布是决定这些属性的重要因素。传统的PUF电路，主要利用数字电路中MOSFET的工艺参数偏差和几何尺度偏差来设计偏差信号产生电路，如RO-PUF电路中的环形振荡器、SRAM-PUF电路中的交叉耦合反相器以及Arbiter-PUF电路中的延时单元等。电流镜是模拟电路中必不可少的部分，用于实现复制输入电流到输出支路，然而由于输入-输出电路之间的随机工艺偏差和系统误差，使得复制到输出支路上的电流会围绕输入电流大小产生偏差。

鉴此，利用电流镜的随机工艺偏差来设计偏差信号产生电路，继而采用该偏差信号产生电路构建PUF电路，对提高PUF电路输出响应的唯一性、随机性以及可靠性具有重要意义。

发明内容

本发明所要解决的技术问题之一是提供一种可以提高PUF电路输出响应的唯一性、随机性以及可靠性的偏差信号产生电路。

本发明解决上述技术问题之一所采用的技术方案为：一种偏差信号产生电路，包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关，m为大于等于2的整数；

所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻，所述的分压电路包括第二电阻和第三电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极、所述的第一电阻的一端、所述的第二电阻的一端和所述的第三电阻的一端均接入电源，所述的第一电阻的另一端和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第三PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端；所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第五NMOS管的源极均接地；所述的多路共源共栅电流镜包括m个电路结构相同的电流镜支路，所述的电流镜支路包括第六NMOS管和第七NMOS管，所述的第六NMOS管的源极为所述的电流镜支路的输出端，所述的第六NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第六NMOS管的栅极为所述的电流镜支路的第一输入端，所述的第七NMOS管的栅极为所述的电流镜支路的第二输入端，m个所述的电流镜支路的第一输入端均和所述的基准电流源的第一输出端连接，m个所述的电流镜支路的第二输入端均和所述的基准电流源的第二输出端连接，第j个所述的电流镜支路的输出端和第j个所述的逻辑控制信号开关的第1脚连接，第j个所述的逻辑控制信号开关的输入信号控制端为所述的偏差信号产生电路的第j输入端，j＝1,2，…，m，m个所述的逻辑控制信号开关的第2脚和所述的第二电阻的另一端连接且其连接端为所述的偏差信号产生电路的第一输出端，m个所述的逻辑控制信号开关的第3脚和所述的第三电阻的另一端连接且其连接端为所述的偏差信号产生电路的第二输出端。

所述的逻辑控制信号开关包括第八NMOS管和第九NMOS管，所述的第八NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的逻辑控制信号开关的输入信号控制端，所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的逻辑控制信号开关的第1脚，所述的第八NMOS管的漏极为所述的逻辑控制信号开关的第2脚，所述的第九NMOS管的漏极为所述的逻辑控制信号开关的第3脚。

与现有技术相比，本发明的偏差信号产生电路的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻构成基准电流源，该基准电流源具有对电源电压波动和温度变化不敏感的特性，偏差信号产生电路通过共源共栅的形式复制基准电流源的电流到多路共源共栅电流镜的各个电流镜支路上，使得各个电流镜支路也具备对温度和电压不敏感的特性，从而使得整个偏差信号产生电路具有高鲁棒性的特点，由此应用于PUF电路时可以提高PUF电路输出响应的唯一性、随机性以及可靠性。

本发明所要解决的技术问题之二是提供一种多端口可配置PUF电路，该PUF电路的输出响应具有较高的唯一性、随机性以及可靠性。

本发明解决上述技术问题之二所采用的技术方案为：一种多端口可配置PUF电路，包括m位输入寄存器、偏差电压源、两个判决器阵列和N个异或门，所述的偏差电压源包括n位偏差信号产生电路，所述的异或门具有第一输入端、第二输入端和输出端，每个所述的判决器阵列均包括N个判决器，所述的判决器具有第一输入端、第二输入端和输出端，两个判决器阵列分别为第一判决器阵列和第二判决器阵列，m为大于等于2的整数，n为大于等于2的整数，N＝n(n-1)/2；所述的偏差信号产生电路包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关，m为大于等于2的整数；所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻，所述的分压电路包括第二电阻和第三电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极、所述的第一电阻的一端、所述的第二电阻的一端和所述的第三电阻的一端均接入电源，所述的第一电阻的另一端和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第三PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端；所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第五NMOS管的源极均接地；所述的多路共源共栅电流镜包括m个电路结构相同的电流镜支路，所述的电流镜支路包括第六NMOS管和第七NMOS管，所述的第六NMOS管的源极为所述的电流镜支路的输出端，所述的第六NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第六NMOS管的栅极为所述的电流镜支路的第一输入端，所述的第七NMOS管的栅极为所述的电流镜支路的第二输入端，m个所述的电流镜支路的第一输入端均和所述的基准电流源的第一输出端连接，m个所述的电流镜支路的第二输入端均和所述的基准电流源的第二输出端连接，第j个所述的电流镜支路的输出端和第j个所述的逻辑控制信号开关的第1脚连接，第j个所述的逻辑控制信号开关的输入信号控制端为所述的偏差信号产生电路的第j输入端，j＝1，2，…，m，m个所述的逻辑控制信号开关的第2脚和所述的第二电阻的另一端连接且其连接端为所述的偏差信号产生电路的第一输出端，m个所述的逻辑控制信号开关的第3脚和所述的第三电阻的另一端连接且其连接端为所述的偏差信号产生电路的第二输出端；m位所述的输入寄存器的输入端连接且其连接端为所述的多端口可配置PUF电路的输入端，第j位所述的输入寄存器的输出端分别与n位所述的偏差信号产生电路的第j输入端连接；第q位所述的偏差信号产生电路的第一输出端输出第一偏差电压V_aq，第q位所述的偏差信号产生电路的第二输出端输出第二偏差电压V_bq，q＝1，2，…，n；所述的第一偏差电压V_a1依次与所述的第一偏差电压V_a2、所述的第一偏差电压V_a3、…、所述的第一偏差电压V_an组合得到n-1个第一偏差电压对并将该n-1个第一偏差电压对依次记为第1对第一偏差电压对、第2对第一偏差电压对、…、第n-1对第一偏差电压对；所述的第一偏差电压V_a2依次与所述的第一偏差电压V_a3、所述的第一偏差电压V_a4、…、所述的第一偏差电压V_an组合得到n-2个第一偏差电压对并将该n-2个第一偏差电压对依次记为第n对第一偏差电压对、第n+1对第一偏差电压对、…、第2n-3对第一偏差电压对；以此类推，直至所述的第一偏差电压V_a(n-1)与所述的第一偏差电压V_an组合得到第n(n-1)/2对第一偏差电压对；所述的第二偏差电压V_b1依次与所述的第二偏差电压V_b2、所述的第二偏差电压V_b3、…、所述的第二偏差电压V_bn组合得到n-1个第二偏差电压对并将该n-1个第二偏差电压对依次记为第1对第二偏差电压对、第2对第二偏差电压对、…、第n-1对第二偏差电压对；所述的第二偏差电压V_b2依次与所述的第二偏差电压V_b3、所述的第二偏差电压V_b4、…、所述的第二偏差电压V_bn组合得到n-2个第二偏差电压对并将该n-2个第二偏差电压对依次记为第n对第二偏差电压对、第n+1对第二偏差电压对、…、第2n-3对第二偏差电压对；以此类推，直至所述的第二偏差电压V_b(n-1)与所述的第二偏差电压V_bn组合得到第n(n-1)/2对第二偏差电压对；所述的第一判决器阵列中的第g个判决器的第一输入端和第二输入端接入所述的第g对第一偏差电压对，所述的第二判决器阵列中的第g个判决器的第一输入端和第二输入端接入所述的第g对第二偏差电压对，所述的第一判决器阵列中的第g个判决器的输出端和所述的第g个异或门的第一输入端连接，所述的第二判决器阵列中的第g个判决器的输出端和所述的第g个异或门的第二输入端连接，g＝1，2，…，N。

所述的逻辑控制信号开关包括第八NMOS管和第九NMOS管，所述的第八NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的逻辑控制信号开关的输入信号控制端，所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的逻辑控制信号开关的第1脚，所述的第八NMOS管的漏极为所述的逻辑控制信号开关的第2脚，所述的第九NMOS管的漏极为所述的逻辑控制信号开关的第3脚。

所述的判决器包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第十NMOS管的漏极和所述的第十一NMOS管的栅极连接且其连接端为所述的判决器的输出端，所述的第五PMOS管的栅极和所述的第八PMOS管的栅极连接其连接端为所述的判决器的第一使能信号输入端，所述的第六PMOS管的栅极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第十NMOS管的栅极和所述的第十一NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十二NMOS管的源极、所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的源极接地，所述的第十二NMOS管的栅极为所述的判决器的第一输入端，所述的第十三NMOS管的栅极为所述的判决器的第二输入端，所述的第十四NMOS管的栅极为所述的判决器的第二使能信号输入端。该判决器通过第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管构成，结构简单，输出响应延迟时间短，对偏差电压的检测具有较高的灵敏度，进一步提高多端口可配置PUF电路的唯一性、随机性以及可靠性。

与现有技术相比，本发明的多端口可配置PUF电路的优点在于通过m位输入寄存器、偏差电压源、两个判决器阵列和N个异或门来构造多端口可配置PUF电路，偏差电压源包括n位偏差信号产生电路，通过第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻构成基准电流源，该基准电流源具有对电源电压波动和温度变化不敏感的特性，偏差信号产生电路通过共源共栅的形式复制基准电流源的电流到多路共源共栅电流镜的各个电流镜支路上，使得各个电流镜支路也具备对温度和电压不敏感的特性，从而使得整个偏差信号产生电路具有高鲁棒性的特点，由此使PUF电路的输出响应具有较高的唯一性、随机性以及可靠性，另外通过外部输入的激励信号配置偏差信号产生电路，使其在不更换硬件电路的前提下，输出多组密钥，由此多端口可配置PUF电路可以在一个时钟周期内输出多位密钥；实验结果表明，该PUF电路具有良好的唯一性和随机性，且工作在不同温度(-40～125℃)和电压(1.02～1.32V)下的可靠性均大于97.4％。

附图说明

图1为本发明的偏差信号产生电路的电路图；

图2(a)为本发明的偏差信号产生电路的电流镜支路的电路图；

图2(b)为本发明的偏差信号产生电路的逻辑控制信号开关的电路图；

图3为本发明的多端口可配置PUF电路的结构图；

图4为本发明的多端口可配置PUF电路的判决器的电路图；

图5(a)为本发明的多端口可配置PUF电路在激励信号的HW为1-3时，各端口输出响应的随机性拟合曲线图；

图5(b)为本发明的多端口可配置PUF电路在激励信号的HW为4-6时，各端口输出响应的随机性拟合曲线图；

图5(c)为本发明的多端口可配置PUF电路在激励信号的HW为7-9时，各端口输出响应的随机性拟合曲线图；

图6(a)为本发明的多端口可配置PUF电路的可靠性随温度变化的曲线图；

图6(b)为本发明的多端口可配置PUF电路的可靠性随电压变化的曲线图。

具体实施方式

本发明公开了一种偏差信号产生电路，以下结合附图实施例对本发明的偏差信号产生电路作进一步详细描述。

实施例一：如图1和图2(a)所示，一种偏差信号产生电路，包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关S1、S2、…、Sm，m为大于等于2的整数；

基准电流源包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第一电阻R1，分压电路包括第二电阻R2和第三电阻R3；第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极、第一电阻R1的一端、第二电阻R2的一端和第三电阻R3的一端均接入电源，第一电阻R1的另一端和第三PMOS管P3的源极连接，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一PMOS管P1的漏极和第一NMOS管N1的漏极连接，第二PMOS管P2的漏极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接，第三PMOS管P3的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第四NMOS管N4的栅极连接且其连接端为基准电流源的第一输出端，第四NMOS管N4的源极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为基准电流源的第二输出端；第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第五NMOS管N5的源极均接地；多路共源共栅电流镜包括m个电路结构相同的电流镜支路，电流镜支路包括第六NMOS管N6和第七NMOS管N7，第六NMOS管N6的源极为电流镜支路的输出端，第六NMOS管N6的漏极和第七NMOS管N7的漏极连接，第七NMOS管N7的源极接地，第六NMOS管N6的栅极为电流镜支路的第一输入端，第七NMOS管N7的栅极为电流镜支路的第二输入端，m个电流镜支路的第一输入端均和基准电流源的第一输出端连接，m个电流镜支路的第二输入端均和基准电流源的第二输出端连接，第j个电流镜支路的输出端和第j个逻辑控制信号开关的第1脚连接，第j个逻辑控制信号开关的输入信号控制端为偏差信号产生电路的第j输入端，j＝1,2，…，m，m个逻辑控制信号开关的第2脚和第二电阻R2的另一端连接且其连接端为偏差信号产生电路的第一输出端，m个逻辑控制信号开关的第3脚和第三电阻R3的另一端连接且其连接端为偏差信号产生电路的第二输出端。

实施例二：如图1和图2(a)所示，一种偏差信号产生电路，包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关S1、S2、…、Sm，m为大于等于2的整数；

基准电流源包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第一电阻R1，分压电路包括第二电阻R2和第三电阻R3；第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极、第一电阻R1的一端、第二电阻R2的一端和第三电阻R3的一端均接入电源，第一电阻R1的另一端和第三PMOS管P3的源极连接，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一PMOS管P1的漏极和第一NMOS管N1的漏极连接，第二PMOS管P2的漏极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接，第三PMOS管P3的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第四NMOS管N4的栅极连接且其连接端为基准电流源的第一输出端，第四NMOS管N4的源极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为基准电流源的第二输出端；第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第五NMOS管N5的源极均接地；多路共源共栅电流镜包括m个电路结构相同的电流镜支路，电流镜支路包括第六NMOS管N6和第七NMOS管N7，第六NMOS管N6的源极为电流镜支路的输出端，第六NMOS管N6的漏极和第七NMOS管N7的漏极连接，第七NMOS管N7的源极接地，第六NMOS管N6的栅极为电流镜支路的第一输入端，第七NMOS管N7的栅极为电流镜支路的第二输入端，m个电流镜支路的第一输入端均和基准电流源的第一输出端连接，m个电流镜支路的第二输入端均和基准电流源的第二输出端连接，第j个电流镜支路的输出端和第j个逻辑控制信号开关的第1脚连接，第j个逻辑控制信号开关的输入信号控制端为偏差信号产生电路的第j输入端，j＝1,2，…，m，m个逻辑控制信号开关的第2脚和第二电阻R2的另一端连接且其连接端为偏差信号产生电路的第一输出端，m个逻辑控制信号开关的第3脚和第三电阻R3的另一端连接且其连接端为偏差信号产生电路的第二输出端。

如图2(b)所示，本实施例中，逻辑控制信号开关包括第八NMOS管N8和第九NMOS管N9，第八NMOS管N8的栅极和第九NMOS管N9的栅极连接且其连接端为逻辑控制信号开关的输入信号控制端，第八NMOS管N8的源极和第九NMOS管N9的源极连接且其连接端为逻辑控制信号开关的第1脚，第八NMOS管N8的漏极为逻辑控制信号开关的第2脚，第九NMOS管N9的漏极为逻辑控制信号开关的第3脚。

本发明还公开了一种采用上述偏差信号产生电路的多端口可配置PUF电路，以下结合附图实施例对本发明的多端口可配置PUF电路作进一步详细描述。

实施例一：如图1、图2(a)和图3所示，一种多端口可配置PUF电路，包括m位输入寄存器D1、D2、…、Dm、偏差电压源、两个判决器阵列和N个异或门X1、X2、…、XN，偏差电压源包括n位偏差信号产生电路DU1、DU2、…、DUn，异或门具有第一输入端、第二输入端和输出端，每个判决器阵列均包括N个判决器A1、A2、…、AN，判决器具有第一输入端、第二输入端和输出端，两个判决器阵列分别为第一判决器阵列T1和第二判决器阵列T2，m为大于等于2的整数，n为大于等于2的整数，N＝n(n-1)/2；

偏差信号产生电路包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关S1、S2、…、Sm，m为大于等于2的整数；基准电流源包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第一电阻，分压电路包括第二电阻和第三电阻；第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极、第一电阻的一端、第二电阻的一端和第三电阻的一端均接入电源，第一电阻的另一端和第三PMOS管P3的源极连接，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一PMOS管P1的漏极和第一NMOS管N1的漏极连接，第二PMOS管P2的漏极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接，第三PMOS管P3的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第四NMOS管N4的栅极连接且其连接端为基准电流源的第一输出端，第四NMOS管N4的源极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为基准电流源的第二输出端；第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第五NMOS管N5的源极均接地；多路共源共栅电流镜包括m个电路结构相同的电流镜支路，电流镜支路包括第六NMOS管N6和第七NMOS管N7，第六NMOS管N6的源极为电流镜支路的输出端，第六NMOS管N6的漏极和第七NMOS管N7的漏极连接，第七NMOS管N7的源极接地，第六NMOS管N6的栅极为电流镜支路的第一输入端，第七NMOS管N7的栅极为电流镜支路的第二输入端，m个电流镜支路的第一输入端均和基准电流源的第一输出端连接，m个电流镜支路的第二输入端均和基准电流源的第二输出端连接，第j个电流镜支路的输出端和第j个逻辑控制信号开关的第1脚连接，第j个逻辑控制信号开关的输入信号控制端为偏差信号产生电路的第j输入端，j＝1，2，…，m，m个逻辑控制信号开关的第2脚和第二电阻的另一端连接且其连接端为偏差信号产生电路的第一输出端，m个逻辑控制信号开关的第3脚和第三电阻的另一端连接且其连接端为偏差信号产生电路的第二输出端；

m位输入寄存器的输入端连接且其连接端为多端口可配置PUF电路的输入端，第j位输入寄存器的输出端分别与n位偏差信号产生电路的第j输入端连接；

第q位偏差信号产生电路的第一输出端输出第一偏差电压V_aq，第q位偏差信号产生电路的第二输出端输出第二偏差电压V_bq，q＝1，2，…，n；

第一偏差电压V_a1依次与第一偏差电压V_a2、第一偏差电压V_a3、…、第一偏差电压V_an组合得到n-1个第一偏差电压对并将该n-1个第一偏差电压对依次记为第1对第一偏差电压对、第2对第一偏差电压对、…、第n-1对第一偏差电压对；第一偏差电压V_a2依次与第一偏差电压V_a3、第一偏差电压V_a4、…、第一偏差电压V_an组合得到n-2个第一偏差电压对并将该n-2个第一偏差电压对依次记为第n对第一偏差电压对、第n+1对第一偏差电压对、…、第2n-3对第一偏差电压对；以此类推，直至第一偏差电压V_a(n-1)与第一偏差电压V_an组合得到第n(n-1)/2对第一偏差电压对；第二偏差电压V_b1依次与第二偏差电压V_b2、第二偏差电压V_b3、…、第二偏差电压V_bn组合得到n-1个第二偏差电压对并将该n-1个第二偏差电压对依次记为第1对第二偏差电压对、第2对第二偏差电压对、…、第n-1对第二偏差电压对；第二偏差电压V_b2依次与第二偏差电压V_b3、第二偏差电压V_b4、…、第二偏差电压V_bn组合得到n-2个第二偏差电压对并将该n-2个第二偏差电压对依次记为第n对第二偏差电压对、第n+1对第二偏差电压对、…、第2n-3对第二偏差电压对；以此类推，直至第二偏差电压V_b(n-1)与第二偏差电压V_bn组合得到第n(n-1)/2对第二偏差电压对；

第一判决器阵列中的第g个判决器的第一输入端和第二输入端接入第g对第一偏差电压对，第二判决器阵列中的第g个判决器的第一输入端和第二输入端接入第g对第二偏差电压对，第一判决器阵列中的第g个判决器的输出端和第g个异或门的第一输入端连接，第二判决器阵列中的第g个判决器的输出端和第g个异或门的第二输入端连接，g＝1，2，…，N。

如图2(b)所示，本实施例中，逻辑控制信号开关包括第八NMOS管N8和第九NMOS管N9，第八NMOS管N8的栅极和第九NMOS管N9的栅极连接且其连接端为逻辑控制信号开关的输入信号控制端，第八NMOS管N8的源极和第九NMOS管N9的源极连接且其连接端为逻辑控制信号开关的第1脚，第八NMOS管N8的漏极为逻辑控制信号开关的第2脚，第九NMOS管N9的漏极为逻辑控制信号开关的第3脚。

本实施例中，输入寄存器、判决器和异或门均采用其技术领域的成熟产品。

实施例二：如图1、图2(a)和图3所示，一种多端口可配置PUF电路，包括m位输入寄存器D1、D2、…、Dm、偏差电压源、两个判决器阵列和N个异或门X1、X2、…、XN，偏差电压源包括n位偏差信号产生电路DU1、DU2、…、DUn，异或门具有第一输入端、第二输入端和输出端，每个判决器阵列均包括N个判决器A1、A2、…、AN，判决器具有第一输入端、第二输入端和输出端，两个判决器阵列分别为第一判决器阵列T1和第二判决器阵列T2，m为大于等于2的整数，n为大于等于2的整数，N＝n(n-1)/2；

偏差信号产生电路包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关S1、S2、…、Sm，m为大于等于2的整数；基准电流源包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第一电阻，分压电路包括第二电阻和第三电阻；第一PMOS管P1的源极、第二PMOS管P2的源极、第四PMOS管P4的源极、第一电阻的一端、第二电阻的一端和第三电阻的一端均接入电源，第一电阻的另一端和第三PMOS管P3的源极连接，第一PMOS管P1的栅极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一PMOS管P1的漏极和第一NMOS管N1的漏极连接，第二PMOS管P2的漏极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接，第三PMOS管P3的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第三NMOS管N3的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第四NMOS管N4的栅极连接且其连接端为基准电流源的第一输出端，第四NMOS管N4的源极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为基准电流源的第二输出端；第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极和第五NMOS管N5的源极均接地；多路共源共栅电流镜包括m个电路结构相同的电流镜支路，电流镜支路包括第六NMOS管N6和第七NMOS管N7，第六NMOS管N6的源极为电流镜支路的输出端，第六NMOS管N6的漏极和第七NMOS管N7的漏极连接，第七NMOS管N7的源极接地，第六NMOS管N6的栅极为电流镜支路的第一输入端，第七NMOS管N7的栅极为电流镜支路的第二输入端，m个电流镜支路的第一输入端均和基准电流源的第一输出端连接，m个电流镜支路的第二输入端均和基准电流源的第二输出端连接，第j个电流镜支路的输出端和第j个逻辑控制信号开关的第1脚连接，第j个逻辑控制信号开关的输入信号控制端为偏差信号产生电路的第j输入端，j＝1，2，…，m，m个逻辑控制信号开关的第2脚和第二电阻的另一端连接且其连接端为偏差信号产生电路的第一输出端，m个逻辑控制信号开关的第3脚和第三电阻的另一端连接且其连接端为偏差信号产生电路的第二输出端；

m位输入寄存器的输入端连接且其连接端为多端口可配置PUF电路的输入端，第j位输入寄存器的输出端分别与n位偏差信号产生电路的第j输入端连接；

第q位偏差信号产生电路的第一输出端输出第一偏差电压V_aq，第q位偏差信号产生电路的第二输出端输出第二偏差电压V_bq，q＝1，2，…，n；

第一偏差电压V_a1依次与第一偏差电压V_a2、第一偏差电压V_a3、…、第一偏差电压V_an组合得到n-1个第一偏差电压对并将该n-1个第一偏差电压对依次记为第1对第一偏差电压对、第2对第一偏差电压对、…、第n-1对第一偏差电压对；第一偏差电压V_a2依次与第一偏差电压V_a3、第一偏差电压V_a4、…、第一偏差电压V_an组合得到n-2个第一偏差电压对并将该n-2个第一偏差电压对依次记为第n对第一偏差电压对、第n+1对第一偏差电压对、…、第2n-3对第一偏差电压对；以此类推，直至第一偏差电压V_a(n-1)与第一偏差电压V_an组合得到第n(n-1)/2对第一偏差电压对；第二偏差电压V_b1依次与第二偏差电压V_b2、第二偏差电压V_b3、…、第二偏差电压V_bn组合得到n-1个第二偏差电压对并将该n-1个第二偏差电压对依次记为第1对第二偏差电压对、第2对第二偏差电压对、…、第n-1对第二偏差电压对；第二偏差电压V_b2依次与第二偏差电压V_b3、第二偏差电压V_b4、…、第二偏差电压V_bn组合得到n-2个第二偏差电压对并将该n-2个第二偏差电压对依次记为第n对第二偏差电压对、第n+1对第二偏差电压对、…、第2n-3对第二偏差电压对；以此类推，直至第二偏差电压V_b(n-1)与第二偏差电压V_bn组合得到第n(n-1)/2对第二偏差电压对；

第一判决器阵列中的第g个判决器的第一输入端和第二输入端接入第g对第一偏差电压对，第二判决器阵列中的第g个判决器的第一输入端和第二输入端接入第g对第二偏差电压对，第一判决器阵列中的第g个判决器的输出端和第g个异或门的第一输入端连接，第二判决器阵列中的第g个判决器的输出端和第g个异或门的第二输入端连接，g＝1，2，…，N。

如图2(b)所示，本实施例中，逻辑控制信号开关包括第八NMOS管N8和第九NMOS管N9，第八NMOS管N8的栅极和第九NMOS管N9的栅极连接且其连接端为逻辑控制信号开关的输入信号控制端，第八NMOS管N8的源极和第九NMOS管N9的源极连接且其连接端为逻辑控制信号开关的第1脚，第八NMOS管N8的漏极为逻辑控制信号开关的第2脚，第九NMOS管N9的漏极为逻辑控制信号开关的第3脚。

如图4所示，本实施例中，判决器包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13和第十四NMOS管N14；第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极均接入电源，第五PMOS管P5的漏极、第六PMOS管P6的漏极、第七PMOS管P7的栅极、第十NMOS管N10的漏极和第十一NMOS管N11的栅极连接且其连接端为判决器的输出端，第五PMOS管P5的栅极和第八PMOS管P8的栅极连接其连接端为判决器的第一使能信号输入端，第六PMOS管P6的栅极、第七PMOS管P7的漏极、第八PMOS管P8的漏极、第十NMOS管N10的栅极和第十一NMOS管N11的漏极连接，第十NMOS管N10的源极和第十二NMOS管N12的漏极连接，第十一NMOS管N11的源极和第十三NMOS管N13的漏极连接，第十二NMOS管N12的源极、第十三NMOS管N13的源极和第十四NMOS管N14的漏极连接，第十四NMOS管N14的源极接地，第十二NMOS管N12的栅极为判决器的第一输入端，第十三NMOS管N13的栅极为判决器的第二输入端，第十四NMOS管N14的栅极为判决器的第二使能信号输入端。

本实施例中，输入寄存器和异或门均采用其技术领域的成熟产品。

采用SMICLP65nmmc工艺库，利用Spectre对激励长度为9bit具有36个输出端口(m＝n＝9)的PUF电路进行计算机仿真测试，分别验证其输出响应的唯一性、随机性和可靠性。

唯一性表征同一类型的PUF电路的任意个体与其他个体的区分度，即产生唯一标识自身的数字信息的能力。通常采用统计同一类型PUF不同个体输出响应间汉明距离(HammingDistance，HD)的方式衡量，理想情况下其值为50％。k个PUF电路的片间汉明距离HD_p可由式(1)计算：

${\mathrm{HD}}_p=\frac{2}{k(k-1)}\underset{i=1}{\overset{k-1}{\Σ}}\underset{j=i+1}{\overset{k}{\Σ}}\frac{HD(R_i,R_j)}{N}---\left(1\right)$

其中，R_i和R_j分别表示第i个和第j个PUF电路产生的N比特输出响应。则在w组不同激励下，k个PUF电路的平均片间汉明距离E(HD_p)可由式(2)计算：

$E\left({\mathrm{HD}}_p\right)=\frac{1}{w}\underset{l=1}{\overset{w}{\Σ}}{\mathrm{HD}}_{pl}\×100\%---\left(2\right)$

在同一组激励下对本发明的PUF电路进行10000次MonteCarlo仿真(k＝10000)，继而得到10000个长度为36比特(N＝36)的输出响应。为了实验结果的准确性，选取9组(w＝9)汉明重量(HammingWeight，HW)逐次加1的激励重复以上实验，记录数据并利用式(2)计算E(HD_p)为48.6％。

随机性表征PUF电路输出逻辑0和逻辑1的分布情况。理想情况下，PUF电路输出逻辑0和逻辑1的概率相等,随机性为100％。PUF电路输出数据的随机性可通过式(3)计算：

随机性＝(1-|2P(R＝1)-1|)×100％(3)

其中，P(R＝1)表示输出数值中逻辑电平1的概率。为准确测试所提PUF电路输出响应的随机性，选取9组HW逐次加1的激励，在每一组激励下进行10000次MonteCarlo仿真，统计各输出端口响应中逻辑1的概率，并通过式(3)计算随机性，各端口输出响应的随机性随激励HW增加的拟合曲线如图5(a)～5(c)所示。分析图5(a)～5(c)可知本发明的PUF电路各端口输出数据的随机性均大于97％。

可靠性作为PUF电路重要的性能指标，用于说明PUF电路在不同工作环境中的性能。在M种不同环境下，PUF电路的可靠性可通过式(4)衡量。

其中，E(HD_q)表示平均片内汉明距离，R_r和R_i分别表示工作在理想条件下(1.2V/25℃)和第i种对比条件下的Nbit输出响应。首先在1.2V/25℃条件下，对电路施加9组HW逐次加1的激励，从而得到9组长度为36bit的输出响应，以此作为参考响应。然后使电路工作在不同的温度和电压下，在每一种环境下施加与参考响应相同的激励，统计输出响应相对于参考响应改变的位数，并通过式(4)计算可靠性。统计结果如图6(a)和图6(b)所示，分析图6(a)和图6(b)可知，本发明的PUF电路工作在不同温度(-40～125℃)和电压(1.08～1.32V)下的可靠性均分别高于97.8％和97.4％。

本发明的PUF电路与其他类型PUF电路性能对比如表1所示。由表1可知，本发明的多端口可配置PUF电路单比特面积最小、可靠性最高。

表1不同类型PUF电路性能对比

Claims (5)

1.一种偏差信号产生电路，其特征在于包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关，m为大于等于2的整数；所述的逻辑控制信号开关具有输入信号控制端、第1脚、第2脚和第3脚；

所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻，所述的分压电路包括第二电阻和第三电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极、所述的第一电阻的一端、所述的第二电阻的一端和所述的第三电阻的一端均接入电源，所述的第一电阻的另一端和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第三PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端；所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第五NMOS管的源极均接地；所述的多路共源共栅电流镜包括m个电路结构相同的电流镜支路，所述的电流镜支路包括第六NMOS管和第七NMOS管，所述的第六NMOS管的源极为所述的电流镜支路的输出端，所述的第六NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第六NMOS管的栅极为所述的电流镜支路的第一输入端，所述的第七NMOS管的栅极为所述的电流镜支路的第二输入端，m个所述的电流镜支路的第一输入端均和所述的基准电流源的第一输出端连接，m个所述的电流镜支路的第二输入端均和所述的基准电流源的第二输出端连接，

第j个所述的电流镜支路的输出端和第j个所述的逻辑控制信号开关的第1脚连接，第j个所述的逻辑控制信号开关的输入信号控制端为所述的偏差信号产生电路的第j输入端，j＝1,2，…，m，m个所述的逻辑控制信号开关的第2脚和所述的第二电阻的另一端连接且其连接端为所述的偏差信号产生电路的第一输出端，m个所述的逻辑控制信号开关的第3脚和所述的第三电阻的另一端连接且其连接端为所述的偏差信号产生电路的第二输出端。

2.根据权利要求1所述的一种偏差信号产生电路，其特征在于所述的逻辑控制信号开关包括第八NMOS管和第九NMOS管，所述的第八NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的逻辑控制信号开关的输入信号控制端，所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的逻辑控制信号开关的第1脚，所述的第八NMOS管的漏极为所述的逻辑控制信号开关的第2脚，所述的第九NMOS管的漏极为所述的逻辑控制信号开关的第3脚。

3.一种多端口可配置PUF电路，其特征在于包括m位输入寄存器、偏差电压源、两个判决器阵列和N个异或门，所述的偏差电压源包括n位偏差信号产生电路，所述的异或门具有第一输入端、第二输入端和输出端，每个所述的判决器阵列均包括N个判决器，所述的判决器具有第一输入端、第二输入端和输出端，两个判决器阵列分别为第一判决器阵列和第二判决器阵列，m为大于等于2的整数，n为大于等于2的整数，N＝n(n-1)/2；

所述的偏差信号产生电路包括基准电流源、分压电路、多路共源共栅电流镜和m个逻辑控制信号开关，m为大于等于2的整数；所述的基准电流源包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第一电阻，所述的分压电路包括第二电阻和第三电阻；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第四PMOS管的源极、所述的第一电阻的一端、所述的第二电阻的一端和所述的第三电阻的一端均接入电源，所述的第一电阻的另一端和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第四PMOS管的栅极、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第二PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第三PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的基准电流源的第一输出端，所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的基准电流源的第二输出端；所述的第一NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第五NMOS管的源极均接地；所述的多路共源共栅电流镜包括m个电路结构相同的电流镜支路，所述的电流镜支路包括第六NMOS管和第七NMOS管，所述的第六NMOS管的源极为所述的电流镜支路的输出端，所述的第六NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第六NMOS管的栅极为所述的电流镜支路的第一输入端，所述的第七NMOS管的栅极为所述的电流镜支路的第二输入端，m个所述的电流镜支路的第一输入端均和所述的基准电流源的第一输出端连接，m个所述的电流镜支路的第二输入端均和所述的基准电流源的第二输出端连接，第j个所述的电流镜支路的输出端和第j个所述的逻辑控制信号开关的第1脚连接，第j个所述的逻辑控制信号开关的输入信号控制端为所述的偏差信号产生电路的第j输入端，j＝1，2，…，m，m个所述的逻辑控制信号开关的第2脚和所述的第二电阻的另一端连接且其连接端为所述的偏差信号产生电路的第一输出端，m个所述的逻辑控制信号开关的第3脚和所述的第三电阻的另一端连接且其连接端为所述的偏差信号产生电路的第二输出端；

m位所述的输入寄存器的输入端连接且其连接端为所述的多端口可配置PUF电路的输入端，第j位所述的输入寄存器的输出端分别与n位所述的偏差信号产生电路的第j输入端连接；

第q位所述的偏差信号产生电路的第一输出端输出第一偏差电压V_aq，第q位所述的偏差信号产生电路的第二输出端输出第二偏差电压V_bq，q＝1，2，…，n；

所述的第一偏差电压V_a1依次与所述的第一偏差电压V_a2、所述的第一偏差电压V_a3、…、所述的第一偏差电压V_an组合得到n-1个第一偏差电压对并将该n-1个第一偏差电压对依次记为第1对第一偏差电压对、第2对第一偏差电压对、…、第n-1对第一偏差电压对；所述的第一偏差电压V_a2依次与所述的第一偏差电压V_a3、所述的第一偏差电压V_a4、…、所述的第一偏差电压V_an组合得到n-2个第一偏差电压对并将该n-2个第一偏差电压对依次记为第n对第一偏差电压对、第n+1对第一偏差电压对、…、第2n-3对第一偏差电压对；以此类推，直至所述的第一偏差电压V_a(n-1)与所述的第一偏差电压V_an组合得到第n(n-1)/2对第一偏差电压对；所述的第二偏差电压V_b1依次与所述的第二偏差电压V_b2、所述的第二偏差电压V_b3、…、所述的第二偏差电压V_bn组合得到n-1个第二偏差电压对并将该n-1个第二偏差电压对依次记为第1对第二偏差电压对、第2对第二偏差电压对、…、第n-1对第二偏差电压对；所述的第二偏差电压V_b2依次与所述的第二偏差电压V_b3、所述的第二偏差电压V_b4、…、所述的第二偏差电压V_bn组合得到n-2个第二偏差电压对并将该n-2个第二偏差电压对依次记为第n对第二偏差电压对、第n+1对第二偏差电压对、…、第2n-3对第二偏差电压对；以此类推，直至所述的第二偏差电压V_b(n-1)与所述的第二偏差电压V_bn组合得到第n(n-1)/2对第二偏差电压对；

所述的第一判决器阵列中的第g个判决器的第一输入端和第二输入端接入所述的第g对第一偏差电压对，所述的第二判决器阵列中的第g个判决器的第一输入端和第二输入端接入所述的第g对第二偏差电压对，所述的第一判决器阵列中的第g个判决器的输出端和所述的第g个异或门的第一输入端连接，所述的第二判决器阵列中的第g个判决器的输出端和所述的第g个异或门的第二输入端连接，g＝1，2，…，N。

4.根据权利要求3所述的一种多端口可配置PUF电路，其特征在于所述的逻辑控制信号开关包括第八NMOS管和第九NMOS管，所述的第八NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的逻辑控制信号开关的输入信号控制端，所述的第八NMOS管的源极和所述的第九NMOS管的源极连接且其连接端为所述的逻辑控制信号开关的第1脚，所述的第八NMOS管的漏极为所述的逻辑控制信号开关的第2脚，所述的第九NMOS管的漏极为所述的逻辑控制信号开关的第3脚。

5.根据权利要求3所述的一种多端口可配置PUF电路，其特征在于所述的判决器包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第十NMOS管的漏极和所述的第十一NMOS管的栅极连接且其连接端为所述的判决器的输出端，所述的第五PMOS管的栅极和所述的第八PMOS管的栅极连接其连接端为所述的判决器的第一使能信号输入端，所述的第六PMOS管的栅极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第十NMOS管的栅极和所述的第十一NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十二NMOS管的源极、所述的第十三NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的源极接地，所述的第十二NMOS管的栅极为所述的判决器的第一输入端，所述的第十三NMOS管的栅极为所述的判决器的第二输入端，所述的第十四NMOS管的栅极为所述的判决器的第二使能信号输入端。