TWI289003B - N-domino output latch with accelerated evaluate path - Google Patents

Description

1289003 14409twf.doc/g 九、發明說明： 【相關參考專利】 本申請案之優先權於2004年4月28日提申 之美國申請案10/833493，該申請案内容併入本 案中以作為參考。 本申請案與下列審查中美國專利申請案相 關，其内容併入本案中以作為參考，其中該等美 國專利申請案與本案之授讓人相同，並具有至少 一與本案發明人相同之發明人。

申請案號 申請曰期 發明名稱 10/834900 2004/4/29 P-DOMINO OUTPUT LATCH WITH ACCELERATED EVALUATE PATH 【發明所屬之技術領域】 本發明是關於動態邏輯電路與多米諾邏輯 電路，且特別是關於一種具有加速估算路徑的N 多米諾輸出閂鎖器。 【先前技術】 ·· 最近幾年來，多米諾電路（domino circuit)的 使用逐漸頻繁，原因是它們在積體電路設計上的 速度優勢。典型的多米諾輸出閂鎖器（domino output latch)是由三部分組成·· 1) 估算級 (evaluation stage)，其中包含一個在半個時脈週 1289003 14409twf.doc/g 期（clock cycle)内預先充電到特定狀態的估算接 點（evaluation node)。而且這個估算接點的狀態 ··可，另外半個時脈週期内，根據估算級内的函數 、估算邏輯電路（functi〇n evaluati〇n i〇gi_c)的至少 一個輸入端的狀態而改變。2)問鎖級（latcMng

Stage)，於一閂鎖接點（latch node)閂鎖一估算接 點所王現的估异狀態（evaluated state)。3)緩衝 鲁、’及（buffering stage)或互補級（inverting stage)，調 整閂鎖節點的狀態，以做為輸出訊號，供應給後 面的邏輯電路。多米諾電路的速度很快，是因為 用來產生輸出訊號的訊號（也就是估算接點的狀 悲）已經預先充電（也就是預先設定）到邏輯電 位，而且也是因為函數估算邏輯電路只包含一種 邏輯裝置，也就是N通道裝置（N_channel device) 或P通道裝置（P-channel device)。多米諾電路相 對於傳統互補式金氧半導體（Complementary 響 Metal_Oxide Semiconductor，CMOS )靜態邏輯電 路（static logic)的速度優勢，是來自降低的輸入 電容（input capacitance)、更低的開關臨界電壓 (switching threshold level)、以及沒有寄生擴散 電容（parasitic diffusion capacitance)存在於估 ^ 算邏輯電路的輸出端。設計工程師發現多米諾電 路特別適合非常高速，以及對反應時間有报嚴格 要求的應用，比如微處理器（microprocessor)與數 1289003 14409twf.doc/g 位訊號處理（digital signal processing)。 雖然有相對於傳統C Μ O S邏輯電路的速度 * k勢’ Η守下的多米諾閂鎖器（d〇rnin〇 latch)的資 ^ 料到輸出時間（data-to-output time)是三個階段 的衣置延遲（也稱為「閘極延遲」（gate心1叮）） 總和。其中一個階段的延遲是來自估算級，另一 個階段的延遲來自閂鎖級，最後一個階段的延遲 • 來自緩衝級。以今日製程在90奈米（nanometer) 以下的積體電路而言，每一階段的閘極延遲大約 有15到20微微秒（picosec〇n(js，pS )，結果全 部的資料到輸出時間大約為45到6〇 ps，相當於 今曰專為鬲階應用而設計的積體電路的丨/3個 脈週期。 、 因此，有需要發展一種新的多米諾閂鎖器， 其f有上述習知優點，而又具有較短之資料到輸 I 出時間。 因此，有必要發展一種具有加速評量路徑的 多米若諾閂鎖器，以滿足對反應時間限制嚴柊 需求。 ° 【發明内容】 根據於本發明的一實施例的一種Ν •=鎖器，包括Ν估算邏輯電路（evalua^n ^logi小閃鎖邏輯電路（latching 1〇gic)、維持邏 輯電路（keeper logic)以及加速邏輯電路 1289003 14409twf.doc/g (acceleration logic) αΝ估算邏輯電路藉由一預 先充電接點（pre-charged node)輕接於第一 ρ通 . 道裝置’根據至少一個輸入資料訊號（input data . signal)估异一邏輯函數（logic function)。問鎖邏 輯電路耦接於並且回應於一時脈訊號以及預先 充電接點。閂鎖邏輯電路在時脈訊號的第一邊緣 與第二邊緣之間的估算時段（evaluati〇n peri〇d；) φ 内，根據預先充電接點的狀態控制一閂鎖接點的 狀態。閂鎖邏輯電路在估算時段之外使閂鎖接點 王現二悲狀況（tri_state condition)。維持邏輯電 路麵接於閂鎖接點，於三態狀況呈現之時維持閃 鎖接點狀態，並於一互補式閂鎖接點 (complementary latch node)提供閂鎖接點的互 補狀態（complementary state)。加速邏輯電路耦 接於並且回應於預先充電接點與互補式閂鎖接 點’並且控制一輸出接點（〇lltpUt node)的狀態。 ’本發明之又一實施例亦提出一種N多米諾 閂鎖電路，包括N估算邏輯電路、閂鎖邏輯電 路、以及加速邏輯電路。N估算邏輯電路藉由一 預先充電接點耦接於第一 P通道裝置，根據至少 一個輸入資料訊號估算一邏輯函數，其中第一 p 通道裝置有一閘極（gate)以接收時脈訊號，以及 汲極（drain)與源極麵接於一源極（source)電壓與 預先充電接點之間。閂鎖邏輯電路輕接於並且回 1289003 14409twf.doc/g 應於一時脈訊號與預先充電接點。閂鎖邏輯電路 在上述時脈訊號的第一邊緣與第二邊緣之間的 估算時段内，根據預先充電接點的狀態控制一閂 鎖接點的狀態，並且於估算時段之外使月鎖接點 呈現三態狀況。亦有維持邏輯電路，用以在三態 狀況呈現之時維持閂鎖接點狀態，並於一互補式 閂鎖接點提供閂鎖接點的互補狀態。加速邏輯電 路耦接於並且回應於預先充電接點與互補式閂 鎖接點，並且控制一輸出接點的狀態。 本發明的另一實施例包括一種於N多米諾 閂鎖電路之内提供加速輸出的方法。此方法包括 於一％脈汛號處於第一邏輯狀態時預先設定一 預先充電接點，於時脈訊號轉變為第二邏輯狀態 柃，動悲估异一 N邏輯函數以控制第一接點的 邏輯狀態；根據於一估算時段之内所決定的預先 充電接點的邏輯狀態，閂鎖一閂鎖接點之邏輯狀 悲’估异時段開始於時脈訊號轉變為第二邏輯狀 悲日守，且結束於時脈訊號下次轉變為第一邏輯狀 態時；將閃鎖接點的邏輯狀態予以互補 (complement)，以 & 供一互補式（c〇mpiementary) 閂鎖接點；以及在估算時段之内應對預先充電接 點的邏輯狀態，以加快加速輸出的呈現。 為讓本發明之上述和其他内容、特徵和優點 能更明顯易懂，下文特舉本發明之較佳實施例， 1289003 14409twf.doc/g 並配合所附圖式，作詳細說明如下。 【實施方式】 、 鑒於對速度要求極高的邏輯電路需要更好 • 的多米諾閂鎖器（domino latch)，本發明提出一 種具有加速估算路徑（accelerated evaluate path) 的N多米諾閂鎖器（N-domino latch)，可為簡單 到複雜的邏輯估算函數（logic evaluati〇n 春 functi〇n)k供問鎖輸出（latched output)，而且比 先前技術快上許多，以下將參照圖1至圖5詳細 說明之。當運用在需要以連續多階段方式進行大 量邏輯函數估算的管線（pipeline)或其他高階架 構上時，本發明的一實施例的N多米諾閂鎖器 可大量提高整體裝置的運算速度。 圖1繪示一個典型的N多米諾輸出閂鎖器 (output latch) 1〇〇。N多米諾輸出閂鎖器10〇包 括估算級（evaluation stage) 101，其組成元件包 .括相疊的P通道（P_channel)與N通道（N-channel) 裝置P1與N1，以及耦接於p 1與n 1之間的n 估异邏輯電路（evaluation N-logic) 106。P1 的源 極（source)耦接於電壓源vdD，汲極（drain)耦接 於提供訊號EQLOB的預先充電接點 • (Pre-charged node) 109。N 估算邏輯電路 1()6 耦 接於預先充電接點109以及N1的汲極。N1的源 極電位零點。時脈接點（cl〇ck node) 108提供時

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脈訊號CLK至pi與N1的閘極（gate)。數量至少 一個的輸入資料訊號IN[N:1]經由至少一個的輸 入接點107輸入至N估算邏輯電路1〇6。預先充 電接點109耦接於半維持電路（haif circuit) 104 ’其組成元件包括反相器（inverter) U4，其輸出端耦接於p通道裝置p3的閘極。 的源極耦接於vdd，而P3的汲極則耦接於U4 的輸入端以及預先充電接點1〇9。 N估算邏輯電路106的組態是根據要在此 處估算的邏輯函數而定，要注意的是，如同多米 諾電路的設計原則，N估算邏輯電路〗〇6包含至 少一個N通道裝置。舉例來說，簡單的n多米 諾問鎖器10G的組成方式，是將—個N通道裝 置(未綠示於圖中）的汲極㈣到預先充電接點 =’源㈣接到N1心極，並且將閘極麵接 =早一的輸入訊號IN1。另一個例子，N多米諾 ，輸人（2_inpUt)或閃鎖器（〇R latch)的組成^ =，是用兩個輸入訊號IN1與IN2驅動兩個平行 今雔j道裝未繪示於圖中）㈣極。N多米 :雙輸入及繼(ANDlatch)的組 兩個輸入訊號IN1與IN2弓區動而徊士田 i酋驻罢,+ ^驅動兩個相豐的N通 、裝置（未繪示於圖中）的閘極，依此類推。 stage) 後者包3相豎的P通道與^^通道裝置Μ、 12 1289003 14409twf.doc/g N2與N3。P2的源極耦接於源極電壓VDD，p2 的汲極耦接於N2的汲極，構成提供問鎖訊號 (latch signal) Q的問鎖接點u〇qN2的源極耦接 於N3的汲極，N3的源極則電位零點。N2的閘 極耦接於時脈接點108, ？2和N3的閘極耦接於 預先充電接點109。 閂鎖級102耦接於緩衝級（buffering stage) 1〇3，後者包含反相器。的輸入端耦接於 問鎖接點1 10’以及由反相器U2和U3組成的弱 維持電路（weak keeper circuit) 105。U2 的輸入 端耦接於閂鎖接點110與U3的輸出端。U2的輸 出端則耦接於U3的輸入端。緩衝級1〇3的輸 端構成提供輸出訊號EQUALB的輸出接點 Π 1。雖然本實施例的N多米諾輸出閂鎖器的 衝級103採用反相哭τη 1企丄。 、 汉祁U1，熟悉本發明所屬技術 :域者f該了解，υι π用非互補的緩衝器代 曰，以提供適當的輸出狀態給後續的邏輯電路。 熟悉本發明所屬技術領域者應該了解，圖^ 所繪示的N多米諾輸出閃鎖器100,通常是用做 一系列多米諾階段（domino stage)的最後—個階

k而且所有階段的輪出都會在時脈訊號CLK 的，一個週期t中完成估算。此外，熟悉本發明 所屬技術領域者也應該了解，將輸出訊號耦接至 接點107的上一個多米諾口m 13

1289003 14409twf.doc/g ，似估算級1〇1的估算級，❸寺就不需要在此技 付領域通稱為「接腳」（化…叫的N通道裝置犯。 =此二:無接腳」（f0〇tless)組態的N多米諾輸 出問鎖裔1 0 0不會包含N1。 現在請參照圖2,圖2繪示圖！的N多米諾 輸出閂鎖器100的操作時序圖2〇〇，其中包含訊 號 CLK、IN[N:1]、EQL〇B、Q 以及 equalb 跟 隨時間的變化。在時間點τ〇,時脈訊號clk處 於邏輯低電位，N1關閉而P1導通，使訊號 EQLOB預先充電到邏輯高電位，以準備在cLK 的上升緣（rising edge)估算訊號in[n:i]。在時脈 吼號CLK處於邏輯低電位的半個週期中，裝置 们_導通而！>2與N2關閉，使得閃鎖接點丨^呈 現二恶狀況（tri_state condition)。因此，當問鎖 接2 1 10壬現二悲狀況，訊號q會被弱維持電 路105維持在前一個狀態，也就是時序圖2⑽當 中所、、^不的邏輯低電位。如此一來，在輸出接點 ill的訊號EQUALB會處於邏輯高電位。訊號 IN[N:1]通常在時脈訊號clk處於邏輯低電位的 半個週期當中，也處於邏輯低電位，正如時間點 τ 〇所示’其原因就如同上面的討論，如圖1綠 示的多米諾電路100通常使用串接方式，前一個 多米諾電路的輸出訊號就是下一個電路的輸入 訊號。於是在時間點T卜因為訊號IN[N:1]處於 1289003 14409twf.doc/g 邏輯低電位’N估算遷輯 ;置=部關閉。以下為了方便解說本發明通J 入上的輪入訊號IN[N:1]會被視為 合使1估管^羅辍1怎它在上升至邏輯高電位時， 邏輯ΐ;:個！:：TL’時脈訊號CLK上升至 於μ Π 與N2導通，ρι關閉。由 估瞀=短带.1 ]在日守間點τ 1處於邏輯低電位，n Γ*路1〇6之内的N通道裝置會全部關 r=E_B不受N估算邏輯電路1〇6: 柳〇/的邏維f電路1〇4會維持訊號 y 97千個週期當中，輸入訊號IN[N:1] 106將、一個被，動至使得N估算邏輯電路 門點軏函數估算為真值的電位’如後面的時 :二固：示，Ν估算邏輯電路106所包含的至 ί維會導1Ν1也會導通4起 EQLOft 1〇4 過載（OVerP〇wer)，導致訊號 邏輯低由1^算士邏輯電路1〇6與^放電至 的就時間點'3所示。前面提到過 估”=ray)的—個階段’是… 田矾號EQL0B放電（或稱為「估算」）時， 15 1289003 14409twf.doc/g N3會關閉而p2會導通，使閂鎖訊號q上升至邏 輯兩電位，就如時間點T4所示。當訊號EqL〇b 的狀態推進到訊號Q時，閂鎖級1〇2會造成第 二階段的閘極延遲。 反相器U1回應於訊號Q以驅動輸出訊號 EQUALB至邏輯低電位，如時間點T5所示。當 閂鎖訊號Q的狀態透過反相器傳達至輸出訊

號EQUALB，緩衝級103會造成第三階段的閘極 延遲。 多米諾電路通常是串接的，所以輸入訊號 IN[N. 1 ]可在戒號CLK升高之後與降回低電位之 前的任何時間設立為高電位。在訊號CLK升高 之後與降回低電位之前的這一段時間，在本發明 所屬的技術領域裡稱為「估算時段」（evaluati〇n period) 〇 接下來，訊號CLK下降為低電位，輸入訊 號IN[N:1]也下降到低電位。ρι再度將訊號 聯？預先充電為高電位，而閂鎖接點1 1〇出 現三態狀況。弱維持電路1G5會維持訊號q的 狀態，同時反相器m會提供訊號Q的互補 給訊號EQUALB。 在接下來的時間點T6，訊號CLK再度設立 為邏輯高電位，而輪入訊號IN[N:1]處於邏輯低 電位，所以N1會導通，然而N估算邏輯電路1〇6 1289003 14409twf. doc/g f不會進行估算。因此訊號eqlob不會放電， 這樣會提供一條經過裝置N2與N3,最後通^雷 位零點的放電路徑給訊號Q。訊號Q在時間點 T7下降到低電位，訊號EQUALB會在時間點T8

電位二不過’熟悉本發明所屬技術領域 者應5亥知迢，在時間點Τ6之後的時脈訊號CLK 的半個週期中的任何一個時刻，將輸入訊號 ΙΝ[Ν· 1 ]驅動至—個正確組合，使得N估算邏輯 電路1G6的邏輯函數估算為真值，將導致訊號 EQL0B放電，而且會使訊號q升上高電位，同 4使sfL號JEQUALB降為低電位。 如圖1的N多米諾輸出閂鎖器j 〇〇所例示的 多米諾電路，速度比他種相同功能的電路更快， 其中包括靜態電路在内。原因包括多米諾電路的 輸出是預先設定（例如預先充電）至一個邏輯狀 態，N估算邏輯電路1〇6的輸入電容較低，開關 臨 f 電壓（switching threshold level)較低，而且 N 估算邏輯電路106的輸出端不含寄生擴散電容 (parasitic diffusion capaCitance)。資料設定時問 (data setup time)幾乎不存在，原因是 (例如P1和N1)以及N估算邏輯電路1〇6就整 合在估算級101之内。在本發明所屬技術領域具 有通常技術者應該知道，可以用更加複雜的估算 邏輯電路（例如多輸入端的多工器（mux))充做 17 1289003 14409twf.doc/g 二多米諾輸出問鎖器1〇〇的n估算 影響。而不會對它的速度或相關功率限制有不良 輸出閃鎖哭:〇二 細紐Ν多米諾 (^a-t〇-〇utp；；time)〇,^ 米諾輸出閂鎖哭i〇〇的次 '、刖的N多 段的閘極延遲：加的妹果貝3輸：時間是三階 :、二101，一個階段來自問鎖'級i : 奴來自緩衝級103。因此，本發 —：：： 加速估算路徑的N多半 種具有 …米諾輸U鎖 ===，統 3至图一 Γ 料到輸出時間。以下將參照圖 ^㈤’解說此種具有加速估算路徑的Μ夕止 忐輸出閂鎖器的一個實施例。 、夕米 圖3繪示本發明所提出的Ν 器的-個實施例（標示為300):::: = ; ;:3:。有-個估算級3。〗，其組2 = t二番通道褒置？1和以道裝置心： 3〇6 p/ P1與m之間的Ν估算邏輯電路 =的源極麵接於電壓源VM，沒極 美i、心虎EQLOB的預先充電接點3〇9。。 1289003 14409twf.doc/g 邏輯電路306耦接於預先充電接點3〇9以及m 的汲極。N1的源極電位零點。時脈訊號CLK經 由時脈接點308輸入至P1與N1的間極。數量 為至少一個的輸入資料訊號in[n:1]^由至少— 個的輸入接點307輸入至N估算邏輯電路3〇6。 預先充電接點309 _接於半維持電路3，後者 包合反相裔U4 ’ U4的輸出端耦接於p通道裝置 P3的閘極。P3的源極耦接於VDD，p3的汲極 耦接於U4的輸入端以及預先充電接點3〇9。 和之岫對於圖1的N多米諾閂鎖器！ 〇〇的討 論大同小異，N估算邏輯電路3〇6的組態是根據 要在其上估算的邏輯函數而決定，依據多米諾電 路的設計原理，N估算邏輯電路3〇6包含至少一 個N通道裝置。舉例來說，簡單的N多米諾閂 鎖器300的組成方式，是將一個n通道裝置（未 、、曰示於圖中）的；及極|馬接到預先充電接點3 〇 9， 源極耦接到P1的汲極，並且將閘極耦接到單一 的輸入訊號IN 1。另一個例子，N多米諾雙輸入 或閃鎖裔的組成方式’是用兩個輸入訊號工 與IN2驅動兩個平行的n通道裝置（未繪示於 圖中）的閘極。以下將參照圖4討論這樣的一個 裝置。而N多米諾雙輸入及閂鎖器的組成方式， 是用兩個輸入訊號IN1與IN2驅動兩個相疊的N 通道裝置（未繪示於圖中）的閘極。依此類推。 19 1289003 14409twf.doc/g 田估算級301耦接於问鎖級3〇2，後者包含 $的P通迢與N通道裝置P2、N2與N3。p :=接Γ1原 1亟電壓VDD，P2的沒極•禺接於犯 二的鎖訊號Q的閃鎖接點3 1 〇。 零點。N2的閘極搞接於時脈接點3〇8，p2盘H 的閘極皆耦接於預先充電接點309。 ” 閂鎖接點310耦接於弱維持電路3〇5， f含反相器U2與U3〇U3的輸入端純於閃鎖 接點310以及U2的輸出端。仍的輸出端搞接於 U2的輸入端，構成提供互補式閂鎖訊號的 互補式閂鎖接點3 1 1。 —與先前的N多米諾輸出閂鎖器不同的是，本 貫施例的估算級301和閂鎖級3〇2皆耦接於加速 邏輯電路303。本實施例的加速邏輯電路3〇3包 含反及間（NAND gate) U1。U1的第一輸入端耦 接於互補式閂鎖接點3 1 1，而u 1的第二輸入端 摩禺接於預先充電接點3 0 9。加速邏輯電路3 〇 3的 輸出端構成提供輸出訊號EQUALB的輸出接點 3 12。雖然本實施例在加速邏輯電路303之内採 用有兩個輸入端的反及閘U1，實際上也可以採 用別種邏輯裝置，例如反或閘（n〇r gate)、互斥 或閘（exclusive-OR gate)等等，或使用兩個以上 的輸入端，以接收更多輸入訊號。 20 1289003 14409twf.doc/g N/多米諾輸出閂鎖器300的典型應 傲岌 么丫、办 ---〜Y源用，走 為一系列夕米諾階段的最後一個階段，且中每 —階段的輪出都在時 八中母 者ψ H狄 才脈況唬CLK的同一個週期 二二二士异。此外，如同圖1所纷示的Ν多 者库：二】鎖11 1〇0，熟悉本發明所屬技術領域 2虽月瞭，將輸出訊號搞接於接點3()7 一 個多米諾階段，可以# 4人 僅已3 一個頜似估算級3 0 1 的估异級，如此就不需要接腳裝置Νι。所以， 除了本貧施例之外，本發明★白人 m的實施例。本^也包以用接腳褒置 *在本實施例中，N多米諾閂鎖器3〇〇的加 路徑的組成方式，是將預先充電接點3〇9 直接連接於加速邏輯電路3〇3，藉此繞過閂鎖級 302，以去除當N估算邏輯電路3〇6估管為真 值，使預先充電接點309降至邏輯低電位閃 鎖級302所造成的閘極延遲。 圖4繪不本發明的另一個實施例，也就是 具有加速估算路徑的N多米諾或閂鎖器4〇〇。只 要將元件符號開頭的數字“4”換成“3，，，n多米^ 或閃鎖器400的組成元件就和圖3繪示的N多 米諾輸出閂鎖器300的對應元件完全一致。此 外，圖3當中的N多米諾輪出閂鎖器3〇〇的n 估算邏輯電路306改成以兩個平行的N通道裝 置N4與N5來實現，可在估算時段内估算 21 1289003 14409twf.doc/g 兩個輸入的或函 ^ α 乂山數。弟一輸入接點406耦接於 、甲亟，提供第一輸入訊號IN 1，而第二輸 > 4〇7耦接於N5的閘極，提供第二輸入訊 ^ 假如在估算時段内，兩個輸入訊號IN1 赛> 中有任何一個設立為邏輯高電位，電路 或函數就會估算為真值，預先充電接點 、s\ “ ^由因為高電位的輸入訊號而導通的Ν ^逼裝置Ν4或Ν5，以及m而放電。要注意的 疋、’除了本實施例的兩個N通道裝置之外，也 y =採用更多平行的N通道裝置，以實現有更 夕輸入端的或輸出閂鎖器，如此並不會對資料到 =時間產生不利影響。下面將參照圖5，、說明 夕米諾雙輸入或閂鎖器400的操作情形。 圖5繪不N多米諾雙輸入或閂鎖器4⑽的操 日守序圖500，其中包含訊號CLK、Im、IN2、 ^^〇B、Q、qB以及EQUALB隨著時間的變化。 在時間點T0，時脈訊號CLK處於低電位，N1 ，閉而P1導通，導致訊號EQL〇B充電至邏輯 高電位，以準備在訊號CLK的上升緣估算輸入 矾號IN1與IN2。在訊號CLK處於低電位的半 期當中，裝置N3導通而裝置？2與N2關閉， 使得問鎖接點410呈現三態狀況。因此，當問鎖 接點41〇處於三態狀況，弱維持電路4〇5 ;將訊 號Q維持在前一個狀態，也就是時序圖5曰〇〇 : 田

22 1289003 14409twf.doc/g 中所繪示的邏輯低電位，同時弱維持電路405也 會將訊號Q的互補訊號QB維持在邏輯高電位。 如此一來，由於訊號EQLOB與QB都處於高電 位，位在輸出接點412的訊號EQUALB會處於 邏輯低電位。在訊號CLK處於低電位的半個週 期當中，輸入訊號IN 1與IN2通常也處於低電 位，正如時間點T0所示。因此在時間點T1，由 於輸入訊號IN 1與IN2都處於邏輯低電位，裝置 N4與N5都會關閉。 在接下來的時間點T1，在時脈訊號CLK的 第一個邊緣時，時脈訊號CLK設立為邏輯高電 位，使得N1與N2導通而P1關閉。由於時間點 T1之時兩個輸入訊號IN1與IN2都處於低電 位，裝置N4與N5都是關閉著，於是N4與N5 不會驅動訊號EQLOB到低電位。在這個時刻， 半維持電路404會將訊號EQLOB維持在高電 位。如果在訊號CLK處於高電位的半個週期當 中，輸入訊號IN 1與IN2其中有任何一個，或兩 個都設立為高電位，就會使對應的N通道裝置 N4或N5導通，因而估算本實施例的電路所實施 的或函數。在時間點T2，輸入訊號IN 1處於高 電位，而IN2仍然停留在低電位，因此N5仍然 關閉，此時訊號EQLOB會經由N4與N1通往電 位零點的路徑放電，造成半維持電路404過載， 23 1289003 14409twf.doc/g 導致訊號bQLOB放電為邏輯低電仇，如 T3所示。此時估算級4(n备 寸間 •一一… 日&成弟一階段的 點 閘極延遲 當訊號EQL0B放電（或「仕管 會關閉而P2會導通，閃鎖訊號q會」上升羅2 高電位，如時間點T4所示。原本在這個時=， 當訊號EQL0B的狀態推進到訊號鎖 402會造成另-個階段的閱極延遲，就4= =斤=ί Γ專統的N多米諾輸出閃鎖器⑽ 不同，因為本發明提出的加速估算路徑 段繞過了閃鎖級402,使訊號eqlob得以= ===路403的第二輸入端，使輸出訊 號EQUALB在時間點T4也升上邏& 例在估算時只會出現兩階段的間“ Ν多米諾輸出問鎖器1〇〇相比之 一—为之一的資料到輸出時間。 在：間點Τ5’互補式問鎖訊號QB下降到低 電 如此可保證輸出訊號EQUALB在訊俨 EQL〇B,先充電時會保持在高電位。 本味t同在圖2的相關說明中所提到的，由於多 :諾二路通常使用串接方式，輸入訊號心 mi在"1脈訊號CLK升高之後與降回低電 位。刖、估异時段之内的任何時刻設立為高電 24 1289003 14409twf.doc/g 在訊號CLK的第二個邊緣時，訊號CLK會 降為邏輯低電位，而且第一輸入訊號IN 1也會降 低。P1會再度將訊號EQLOB預先充電到高電 位，閂鎖接點4 1 0則處於三態狀況。弱雄持電路 405會維持訊號Q與QB的狀態，使得輸出訊號 EQUALB的狀態因為訊號EQLOB處於邏輯高電 位而得以維持，進而允許訊號QB控制輸出訊號 EQUALB的狀態。 在接下來的時間點T6，訊號CLK再度升上 高電位，而輸入訊號IN 1與IN2都處於低電位， 所以N1導通，而N4與N5都關閉。因此訊號 EQLOB不會放電，如此會提供給訊號Q —條經 由裝置N2與N3到達電位零點的放電路徑。隨 著訊號Q在時間點T7降至低電位，訊號QB會 在時間點T8升上高電位。而且因為訊號EQLOB 與QB皆處於高電位，輸出訊號EQUALB會在時 間點T9被驅動至邏輯低電位。其中要注意的 是，如果在時間點T6之後的時脈訊號CLK的半 個週期當中的任何時刻，將輸入訊號IN 1與IN2 的其中之一或兩者都驅動至高電位，會造成訊號 EQLOB放電，而導致訊號EQUALB升上高電位。 本發明的目的之一是降低N多米諾輸出閃 鎖器在估算時的資料到輸出時間。原因就如之前 提到的，N多米諾輸出閂鎖器通常是用做一連串 25 \ 1289003 14409twf.doc/g 多来諾電路的最後一個階段，因此在訊號CLK 的半個週期的估算時段之内，也就是在上述的半 =3兩個訊號邊緣之間，會因為輸入訊號的 m ，而造成N多米諾輪出閂鎖器的估算 才ί成。而本發明提出的N多米諾輸出 ，’消除了傳統"米諾閃鎖器在估算時 ί 2 Τ Ϊ級的閘極延遲，因此可大幅加快整體 叙置的速度。 除:上面的較佳實施例與相關的詳細說明 兴合來^發Γ亦包括其他可能的實施例與變化。 邏輯電路可以視需要採用從極 到極硬雜的設計，而且可以用熟悉本發明所 ”域者所知的任一適當方式加以實現。除 ，：外’雖然本發明的實施例採用金氧半導體二 匕3互補式金氧半電晶體裝置，例如鱼 PMOS電晶Μ ’本發明的實施例亦可採用1他= 同或相似的技術與型鲅加杳 八不 子一)裝置，諸：:類’例如採用雙載 :然本發明已以較佳實施例揭 並非用以限定本發明，任何熟習此 :離本發明之精神和範圍内，當可作^之2 之保護範圍當視後IS 專利耗圍所界定者為準。 Τ月 【圖式簡單說明】 26 1289003 14409twf.doc/g 呵六生的得統N夕 意說明圖，其說明N— 、祐輪出閂鎖器之 同〇 4 夕木祐電路之牲从 圖2為圖〗當中的 之舲性 器的操作時序圖。 夕米諾輸出閂鎖 圖3為根據於本發明的一电 速估算路徑的N多米锡於 只細例的具有加 圖4為根據於十本^ 作時序回圖。一 π中的N 9米諾或閂鎖器的操 【主要元件符號說明】 100 Μ專統N多米諾輸出 HH、3〇1、401:估算級以-102、302、402 ··閂鎖級 1〇3 :緩衝級 104、304、404 :半維持電路 1〇5、305、405 :弱維持電路 106、 306 ·· N估算邏輯電路 107、 307 :輸入接點 時脈接點 預先充電接點 閂鎖接點 輸出接點 108 、 308 、 408 109 > 309 ^ 409 110 、 310 、 410 111 、 312 、 412 200 :時序圖 27 1289003 14409twf.doc/g 3 00 :具有加速估算路徑的N多米諾輸出閂 鎖器 3 03、403 :加速邏輯電路 3 1 1、4 1 1 :互補式閂鎖接點 400 :具有加速估算路徑的N多米諾或閂鎖

406 ： 第 一輸入接點 407 ： 第 -一輸入接點 500 ： 時序圖

28

Claims (1)

1289003 14409twf.doc/g 十、申請專利範圍： 1·種N多米諾閂鎖器，包括： 一：：算ί輯電路，藉由-預先充電接點耦 丧於一弟一 Ρ 次 、逼衣置，根據至少一個輸 =料訊號估算—邏輯函數； 輸 一=邏輯電路，接於並以應於一時脈 的：：兰1預先充電接點，於該時脈訊號 算時段内，：攄V第二邊緣之間的一估 外#兮= ⑮、，並於該估算時段之 -維i:閂鎖接點呈現-三態狀況； 二 =!=，輕接於該問鎖接點，於該 態，Γ並於一王 時維持該問鎖接點的狀 # 0、&互補式閂鎖接點提供該閂鎖接 點的互補狀態；以及 J貝较 一:：二電:：接於並且回應於該預先 輸出接點的狀態。 卫硿制 器二m第1項所述之n多米諾問鎖 二亥弟一 P通這裝置包括： 二:極，用以接收該時脈訊號；以及 先充電接：r間耦接於-源極電壓與該預 3.如申請專利範圍第i項所述之N多米諾問鎖 29 1289003 14409twf.doc/g 器 路 其中該N估算邏輯 電路包括一複雜邏輯電 4.如申請專利範圍第 口口 朴丄 項所述之N多米喏H蚀 估算邏輯電路會在該邏輯函：： :為真值日“區動該預先充電接點至一邏輯低電

5器如申其輯=…㈣ 閂鎖 :!先充電接點，並且具有-第-源極與 弟一及極耦接於一源極電壓 接點之間； 亥閂鎖 一第一 Nit道裝置，具有一第二間極以接收 忒時脈訊號，並且具有一第二源極與一第

r通迢裝置，具有 r甲]極耦接於 二汲極耦接於該閂鎖接點與與該預'先 電接點之間；和 一第二N通道裝置，具有一第三閘極耦接於 該，先充電接點，並且具有一第三源極與 一第三汲極耦接於該預先充電接點與二 電位零點之間。 ^ 6·如申請專利範圍第1項所述之Ν多米諾問鎖 器’其中該維持邏輯電路包括： 一第一反相器，具有一第一輸入端耦接於該 閂鎖接點，並且具有一第一輸出端耦接於 1289003 14409twf.doc/g 該互補式閂鎖接點 一弟二反相器，具有一第二輸入 互補式閃鎖接點，並且具有一第二，於= 耦接於該閂鎖接點。 —輪出端 :·如申請專利範圍第i項所述之ν多 益，其中該加速邏輯電路包括_反及、D _〗·為 8.如申請專利範圍第"頁所述之甲。

器，更包括： 夕木祐閂鎖 閘極以接收 源極與一第 路與一電位 一第一 N通道裝置，具有一第一 該時脈訊號，並且具有一第一 一没極耦接於該N估算邏輯電 零點之間。 9哭如申請專利_ 8項所述u多米諾閃鎖 中该N估异邏輯電路包括： 一第=N通道裝置，具有一第二閘極以接收 一=一輸入訊號，並且具有一第二源極與 一第二汲極耦接於該預先充電接點與兮 第一 N通道裝置之間；以及 ^ μ 一第，Ν通道裝置，具有一第三閘極以接收 一第二輸入訊號，並且具有一第三源極與 弟二〉及極麵接於該預先充電接點與該 第一 Ν通道裝置之間。 ^ 口 1〇·—種Ν多米諾閂鎖電路，包括： 一 Ν估算邏輯電路，藉由一預先充電接點耦 31 1289003 14409twf.doc/g 一 、辦V / Ί归平月υ 入貢料訊號估算一邏輯函數，該第_ p通 道裝置包括： 一閘極，以接收該時脈訊號；以及 一汲極與一源極，耦接於一源極電壓與 該預先充電接點之間； 一閂鎖邏輯電路，耦接於並且回應於該時脈 汛唬以及该預先充電接點，於該時脈訊號 ^二第一邊緣與一第二邊緣之間的一估 算時段内，根據該預先充電接點的狀能枰 制一閂鎖接點的狀態，並於該估算時段之 外使該閂鎖接點呈現一三態狀況，在此一 :::邏輯電路於該三態狀況呈現之時維 左μ閂鎖接點的狀態，並且於一互補 —f,點提供該閃鎖接點的互補狀態；以及 以：：路，接於並且回應於該預先 出接點的狀：互糊鎖接點’控制-輸 二二專該利1】圍V、。項所述之N多米諾閃鎖 電路。、A估异邏輯電路包括一複雜邏輯 c，申:中專m11項所述之n多米諾閃鎖 為真值時"動該預先充電接點至义： 32 1289003 14409twf 1 .doc/006 呢年月彳曰椒更】正替換頁 96-6-27 電位。

13·如申请專利範圍第1〇項所述之n多米諾閃鎖 電路，其中該閂鎖邏輯電路包括： ' 一第二P通道裝置，具有一第一閘極耦接於 該=先充電接點，並且具有一第一源極與 一第一汲極耦接於一源極電壓與該閂鎖 接點之間； '

一第一 N通道裝置，具有一第二閘極以接收 該時脈訊號，並且具有一第二源極與一第 二汲極耦接於該閂鎖接點與與該預先充 電接點之間；和

該預先充電接點，並且具有 弟二沒極搞接於該預先， 電位零點之間。 14.如申請專利範圍第10項所述之 電路，其中該維持邏輯電路包括 H柄接於 一第三源極與 乞電接點與一 N多米諾閂鎖 第一反相器，具有一第一輸 閂鎖接點，並且具有一第一 該互補式閂鎖接點；以及 一第二反相器，具有一 互補式閂鎖接點，並且具有 輕接於該閂鎖接點。 15.如申請專利範圍第1〇項所述之 入端耦接於該 輸出端耦接於 入端耦接於該 一第二輪出端 N多米諾閂鎖 33 汲極耦接於該N估算邏 位零點之間。 路與一電

1289003 14409twf.doc/g 電路’其中該力口括、思 ζ加返邏幸耳電路包括一 16·如申請專利範圍 反及閘。 耗回弟1 0項所述之Ν多半μ叫处 電路，更包括· 心< iN夕木祐閂鎖 該時腑1咕 令弟間極以接收 A时脈汛號，並且且有一 一汲極刼垃^、、有~弟源極與一第 17.如申，專利範圍第16項所述之N多米諾問鎖 電路，，中該N估算邏輯電路包括： 一第厂N通道裝置，具有一第二閘極以接收 一輸入訊號，並且具有一第二源極與 一第二汲極耦接於該預先充電接點與該 第一 N通道裝置之間；以及 一第二N通道裝置，具有一第三閘極以接收 一第二輸入訊號，並且具有一第三源極與 一弟二 >及極搞接於該預先充電接點與該 第一 N通道裝置之間。 1 8 · —種於N多米諾閂鎖電路之内提供加速輪出 的方法，包括： 於一時脈訊號處於一第一邏輯狀態時預先 設定一預先充電接點； 於該時脈訊號轉變為一第二邏輯狀態時，動 態估算一 N邏輯函數以控制該第一接點的 邏輯狀態； 34 1289003 14409twf.doc/g 根據於一估算時段之内所決定的該預先 電接點的邏輯狀態’閂鎖一閂鎖接點之邏 輯狀態，其中該估算時段開始於 號轉變為該第二邏輯狀態時，且結束於該 時脈訊號下次轉變為該第一邏輯^熊睹以 將该閂鎖接點的邏輯狀態互補，以一 補式閂鎖接點，·以及 促1，、一互 於I算時段之内應對該預先充電接點的 邈輯狀怨，以加快呈現一加速輸 19. 如申請專利範圍第18項所述之於n 鎖電路之内提供加速輸出的方法，政=2路， 該預先充電接點之步驟更包括：^中預先設疋 預先充電該預先充電接點至一 一 20. 如申請專利範圍第18項所述之二二，二位。 鎖電路之内提供加速輸出的方法，、夕未，問 使該閂鎖接點呈現一三態狀、匕· 持電路與該閃鎖接點，以維=麵接一維 邏輯狀態。 ^ Π亥閂鎖接點之