JPH04259114A - 論理回路 - Google Patents
論理回路Info
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- JPH04259114A JPH04259114A JP3019948A JP1994891A JPH04259114A JP H04259114 A JPH04259114 A JP H04259114A JP 3019948 A JP3019948 A JP 3019948A JP 1994891 A JP1994891 A JP 1994891A JP H04259114 A JPH04259114 A JP H04259114A
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- 230000007257 malfunction Effects 0.000 abstract description 10
- 230000009131 signaling function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 27
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、論理信号からパルス
性のスパイク信号を除去し得る論理回路に関する。
性のスパイク信号を除去し得る論理回路に関する。
【０００３】
【従来の技術】組合せ回路や順序回路等の論理回路にあ
っては、入力信号のタイミングのずれによって、出力信
号のレベルが期値待と相違して誤動作する場合が生じる
。以下、このような現象をデコーダ回路を一例に挙げて
説明する。
っては、入力信号のタイミングのずれによって、出力信
号のレベルが期値待と相違して誤動作する場合が生じる
。以下、このような現象をデコーダ回路を一例に挙げて
説明する。
【０００４】図１３は２ビット入力４ビット出力のデコ
ーダ回路の一構成を示す図である。図１３において、デ
コーダ回路は、入力信号Ｘ０、Ｘ１とその反転信号／Ｘ
０、／Ｘ１（以下、反転信号を信号名の前に「／」を符
して記載する）とのそれぞれの論理積をとることによっ
て、図１４の真理値図に示すような出力信号Ｚ０〜Ｚ３
を得て、入力信号に対してただ１つの出力信号のみがハ
イレベルとなるデコード機能を実現している。
ーダ回路の一構成を示す図である。図１３において、デ
コーダ回路は、入力信号Ｘ０、Ｘ１とその反転信号／Ｘ
０、／Ｘ１（以下、反転信号を信号名の前に「／」を符
して記載する）とのそれぞれの論理積をとることによっ
て、図１４の真理値図に示すような出力信号Ｚ０〜Ｚ３
を得て、入力信号に対してただ１つの出力信号のみがハ
イレベルとなるデコード機能を実現している。
【０００５】このような構成のデコーダ回路において、
図１５のタイミングチャートに示すように、両入力信号
Ｘ０、Ｘ１が同時に次のデータレベルに遷移するような
タイミングでデコーダ回路に与えられる場合に、入力信
号Ｘ０、Ｘ１のレベルが（Ｌ、Ｌ）から（Ｈ、Ｌ）に変
化する期間、すなわち、図１５にＡで示す期間で出力信
号Ｚ０、Ｚ１が同時にハイレベル状態となり、図１４に
示す真理値と異なる動作が行われてしまう。
図１５のタイミングチャートに示すように、両入力信号
Ｘ０、Ｘ１が同時に次のデータレベルに遷移するような
タイミングでデコーダ回路に与えられる場合に、入力信
号Ｘ０、Ｘ１のレベルが（Ｌ、Ｌ）から（Ｈ、Ｌ）に変
化する期間、すなわち、図１５にＡで示す期間で出力信
号Ｚ０、Ｚ１が同時にハイレベル状態となり、図１４に
示す真理値と異なる動作が行われてしまう。
【０００６】このことは、入力信号Ｘ０を反転した反転
信号／Ｘ０が入力信号Ｘ０に対して遅延していることに
起因して生じ、図１５にＢで示す期間にあっても同様で
ある。 このように、入力信号が同時に変化する場合
に、出力信号が期待値と異なる状態にある期間は、入力
信号のレベルが変化している期間であり、このような期
間は予め想定することができる。したがって、このよう
な期間を予想し、２つ以上の出力信号がハイレベル状態
になっている期間は、出力信号を無効化し、出力信号が
正常値になった後、出力信号を有効として出力するよう
にすれば、デコーダ回路の出力信号を入力信号として取
り込む回路の誤動作を防止することができる。 この
ようなデコーダ回路としては、例えば図１６に示すよう
に、入力信号Ｘ０、Ｘ１とその反転信号／Ｘ０、／Ｘ１
とのそれぞれの組合せに対して、さらに出力信号の有効
／無効を決定するイネーブル信号Ｅを組合せて論理積を
とるように構成されたものがあり、図１７の真理値図に
示すような論理で出力信号Ｚ０〜Ｚ３を得ている。この
ようなデコーダ回路にあっては、入力信号Ｘ０、Ｘ１と
その反転信号／Ｘ０、／Ｘ１との間に遅延が生じても、
入力信号Ｘ０の立ち上がりの前後にイネーブル信号をロ
ウレベル状態にして、出力信号を無効化することにより
、図１７に示す真理値の出力信号が得られる。
信号／Ｘ０が入力信号Ｘ０に対して遅延していることに
起因して生じ、図１５にＢで示す期間にあっても同様で
ある。 このように、入力信号が同時に変化する場合
に、出力信号が期待値と異なる状態にある期間は、入力
信号のレベルが変化している期間であり、このような期
間は予め想定することができる。したがって、このよう
な期間を予想し、２つ以上の出力信号がハイレベル状態
になっている期間は、出力信号を無効化し、出力信号が
正常値になった後、出力信号を有効として出力するよう
にすれば、デコーダ回路の出力信号を入力信号として取
り込む回路の誤動作を防止することができる。 この
ようなデコーダ回路としては、例えば図１６に示すよう
に、入力信号Ｘ０、Ｘ１とその反転信号／Ｘ０、／Ｘ１
とのそれぞれの組合せに対して、さらに出力信号の有効
／無効を決定するイネーブル信号Ｅを組合せて論理積を
とるように構成されたものがあり、図１７の真理値図に
示すような論理で出力信号Ｚ０〜Ｚ３を得ている。この
ようなデコーダ回路にあっては、入力信号Ｘ０、Ｘ１と
その反転信号／Ｘ０、／Ｘ１との間に遅延が生じても、
入力信号Ｘ０の立ち上がりの前後にイネーブル信号をロ
ウレベル状態にして、出力信号を無効化することにより
、図１７に示す真理値の出力信号が得られる。
【０００７】これに対して、入力信号が同時に次のデー
タレベルに変化しない場合には、図１３に示すデコーダ
回路は、図１９のタイミングチャートに示すようなタイ
ミングで動作する場合がある。このような場合には、図
１９に示すように、出力信号Ｚ０にパルス性の信号Ｃ（
以下「スパイク信号」と呼ぶ）が発生することがある。 このようなスパイク信号は、両入力信号Ｘ０、Ｘ１の変
化がずれていることによって生じるものである。このた
め、このスパイク信号の発生を予測することは極めて困
難となり、上述したように、イネーブル信号を用いてス
パイク信号を除去することは極めて困難となる。
タレベルに変化しない場合には、図１３に示すデコーダ
回路は、図１９のタイミングチャートに示すようなタイ
ミングで動作する場合がある。このような場合には、図
１９に示すように、出力信号Ｚ０にパルス性の信号Ｃ（
以下「スパイク信号」と呼ぶ）が発生することがある。 このようなスパイク信号は、両入力信号Ｘ０、Ｘ１の変
化がずれていることによって生じるものである。このた
め、このスパイク信号の発生を予測することは極めて困
難となり、上述したように、イネーブル信号を用いてス
パイク信号を除去することは極めて困難となる。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の論理回路にあっては、入力信号間のレベル変化の
タイミングによって、出力信号に予測困難なスパイク信
号が発生するおそれがあるといった不具合を招いていた
。また、このスパイク信号は、発生が予測困難であるた
め、外部からの信号により防止することは極めて困難に
なっていた。
従来の論理回路にあっては、入力信号間のレベル変化の
タイミングによって、出力信号に予測困難なスパイク信
号が発生するおそれがあるといった不具合を招いていた
。また、このスパイク信号は、発生が予測困難であるた
め、外部からの信号により防止することは極めて困難に
なっていた。
【０００９】このため、上記出力信号を入力信号とする
回路にあっては、出力信号に正規な信号とは異なるスパ
イク信号が発生することにより、誤動作が引き起こされ
るといった不具合が生じていた。
回路にあっては、出力信号に正規な信号とは異なるスパ
イク信号が発生することにより、誤動作が引き起こされ
るといった不具合が生じていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、簡単な構成に
より、論理信号からパルス性のスパイク信号を除去し、
誤動作防止に寄与することができる論理回路を提供する
ことにある。
たものであり、その目的とするところは、簡単な構成に
より、論理信号からパルス性のスパイク信号を除去し、
誤動作防止に寄与することができる論理回路を提供する
ことにある。
【００１１】［発明の構成］
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、入力信号を所定時間遅延して出力する
遅延手段と、前記入力信号と前記遅延手段の遅延出力信
号を受けて、前記遅延手段における入力信号の遅延時間
にしたがって出力信号レベルを決定する論理ゲートとか
ら構成される。
に、この発明は、入力信号を所定時間遅延して出力する
遅延手段と、前記入力信号と前記遅延手段の遅延出力信
号を受けて、前記遅延手段における入力信号の遅延時間
にしたがって出力信号レベルを決定する論理ゲートとか
ら構成される。
【００１３】
【作用】上記構成において、この発明は、入力信号のう
ち遅延手段の遅延時間よりも短い幅のパルス信号を出力
せず、遅延時間よりも長い幅のパルス信号を出力するよ
うにしている。
ち遅延手段の遅延時間よりも短い幅のパルス信号を出力
せず、遅延時間よりも長い幅のパルス信号を出力するよ
うにしている。
【００１４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１５】図１はこの発明に係る論理回路の一実施例
における構成を示す図である。同図に示す実施例の論理
回路は、ロウレベルのスパイク信号を除去する回路であ
る。図１において、論理回路は、遅延回路１と論理和（
ＯＲ）ゲート２とから構成されている。
における構成を示す図である。同図に示す実施例の論理
回路は、ロウレベルのスパイク信号を除去する回路であ
る。図１において、論理回路は、遅延回路１と論理和（
ＯＲ）ゲート２とから構成されている。
【００１６】遅延回路１は、入力信号Ａを受けて、この
入力信号Ａを所定時間αだけ遅延させ、遅延信号Ｂを出
力する。このような遅延回路１は、例えば偶数個の反転
ゲートを縦続接続して構成され、このようにして構成さ
れる場合に、入力信号Ａを遅延させる遅延時間αは、縦
続接続される反転ゲートの個数によって任意に設定され
る。
入力信号Ａを所定時間αだけ遅延させ、遅延信号Ｂを出
力する。このような遅延回路１は、例えば偶数個の反転
ゲートを縦続接続して構成され、このようにして構成さ
れる場合に、入力信号Ａを遅延させる遅延時間αは、縦
続接続される反転ゲートの個数によって任意に設定され
る。
【００１７】ＯＲゲート２は、一方の入力に入力信号Ａ
が与えられ、他方の入力に遅延回路１の遅延信号Ｂが与
えられており、それらの論理和を出力信号Ｃで与えてい
る。このような構成において、図２に示すように、入力
信号Ａにパルス幅が遅延回路１の遅延時間αより短いロ
ウレベルのスパイク信号が生じた場合には、このロウレ
ベルのスパイク信号は遅延回路１によって遅延時間αだ
け遅延されてＯＲゲート２の他方の入力に与えられる。 すなわち、遅延回路１の遅延信号Ｂは、図２に示すよう
になり、入力信号Ａと遅延信号Ｂとは同時にロウレベル
となりＯＲゲート２に与えられることはない。これによ
り、ＯＲゲート２の出力信号Ｃは、入力信号Ａにスパイ
ク信号が生じても、常にハイレベル状態を保持すること
になり、スパイク信号は出力信号Ｃに現われず、スパイ
ク信号が除去されることになる。 このように、入力
信号からパルス性のスパイク信号が容易に除去すること
が可能となり、出力信号Ｃを入力とする回路の誤動作を
防止することができるようになる。
が与えられ、他方の入力に遅延回路１の遅延信号Ｂが与
えられており、それらの論理和を出力信号Ｃで与えてい
る。このような構成において、図２に示すように、入力
信号Ａにパルス幅が遅延回路１の遅延時間αより短いロ
ウレベルのスパイク信号が生じた場合には、このロウレ
ベルのスパイク信号は遅延回路１によって遅延時間αだ
け遅延されてＯＲゲート２の他方の入力に与えられる。 すなわち、遅延回路１の遅延信号Ｂは、図２に示すよう
になり、入力信号Ａと遅延信号Ｂとは同時にロウレベル
となりＯＲゲート２に与えられることはない。これによ
り、ＯＲゲート２の出力信号Ｃは、入力信号Ａにスパイ
ク信号が生じても、常にハイレベル状態を保持すること
になり、スパイク信号は出力信号Ｃに現われず、スパイ
ク信号が除去されることになる。 このように、入力
信号からパルス性のスパイク信号が容易に除去すること
が可能となり、出力信号Ｃを入力とする回路の誤動作を
防止することができるようになる。
【００１８】なお、除去しようとするスパイク信号のパ
ルス幅は、遅延回路１の遅延時間αを適宜調整すること
によって、任意に設定することが可能となる。
ルス幅は、遅延回路１の遅延時間αを適宜調整すること
によって、任意に設定することが可能となる。
【００１９】図３はこの発明に係る論理回路の他の実施
例における構成を示す図である。
例における構成を示す図である。
【００２０】図３に示す実施例における論理回路の特徴
とするところは、ハイレベルのスパイク信号を除去する
ようにしたことにあり、入力信号Ａを遅延回路１によっ
て遅延した遅延信号Ｂと入力信号Ａとを入力とする論理
積（ＡＮＤ）ゲート３の出力を出力信号Ｃとし、図４に
示すように、入力信号Ａに生じたハイレベルのスパイク
信号が遅延回路１によって遅延されるので、ＡＮＤゲー
ト３の両入力が同時にハイレベル状態になることはなく
、出力信号Ｃからスパイク信号が除去され、上記実施例
と同様の効果を得ることができる。
とするところは、ハイレベルのスパイク信号を除去する
ようにしたことにあり、入力信号Ａを遅延回路１によっ
て遅延した遅延信号Ｂと入力信号Ａとを入力とする論理
積（ＡＮＤ）ゲート３の出力を出力信号Ｃとし、図４に
示すように、入力信号Ａに生じたハイレベルのスパイク
信号が遅延回路１によって遅延されるので、ＡＮＤゲー
ト３の両入力が同時にハイレベル状態になることはなく
、出力信号Ｃからスパイク信号が除去され、上記実施例
と同様の効果を得ることができる。
【００２１】図５及び図７はこの発明に係る論理回路の
他の実施例における構成を示す図である。
他の実施例における構成を示す図である。
【００２２】図５に示す実施例における論理回路の特徴
とするところは、図１に示した論理回路の特徴を多入力
のＯＲゲート４、５に適用したことにあり、ＯＲゲート
４、５の少なくとも１つの入力に入力信号Ａを遅延回路
１によって遅延した遅延信号Ｂを与え、他の入力に入力
信号Ａを与えるようにしている。
とするところは、図１に示した論理回路の特徴を多入力
のＯＲゲート４、５に適用したことにあり、ＯＲゲート
４、５の少なくとも１つの入力に入力信号Ａを遅延回路
１によって遅延した遅延信号Ｂを与え、他の入力に入力
信号Ａを与えるようにしている。
【００２３】このような構成にあっては、図６のタイミ
ングチャートに示すように、出力信号Ｃからロウレベル
のスパイク信号が除去され、図１に示した実施例と同様
の効果が得られる。
ングチャートに示すように、出力信号Ｃからロウレベル
のスパイク信号が除去され、図１に示した実施例と同様
の効果が得られる。
【００２４】一方、図７に示す実施例における論理回路
の特徴とするところは、図３に示した論理回路の特徴を
多入力のＡＮＤゲート６、７に適用したことにあり、Ａ
ＮＤゲート６、７の少なくとも１つの入力に入力信号Ａ
を遅延回路１によって遅延した遅延信号Ｂを与え、他の
入力に入力信号Ａを与えるようにしている。
の特徴とするところは、図３に示した論理回路の特徴を
多入力のＡＮＤゲート６、７に適用したことにあり、Ａ
ＮＤゲート６、７の少なくとも１つの入力に入力信号Ａ
を遅延回路１によって遅延した遅延信号Ｂを与え、他の
入力に入力信号Ａを与えるようにしている。
【００２５】このような構成にあっては、図８のタイミ
ングチャートに示すように、出力信号Ｃからハイレベル
のスパイク信号が除去され、図３に示した実施例と同様
の効果を得ることができる。
ングチャートに示すように、出力信号Ｃからハイレベル
のスパイク信号が除去され、図３に示した実施例と同様
の効果を得ることができる。
【００２６】次に、上述した本発明に係る論理回路を適
用した組合せ回路あるいは順序回路について説明する。
用した組合せ回路あるいは順序回路について説明する。
【００２７】図９は図３に示した論理回路を図１６に示
したデコーダ回路に付加した構成を示す図である。同図
に示す実施例では、図１６に示したデコーダ回路のそれ
ぞれの出力に図３に示した論理回路を接続し、デコーダ
回路の出力信号Ｚ０〜Ｚ３をＡＮＤゲート３の出力とし
て得ている。
したデコーダ回路に付加した構成を示す図である。同図
に示す実施例では、図１６に示したデコーダ回路のそれ
ぞれの出力に図３に示した論理回路を接続し、デコーダ
回路の出力信号Ｚ０〜Ｚ３をＡＮＤゲート３の出力とし
て得ている。
【００２８】このような構成にあっては、前述したイネ
ーブル信号の機能と、本発明に係る論理回路におけるス
パイク信号を除去する機能とによって、真理値に示す出
力信号が得られ、デコーダ回路の誤動作が抑制される。
ーブル信号の機能と、本発明に係る論理回路におけるス
パイク信号を除去する機能とによって、真理値に示す出
力信号が得られ、デコーダ回路の誤動作が抑制される。
【００２９】図１０は図３に示した論理回路をＤ型のフ
リップフロップ（Ｆ／Ｆ）からなるシフトレジスタに適
用した構成を示す図である。同図に示す実施例では、縦
続接続されたＦ／Ｆ８、９のそれぞれのクロック信号を
図３に示した論理回路の出力信号としており、図１１の
タイミングチャートに示すように、遅延回路１の遅延時
間α以上のパルス幅を有する信号Ａが与えられた時にそ
れぞれのＦ／Ｆ８、９にクロック信号が与えられて、デ
ータのシフトが行なわれる。すなわち、信号Ａのパルス
幅が遅延回路１に設定された遅延時間α以上であるなら
ば、これを有効信号としてクロック信号が生成されてそ
れぞれのＦ／Ｆ８、９に与えられる。
リップフロップ（Ｆ／Ｆ）からなるシフトレジスタに適
用した構成を示す図である。同図に示す実施例では、縦
続接続されたＦ／Ｆ８、９のそれぞれのクロック信号を
図３に示した論理回路の出力信号としており、図１１の
タイミングチャートに示すように、遅延回路１の遅延時
間α以上のパルス幅を有する信号Ａが与えられた時にそ
れぞれのＦ／Ｆ８、９にクロック信号が与えられて、デ
ータのシフトが行なわれる。すなわち、信号Ａのパルス
幅が遅延回路１に設定された遅延時間α以上であるなら
ば、これを有効信号としてクロック信号が生成されてそ
れぞれのＦ／Ｆ８、９に与えられる。
【００３０】これに対して、信号Ａのパルス幅が遅延時
間α以下であるならば、図１２のタイミングチャートに
示すように、信号Ａのパルス信号は無効となり、クロッ
ク信号はＦ／Ｆ８、９に与えられない。したがって、信
号Ａに生じるパルス幅がα以下のパルス信号はハイレベ
ルのスパイク信号として除去され、シフトレジスタの誤
動作が防止される。
間α以下であるならば、図１２のタイミングチャートに
示すように、信号Ａのパルス信号は無効となり、クロッ
ク信号はＦ／Ｆ８、９に与えられない。したがって、信
号Ａに生じるパルス幅がα以下のパルス信号はハイレベ
ルのスパイク信号として除去され、シフトレジスタの誤
動作が防止される。
【００３１】このように、上記実施例は、本発明に係る
論理回路の特徴である、遅延回路１に設定された遅延時
間αよりも小さいパルス幅の信号は出力しないというこ
とと、遅延時間αよりも大きいパルス幅の信号を出力す
るという特徴のうち、後者の特徴を利用し、所定のパル
ス幅以上のパルス信号を有効とし、所定のパルス幅以下
のパルス信号を無効化とするという機能を本発明に係る
論理回路により容易かつ簡単な構成で実現し、シフトレ
ジスタに適用したものである。
論理回路の特徴である、遅延回路１に設定された遅延時
間αよりも小さいパルス幅の信号は出力しないというこ
とと、遅延時間αよりも大きいパルス幅の信号を出力す
るという特徴のうち、後者の特徴を利用し、所定のパル
ス幅以上のパルス信号を有効とし、所定のパルス幅以下
のパルス信号を無効化とするという機能を本発明に係る
論理回路により容易かつ簡単な構成で実現し、シフトレ
ジスタに適用したものである。
【００３２】
【発明の効果】以上説明したように、この発明によれば
、入力信号と入力信号の遅延信号との論理をとり、入力
信号の遅延時間に基づいて出力信号のレベルを決定する
ようにしたので、容易かつ簡単な構成により、入力信号
における所定のパルス幅のパルス信号を除去したり、あ
るいは出力したりすることが可能となる。これにより、
入力信号からパルス性のスパイク信号を容易に除去する
ことができるようになり、誤動作防止に寄与することが
できる論理回路を提供することができる。
、入力信号と入力信号の遅延信号との論理をとり、入力
信号の遅延時間に基づいて出力信号のレベルを決定する
ようにしたので、容易かつ簡単な構成により、入力信号
における所定のパルス幅のパルス信号を除去したり、あ
るいは出力したりすることが可能となる。これにより、
入力信号からパルス性のスパイク信号を容易に除去する
ことができるようになり、誤動作防止に寄与することが
できる論理回路を提供することができる。
【図１】この発明に係る論理回路の一実施例における構
成を示す図である。
成を示す図である。
【図２】図１に示す回路の動作タイミングを示す図であ
る。
る。
【図３】この発明に係る論理回路の一実施例における構
成を示す図である。
成を示す図である。
【図４】図３に示す回路の動作タイミングを示す図であ
る。
る。
【図５】この発明に係る論理回路の一実施例における構
成を示す図である。
成を示す図である。
【図６】図５に示す回路の動作タイミングを示す図であ
る。
る。
【図７】この発明に係る論理回路の一実施例における構
成を示す図である。
成を示す図である。
【図８】図７に示す回路の動作タイミングを示す図であ
る。
る。
【図９】図３に示す回路を付加したデコーダ回路の構成
を示す図である。
を示す図である。
【図１０】図３に示す回路を付加したシフトレジスタの
構成を示す図である。
構成を示す図である。
【図１１】図１０に示すシフトレジスタの動作タイミン
グを示す図である。
グを示す図である。
【図１２】図１０に示すシフトレジスタの動作タイミン
グを示す図である。
グを示す図である。
【図１３】従来のデコーダ回路の一構成例を示す図であ
る。
る。
【図１４】図１３に示す回路の真理値を示す図である。
【図１５】図１３に示す回路の動作タイミングを示す図
である。
である。
【図１６】従来のデコーダ回路の他の構成例を示す図で
ある。
ある。
【図１７】図１６に示す回路の真理値を示す図である。
【図１８】図１６に示す回路の動作タイミングを示す図
である。
である。
【図１９】図１６に示す回路の動作タイミングを示す図
である。
である。
１ 遅延回路
２〜７ 論理ゲート
８、９ フリップフロップ回路
α 遅延回路による送れ時間
Claims (1)
- 【請求項１】 入力信号を所定時間遅延して出力する
遅延手段と、前記入力信号と前記遅延手段の遅延出力信
号を受けて、前記遅延手段における入力信号の遅延時間
にしたがって出力信号レベルを決定する論理ゲートとを
有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019948A JPH04259114A (ja) | 1991-02-13 | 1991-02-13 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019948A JPH04259114A (ja) | 1991-02-13 | 1991-02-13 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259114A true JPH04259114A (ja) | 1992-09-14 |
Family
ID=12013429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019948A Withdrawn JPH04259114A (ja) | 1991-02-13 | 1991-02-13 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842044B1 (en) | 2003-10-23 | 2005-01-11 | International Business Machines Corporation | Glitch-free receivers for bi-directional, simultaneous data bus |
| JP2007102232A (ja) * | 2005-10-04 | 2007-04-19 | Samsung Electronics Co Ltd | 電源電圧除去感知回路、電源電圧除去時の残像を除去するディスプレイ装置及び方法 |
-
1991
- 1991-02-13 JP JP3019948A patent/JPH04259114A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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