JP2001243171A

JP2001243171A - データ処理装置

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Publication number: JP2001243171A
Application number: JP2000056610A
Authority: JP
Inventors: Hideki Ishibashi; 秀樹石橋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2001-09-07
Anticipated expiration: 2020-03-02
Also published as: JP3825605B2

Abstract

(57)【要約】【構成】ＳＤＲＡＭ１２は１回にアクセスするデータ
量が多くなるほど実効スループットが向上するメモリで
あり、バッファ３０は１アドレス毎にアクセスされるメ
モリであり、そしてコンパクトフラッシュ４６は１セク
タ毎にアクセスされるメモリである。ＳＤＲＡＭ１２と
バッファ３０との間では、ライト制御回路１８およびリ
ード制御回路２０によって１セクタ毎のＤＭＡデータ転
送が行なわれ、バッファ３０とコンパクトフラッシュ４
６との間では、リード制御回路２６およびライト制御回
路２８によって１セクタ毎のＤＭＡデータ転送が行なわ
れる。一方、ＣＰＵ５４は、バッファ３０に対してプロ
グラム制御方式でデータアクセスを行ない、このときの
アクセスデータ量は１セクタよりも少ない。【効果】ＣＰＵが必要とするデータ量は１セクタより
も少ないため、バッファにアクセスした方が、アクセス
処理が短時間で完了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置に関
し、たとえばディジタルカメラに適用され、第１メモリ
および第２メモリの間でデータを転送する、データ処理
装置に関する。

【０００２】

【従来の技術】従来から周知のデータ処理装置として、
ＤＭＡ（Direct Memory Access）制御方式およびプログ
ラム制御方式の２つの方式を併用して、メモリにアクセ
スするものがある。ＤＭＡ制御方式は、大量のデータを
２つのメモリ間で転送する場合に用いられ、プログラム
制御方式は制御情報などの短いデータをメモリとＣＰＵ
との間でやり取りするときに用いられる。

【０００３】

【発明が解決しようとする課題】しかし、従来技術で
は、アクセス先のメモリの特性によっては、プログラム
制御方式のアクセスに時間がかかり、全体の処理速度が
低下する場合が生じる。たとえば、一方のメモリがバー
スト転送方式を採用するＳＤＲＡＭで、他方のメモリが
セクタ単位でのアクセスを基本とするコンパクトフラッ
シュである場合、１セクタ未満のデータをプログラム制
御方式で読み出したいときに問題が生じる。つまり、バ
ースト転送方式では、一括してアクセスするデータ量が
多ければ多いほど実効スループットが向上するが、逆に
言えば、少量のデータアクセスを行なうときは実効スル
ープットが低下してしまう。一方、コンパクトフラッシ
ュでは、上述のように１セクタ毎のアクセスが基本であ
るため、少量のデータアクセスを行なうメモリには適し
ていない。

【０００４】また、従来技術では、制御バスはＤＭＡコ
ントローラおよびＣＰＵに個別に割り当てられているも
のの、データバスはＤＭＡコントローラおよびＣＰＵに
よって共用される。このため、ＣＰＵがデータバスを一
度開放すると、データバスはＤＭＡコントローラによっ
て占有されてしまい、ＣＰＵは、ＤＭＡコントローラの
処理が完了しない限り、データバスを獲得できない。

【０００５】このように、従来技術では、アクセス先の
メモリの特性やバスとの接続関係などの点で、処理速度
が低下するという問題があった。

【０００６】それゆえに、この発明の主たる目的は、高
速データ処理を実現できる、データ処理装置を提供する
ことである。

【０００７】

【課題を解決するための手段】第１の発明は、第１メモ
リと第２メモリとの間で所定量のＤＭＡデータ転送を行
なう第１ＤＭＡコントローラ、第２メモリと第３メモリ
との間で所定量のＤＭＡデータ転送行なう第２ＤＭＡコ
ントローラ、および第２メモリに対してプログラム制御
方式のデータアクセスを行なうＣＰＵを備え、第１メモ
リは１回にアクセスするデータ量が多くなるほど実効ス
ループットが向上するメモリであり、第２メモリは所定
アドレス数毎にアクセスされるメモリであり、第３メモ
リは前記所定量毎にアクセスされるメモリであり、そし
てＣＰＵが第２メモリにアクセスするときのデータ量は
所定量よりも少ない、データ処理装置である。

【０００８】第２の発明は、第１メモリに対して第１デ
ータバスを通してＤＭＡ制御方式のデータアクセスを行
なうＤＭＡコントローラ、第１メモリに対して第２デー
タバスを通してプログラム制御方式のデータアクセスを
行なうＣＰＵ、およびＤＭＡコントローラから第１メモ
リへの第１アクセス要求およびＣＰＵから第１メモリへ
の第２アクセス要求を調停する調停回路を備える、デー
タ処理装置である。

【０００９】

【作用】第１の発明では、第１ＤＭＡコントローラが第
１メモリと第２メモリとの間で所定量のＤＭＡデータ転
送を行ない、第２ＤＭＡコントローラが第２メモリと第
３メモリとの間で所定量のＤＭＡデータ転送行ない、Ｃ
ＰＵが第２メモリに対してプログラム制御方式のデータ
アクセスを行なう。ここで、第１メモリは１回にアクセ
スするデータ量が多くなるほど実効スループットが向上
するメモリであり、第２メモリは所定アドレス数毎にア
クセスされるメモリであり、第３メモリは所定量毎にア
クセスされるメモリである。一方、ＣＰＵが第２メモリ
にアクセスするときのデータ量は、所定量よりも少な
い。

【００１０】このため、ＣＰＵが第２メモリにアクセス
するのに要する時間は、ＣＰＵが第１メモリにアクセス
するのに要する時間よりも短くなる。また、第３メモリ
へのアクセスは所定量毎に行なわれるため、ＣＰＵは、
第２メモリをアクセス先とすることで効率的なアクセス
が可能となる。

【００１１】この発明の好ましい例では、第２メモリ
は、各々が少なくとも所定量に相当する容量を持つ複数
のバンクを含む。ここで、ＣＰＵは、第２メモリの特定
のバンクにのみアクセスし、第１ＤＭＡコントローラ
は、第２メモリの特定のバンク以外のバンクにのみアク
セスし、第２ＤＭＡコントローラは、複数のバンクのい
ずれにもアクセスする。

【００１２】さらに好ましくは、第３メモリは所望デー
タおよび所望データを管理する管理データを格納し、第
２ＤＭＡコントローラは、管理データについて特定のバ
ンクと第３メモリとの間でＤＭＡデータ転送を行ない、
ＣＰＵは特定のバンクに格納された管理データにアクセ
スする。これによって、管理データが所望データによっ
て上書きされるのを防止できる。

【００１３】この発明の好ましい他の例では、第３メモ
リはアクセスが可能であるかどうかを示す状態信号を発
生する。ここで、ＣＰＵは状態信号が示す状態に関係な
く第２ＤＭＡコントローラに対してＤＭＡデータ転送を
要求し、第２ＤＭＡコントローラは状態信号が示す状態
に応じて前記第３メモリにアクセスする。これによっ
て、第２ＤＭＡコントローラは第３メモリがアクセス可
能となった時点で速やかにＤＭＡデータ転送を開始で
き、データ転送処理が高速化される。

【００１４】さらに好ましくは、第１ＤＭＡコントロー
ラおよび第２ＤＭＡコントローラの一方によるＤＭＡデ
ータ転送に応じてインクリメントされ第１ＤＭＡコント
ローラおよび第２ＤＭＡコントローラの他方によるＤＭ
Ａデータ転送に応じてディクリメントされるカウンタ
が、さらに備えられる。ここで、ＣＰＵは、カウンタの
値に関係なく第１ＤＭＡコントローラおよび第２ＤＭＡ
コントローラにＤＭＡデータ転送を要求し、第１ＤＭＡ
コントローラおよび第２ＤＭＡコントローラは、カウン
タの値に応じてＤＭＡデータ転送を開始する。これによ
って、ＣＰＵが単に処理要求を発生するだけで、適切な
タイミングでＤＭＡデータ転送が実行される。

【００１５】第２の発明では、ＤＭＡコントローラは、
第１メモリに対して第１データバスを通してＤＭＡ制御
方式のデータアクセスを行ない、ＣＰＵは、第１メモリ
に対して第２データバスを通してプログラム制御方式の
データアクセスを行なう。そして、ＤＭＡコントローラ
から第１メモリへの第１アクセス要求およびＣＰＵから
第１メモリへの第２アクセス要求は、調停回路によって
調停される。このため、ＤＭＡ制御方式のデータアクセ
スの途中でプログラム制御方式のデータアクセスを行な
うようなとき、バスの占有関係を切り換える必要がな
い。

【００１６】この発明の好ましい例では、調停回路は、
ＣＰＵからの第２アクセス要求を優先的に受け付ける。
このため、第１アクセス要求および第２アクセス要求が
同時に発生したような場合、ＣＰＵが優先的に第１メモ
リにアクセスする。

【００１７】

【発明の効果】第１の発明によれば、ＣＰＵが第２メモ
リにアクセスするのに要する時間は、ＣＰＵが第１メモ
リにアクセスするのに要する時間よりも短くなるため、
全体の処理を高速化できる。また、第３メモリへのアク
セスは所定量毎に行なわれるため、ＣＰＵは、必要なデ
ータに効率的にアクセスすることができる。

【００１８】第２の発明によれば、ＤＭＡ制御方式のデ
ータアクセスの途中でプログラム制御方式のデータアク
セスを行ないたいようなときにバスの占有関係を切り換
える必要がないため、処理を高速化できる。

【００１９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００２０】

【実施例】図１を参照して、この実施例のディジタルカ
メラ１０は、データを格納するメモリとして、ＳＤＲＡ
Ｍ１２，コンパクトフラッシュ（ＣＦ）４６，レジスタ
３６，バッファ３０およびフラッシュメモリ５２を含
む。このうち、ＳＤＲＡＭ１２は、撮影された画像デー
タを含む画像ファイルを一時的に記録するための内部メ
モリであり、コンパクトフラッシュ４６は、このような
画像ファイルを記録するため着脱自在の記録媒体であ
る。レジスタ３６は、後述するＤＭＡデータ転送のため
の処理要求を格納する内部メモリであり、バッファ３０
は、ＳＤＲＡＭ１２とコンパクトフラッシュ４６との間
でＤＭＡ転送される画像データ、あるいはコンパクトフ
ラッシュ４６のＦＡＴ情報データを一時的に格納する内
部メモリである。フラッシュメモリ５２は、ＣＰＵ５４
のプログラムを格納する内部メモリである。

【００２１】ＳＤＲＡＭ１２に対するアクセスはアクセ
ス制御回路１４およびアクセス要求制御回路１６によっ
て制御され、コンパクトフラッシュ４６に対するアクセ
スはアクセス制御回路４２およびアクセス要求制御回路
４４によって制御される。また、レジスタ３６に対する
アクセスはアクセス制御回路３８およびアクセス要求制
御回路４０によって制御され、バッファ３０ａ〜３０ｃ
に対するアクセスはアクセス制御回路３２およびアクセ
ス要求制御回路３４によって制御される。さらに、フラ
ッシュメモリ５２に対するアクセスはアクセス制御回路
５０およびアクセス要求制御回路４８によって制御され
る。

【００２２】各々のアクセス要求制御回路は、アクセス
要求が与えられたとき要求元に承認信号ＡＣＫを返送
し、要求元は、この承認信号に応答して、アクセス信号
をアクセス要求制御回路に与える。また、アクセス態様
が書き込みの場合、要求元はアクセス信号とともに書き
込みに係るデータをアクセス要求制御回路に与える。ア
クセス信号（およびデータ）は、アクセス要求制御回路
を通してアクセス制御回路に与えられ、アクセス制御回
路は、入力されたアクセス信号に従ってメモリにアクセ
スする。

【００２３】アクセス要求制御回路３４，４０および４
８にはＣＰＵ５４からのみアクセス要求が発せられる。
これに対して、アクセス要求制御回路１６には、ＣＰＵ
５４以外にライト制御回路１８，リード制御回路２０お
よびカメラ処理系のＤＭＡコントローラ５８からもアク
セス要求が与えられる。アクセス要求制御回路４２に
も、ＣＰＵ５４のほかにリード制御回路２６およびライ
ト制御回路２８からアクセス要求が与えられる。つま
り、アクセス要求制御回路１６および４２には、複数の
アクセス要求が同時に入力される可能性があり、アクセ
ス要求制御回路１６および４２は、同時に入力された各
々のアクセス要求を調停していずれかの要求元に承認信
号ＡＣＫを返送する。ただし、アクセス要求制御回路１
６および４２はＣＰＵ５４に優先順位を与えており、複
数のアクセス要求が与えられたときは、ＣＰＵ５４から
のアクセス要求を最優先で受け付ける。

【００２４】なお、カメラ処理には、撮影された生画像
データ（ＲＡＷデータ）をＹＵＶデータに変換するＹＵ
Ｖ変換処理、ならびにＹＵＶデータを圧縮して圧縮ＹＵ
Ｖデータ（上述の画像データ）を生成する圧縮処理があ
り、ＲＡＷデータ，ＹＵＶデータおよび圧縮ＹＵＶデー
タのいずれも、対応するＤＭＡコントローラによってＳ
ＤＲＡＭ１２に対するライト／リード処理を施される。
上述のＤＭＡコントローラ５８は、このようなカメラ処
理を行なう複数のＤＭＡコントローラを含む概念であ
る。ここで、ＤＭＡコントローラ５８は、制御バスＣＢ
_DMA４および３２ビットのデータバスＤＢ_DMA５を通して
アクセス要求制御回路１６にアクセスする。

【００２５】ＳＤＲＡＭ１２はバースト転送方式のメモ
リであり、先頭アドレスを指定すれば、これに続く複数
アドレスに連続してアクセスすることができる。つま
り、読み出し時は、連続する複数のアドレスに格納され
たデータを１回で読み出すことができ、書き込み時は、
複数アドレス分のデータを連続する複数のアドレスに１
回で書き込むことができる。ＳＤＲＡＭ１２でもランダ
ムアクセスは可能であるが、アドレスがロウ（ROW）お
よびコラム（COLUMN）に分割されており、ロウアドレス
を先に設定するというオーバヘッドがあるため、１ワー
ド毎のアクセスでは効率が悪くなる。このような理由か
ら、バースト転送方式では、アクセスする１回あたりの
データ量が大きいほど、実効スループットが向上する。
バーストアクセスを行なう場合、アクセス要求制御回路
１６に与えられるアクセス信号には、アクセス先の先頭
アドレス情報，データサイズ情報およびリード／ライト
を示すアクセス態様情報が含まれる。

【００２６】コンパクトフラッシュ４６は、図２に示す
ようにコントローラ４６ａ，バッファメモリ４６ｂおよ
び主メモリ４６ｃを含み、コントローラ４６ａはバッフ
ァメモリ４６ｂを介して主メモリ４６ｃにアクセスす
る。バッファメモリ４６ｂは１セクタ（５１２バイト）
分の容量を持ち、アクセスは１セクタ毎に行なわれる。
したがって、アクセス要求制御回路４２に与えられるア
クセス信号には、所望のセクタアドレス情報およびリー
ド／ライトを示すアクセス態様情報が含まれる。内部転
送が行なわれているとき、コンパクトフラッシュ４６は
ビジー状態となり、内部転送が行なわれていないとき、
コンパクトフラッシュ４６はレディ状態となる。このよ
うなレディ状態およびビジー状態の判別信号は、コンパ
クトフラッシュ４６の特定の入出力ポートから出力され
る。

【００２７】なお、主メモリ４６ｃにアクセスするため
には、上述のアクセス信号に先立って、所望のセクタ番
号およびアクセスの態様をコントローラ４６ａに設定す
る必要がある。

【００２８】レジスタ３６は、図３に示すように形成さ
れる。ＳＤＲＡＭ側ライト制御回路（ライト制御回路１
８），ＳＤＲＡＭ側リード制御回路（リード制御回路２
０），ＣＦ側ライト制御回路（ライト制御回路２８）お
よびＣＦ側リード制御回路（リード制御回路２６）が、
いわゆるＤＭＡコントローラである。処理要求は、アド
レス情報，バンク情報および転送サイズ情報からなり、
これらの情報を格納する欄が各々のＤＭＡコントローラ
に対応してレジスタ３６に形成される。処理要求をレジ
スタ３６に設定するとき、アクセス要求制御回路４０に
は、書き込み先のアドレス情報（書き込み欄の位置情
報）およびアクセス態様情報“ライト”を含むアクセス
信号と処理要求を形成する各情報データが与えられる。
処理要求に含まれるアドレス情報，バンク情報および転
送サイズ情報は、アクセス信号に基づいて所望の欄に書
き込まれる。

【００２９】バッファ３０としては、図４に示すように
３つのバンク０〜２を持つＳＲＡＭが適用され、各々の
バンクは５１２バイトの容量を持つ。各バンクへのアク
セスは１アドレス毎に行なわれる。このため、バッファ
３０へのアクセス信号には、アクセス先のバンク情報，
アドレス情報およびリード／ライトを示すアクセス態様
情報が含まれる。

【００３０】フラッシュメモリ５２に対するアクセス
は、バッファ３０と同じように、アクセス先のアドレス
情報およびリード／ライトを示すアクセス態様情報を含
むアクセス信号によって行なわれる。

【００３１】各々の回路およびメモリ間の主な接続関係
を以下に説明する。アクセス要求制御回路１６は、制御
バスＣＢ_DMA１によってライト制御回路１８およびリー
ド制御回路２０と接続され、制御バスＣＢ_CPU１によっ
てＣＰＵ５４ならびにアクセス要求制御回路３４，４
０，４２および４８と接続される。アクセス要求制御回
路１６はまた、データバスＤＢ_DMA１によってライト制
御回路１８と接続され、データバスＤＢ_DMA２によって
リード制御回路２０と接続され、データバスＤＢ_C _PU１
およびＤＢ_CPU２によってアクセス要求制御回路３４，
４０，４２および４８と接続される。データバスＤＢ
_CPU１およびＤＢ_CPU２はまた、ＣＰＵ５４が接続された
データバスＤＢ_CPU３と双方向バッファ５６を介して接
続される。アクセス要求制御回路４２は、上述の接続に
加えて、制御バスＣＢ_DMA３によってリード制御回路２
６およびライト制御回路２８と接続され、データバスＤ
Ｂ_DMA３およびＤＢ_DMA４によってリード制御回路２６お
よびライト制御回路２８の各々と接続される。

【００３２】リード制御回路２０および２６は、制御バ
スＣＢ_COM１およびデータバスＤＢ_C _OM１によってバッフ
ァ３０の入力側と接続され、ライト制御回路１８および
２８は、制御バスＣＢ_COM２およびデータバスＤＢ_COM２
によってバッファ３０の出力側と接続される。また、リ
ード制御回路２０および２６およびライト制御回路１８
および２８のいずれも、制御バスＣＢ_DMA２によってレ
ジスタ３６と接続される。制御バスＣＢ_COM１およびＣ
Ｂ_COM２ならびにデータバスＤＢ_COM１およびＤＢ_COM２
は、アクセス制御回路３２にも接続される。

【００３３】つまり、データバスＤＢ_DMA１，ＤＢ
_DMA２，ＤＢ_DMA３およびＤＢ_DMA４はそれぞれ、ライト
制御回路１８，リード制御回路２０，ライト制御回路２
８およびリード制御回路２６専用のデータバスであり、
ＤＢ_CPU１〜ＤＢ_CPU３はＣＰＵ５４に専用のデータバス
である。これに対して、データバスＤＢ_COM１およびＤ
Ｂ_COM２は、ライト制御回路１８および２８，リード制
御回路２０および２６ならびにＣＰＵ５４によって共有
される。なお、データバスＤＢ_DMA１およびＤＢ_DMA２は
３２ビットのバスであり、データバスＤＢ_DMA３および
ＤＢ_DMA４は１６ビットのバスである。

【００３４】リード制御回路２０は、レジスタ３６のＳ
ＤＲＡＭ側リード制御回路の欄に処理要求が設定された
とき、図５に示すフロー図に従って動作する。

【００３５】ＳＤＲＡＭ１２の所望の先頭アドレス情
報，バンク０〜２のいずれか１つを示すバンク情報およ
び“５１２バイト”の転送サイズ情報がレジスタ３６の
ＳＤＲＡＭ側リード制御回路の欄に設定された場合、ま
ずステップＳ１で内部カウンタ２０ａの値が“０”であ
るかどうか判別する。そして、カウント値が“１”以上
であればステップＳ１の処理をくり返し、カウント値が
“０”となったとき、アクセス先のバンクが空になった
とみなしてステップＳ３に進む。ステップＳ３では、ア
クセス要求を制御バスＣＢ_DMA１を通してアクセス要求
制御回路１６に発する。これに対して承認信号ＡＣＫが
返送されると、ステップＳ５でＹＥＳと判断し、ステッ
プＳ７でアクセス信号（先頭アドレス情報，リードを示
すアクセス態様情報，５１２バイトのサイズ情報）を、
同じ制御バスＣＢ_DMA１を通してアクセス要求制御回路
１６に出力する。所望の先頭アドレス以降に書き込まれ
た５１２バイト分のデータはアクセス制御回路１２によ
って読み出され、データバスＤＢ_DMA２を介してリード
制御回路２０に入力される。

【００３６】ステップＳ９では、アクセス要求制御回路
１６から入力された４バイト（３２ビット）分のデータ
をデータバスＤＢ_COM１を介してバッファ３０に与える
とともに、指定されたバンクのアドレス信号を制御バス
ＣＢ_DMA２を介してバッファ３０に与える。続いて、ス
テップＳ１１で共有カウンタ２４および内部カウンタ２
０ａを“４”インクリメントし、ステップＳ１１でカウ
ンタ２０ａの値を“５１２”と比較する。そして、カウ
ント値が“５１２”未満であればステップＳ９およびＳ
１１の処理を繰り返す。この結果、入力された５１２バ
イトのデータは所望のバンクに先頭アドレスから順に書
き込まれ、共有カウンタ２４および内部カウンタ２０ａ
のカウント値は“５１２”までインクリメントされる。
カウント値が“５１２”に達すると、ステップＳ１５で
終了フラグを発行する。終了フラグは、割り込み端子
（図示せず）を通してＣＰＵ５４に与えられる。

【００３７】ライト制御回路２８は、レジスタ３６のＣ
Ｆ側ライト制御回路の欄に処理要求が設定されたとき、
図６に示すフロー図に従って動作する。

【００３８】コンパクトフラッシュ４６の所望のセクタ
アドレス情報，所望のバンクを示すバンク情報および
“５１２バイト”の転送サイズ情報がレジスタ３６のＣ
Ｆ側ライト制御回路の欄に設定されると、まずステップ
Ｓ２１でコンパクトフラッシュ４６がレディ状態／ビジ
ー状態のいずれにあるかを状態信号に基づいて判別す
る。そして、ビジー状態であればステップＳ２１の処理
を繰り返し、レディ状態に移行したときにステップＳ２
３に進む。ステップＳ２３では、共有カウンタ２４の値
が“２”以上を示しているかどうか判断し、ＮＯであれ
ば同じ処理を繰り返す。カウント値が“２”以上となる
と、所望のバンクに転送可能なデータが格納されたとみ
なして、ステップＳ２５でアクセス要求を発生する。ア
クセス要求は、制御バスＣＢ_DMA３を通してアクセス要
求制御回路４２に与えられる。

【００３９】このアクセス要求に対してアクセス要求制
御回路４２から承認信号ＡＣＫが返送されると、ステッ
プＳ２９でアクセス信号（セクタアドレス情報，ライト
のアクセス態様情報，５１２バイトのデータサイズ情
報）を発生し、ステップＳ３１で所望のバンクのアドレ
ス信号をバッファ３０に与える。アクセス信号は制御バ
スＣＢ_DMA３を通してアクセス要求制御回路４２に与え
られ、アドレス信号は制御バスＣＢ_COM２を通してバッ
ファ３０に与えられる。これによって、所望のバンクの
所望のアドレスに格納された２バイト（１６ビット）分
のデータがデータバスＤＢ_COM２を通して読み出され、
読み出されたデータは、データバスＤＢ_DMA３を通して
アクセス要求制御回路４２に与えられる。ステップＳ３
３では共有カウンタ２４の値を“２”ディクリメントす
るとともに内部カウンタ２８ａの値を“２”インクリメ
ントし、続くステップＳ３５では内部カウンタ２８ａの
値を“５１２”と比較する。そして、カウント値が“５
１２”未満であればステップＳ２３〜Ｓ３３の処理を繰
り返すが、カウント値が“５１２”であれば、ステップ
Ｓ３７で終了フラグを発行する。

【００４０】ステップＳ２３〜ステップＳ３５の処理が
繰り返されることによって、バッファ３０から読み出さ
れた５１２バイト分のデータが、データバスＤＢ
_DMA３，アクセス要求制御回路４２およびアクセス制御
回路４４を経てコンパクトフラッシュ４６に与えられ
る。コントローラ４６ａは、与えられた５１２バイトの
データを一旦バッファメモリ４６ｂに蓄積し、バッファ
メモリ４６ｂが満杯となったときにこの５１２バイトの
データを主メモリ４６ｃの所望のセクタに書き込む。

【００４１】リード制御回路２６は、レジスタ３６のＣ
Ｆ側リード制御回路の欄に処理要求が設定されたとき、
図７に示すフロー図に従って動作する。

【００４２】コンパクトフラッシュ４６の所望のセクタ
アドレス情報，所望のバンクを示すバンク情報および
“５１２バイト”の転送サイズ情報がレジスタ３６のＣ
Ｆ側リード制御回路の欄に設定されると、ステップＳ４
１でコンパクトフラッシュ４６の状態を判別し、レディ
状態であればステップＳ４３で共有カウンタ２２の値を
判別する。そして、共有カウンタ２２の値が“０”であ
れば、所望のバンクは空であるとみなし、ステップＳ４
５でアクセス要求を制御バスＣＢ_DMA３を通してアクセ
ス要求制御回路４２に出力する。これに対してアクセス
要求制御回路４２から承認信号ＡＣＫが返送されると、
ステップＳ４９でアクセス信号（セクタアドレス情報，
リードのアクセス態様情報）を同じ制御バスＣＢ_DMA３
を通してアクセス要求制御回路４２に与える。コンパク
トフラッシュ４６からは２バイト分のデータが読み出さ
れ、読み出されたデータはデータバスＤＢ_DMA４を通し
てリード制御回路２６に与えられる。

【００４３】ステップＳ５１では、読み出された２バイ
トのデータをアドレス信号とともにバッファ３０に与え
る。このとき、データはデータバスＤＢ_COM１を通し
て、アドレス信号はＣＢ_COM１を通してバッファ３０に
与えられる。ステップＳ５３では共有カウンタ２２を
“２”インクリメントし、続くステップＳ５５ではカウ
ント値を“５１２”と比較する。そして、カウント値が
“５１２”を下回る限りステップＳ４５〜Ｓ５３の処理
を繰り返し、これによって、コンパクトフラッシュ４６
の所望のセクタからデータが２バイトずつ読み出され、
合計５１２バイトのデータがバッファ３０の所望のバン
クに格納される。カウント値が“５１２”となるとステ
ップＳ５５でＹＥＳと判断し、ステップＳ５７で終了フ
ラグを発行する。

【００４４】ライト制御回路１８は、レジスタ３６のＳ
ＤＲＡＭ側ライト制御回路の欄に処理要求が設定された
とき、図８に示すフロー図に従って動作する。

【００４５】ＳＤＲＡＭ１２の先頭アドレス情報，バン
ク０〜２のいずれか１つを示すバンク情報および“５１
２バイト”の転送サイズ情報がレジスタ３６のＳＤＲＡ
Ｍ側ライト制御回路の欄に設定されると、ステップＳ６
１で共有カウンタ２２の値を“５１２”と比較し、比較
結果が一致を示せば、ステップＳ６３でアクセス要求を
制御バスＣＢ_DMA１を通してアクセス要求制御回路１６
に出力する。これに対して承認信号ＡＣＫが返送される
と、ステップＳ６５でＹＥＳと判断し、ステップＳ６７
でアクセス信号（先頭アドレス情報，リードを示すアク
セス態様情報，５１２バイトのサイズ情報）を同じ制御
バスＣＢ_DMA１を通してアクセス要求制御回路１６に出
力する。

【００４６】ステップＳ６９では、アドレス信号を制御
バスＣＢ_COM２を通してバッファ３０に与え、４バイト
分のデータを所望のバンクから読み出す。読み出された
データは、データバスＤＢ_COM２およびデータバスＤＢ
_DMA１を通してアクセス要求制御回路１６に与えられ
る。続いて、ステップＳ７１で共有カウンタ２２の値を
“４”ディクリメントし、ステップＳ７３でカウント値
を“０”と比較する。ここでカウント値が“１”以上で
あれば、ステップＳ６９およびＳ７１の処理を繰り返
し、カウント値が“０”となると、ステップＳ７５で終
了フラグを発行する。これによって、所望のバンクから
５１２バイトのデータが読み出され、アクセス制御回路
１４によってＳＤＲＡＭ１２の所望アドレスに書き込ま
れるとともに、書き込みが完了した時点で終了フラグが
発行される。

【００４７】ＳＤＲＡＭ１２には、上述のように画像フ
ァイルが格納されており、リード制御回路２０およびラ
イト制御回路２８によるＤＭＡ転送の対象となるデータ
は、この画像ファイルを形成する画像データである。一
方、コンパクトフラッシュ４６の主メモリ４６ａには、
同様の画像ファイルのほかにＦＡＴ情報データも記録さ
れている。つまり、コンパクトフラッシュ４６はＭＳ−
ＤＯＳ方式を採用しているため、ＦＡＴのようなファイ
ル管理情報も主メモリ４６ａに記録されている。このた
め、リード制御回路２６およびライト制御回路１８によ
るＤＭＡ転送の対象となるデータとしては、画像ファイ
ルを形成する画像データ以外にＦＡＴデータも含まれ
る。

【００４８】ただし、ＦＡＴ情報データはＣＰＵ５４に
よる空きクラスタの検索のために読み出されるものであ
り、バッファ３０からＳＤＲＡＭ１２にＤＭＡ転送され
ることはない。このため、リード制御回路２６は、ＦＡ
Ｔデータおよび画像データの両方をコンパクトフラッシ
ュ４６からバッファ３０にＤＭＡ転送するものの、ライ
ト制御回路１８は、画像データのみをバッファ３０から
ＳＤＲＡＭ１２にＤＭＡ転送する。

【００４９】バッファ３０に格納されたＦＡＴデータ
は、ＣＰＵ５４によって読み出される。つまり、ＣＰＵ
５４が制御バスＣＢ_CPU１を通してアクセス要求をアク
セス要求制御回路４０に与え、これに対する承認信号Ａ
ＣＫに応答して、バンク情報，アドレス情報およびアク
セス態様情報を含むアクセス信号を同じ制御バスＣＢ_CP
_U１を通してアクセス要求制御回路３４に与える。所望
のバンクの所望のアドレスに書き込まれたＦＡＴ情報デ
ータは、アクセス制御回路３２によって読み出される。
読み出されたＦＡＴ情報データは、データバスＤＢ_CPU
１およびＤＢ_CPU３を通してＣＰＵ５４に与えられる。
なお、バッファ３０に格納されたＦＡＴ情報データが、
後続の画像データによって上書きされることのないよ
う、ＦＡＴ情報データおよび画像データは互いに別のバ
ンクに格納される。

【００５０】ＣＰＵ５４は、ＳＤＲＡＭ１２に格納され
た画像ファイルをコンパクトフラッシュ４６に記録する
とき、図９および図１０に示すフロー図を処理する。

【００５１】まずステップＳ８１で、ＦＡＴ領域内のい
ずれかのセクタ番号およびアクセス態様“リード”を、
特定の入出力ポートを通してコンパクトフラッシュ４６
のコントローラ４６ａに設定する。次に、リード制御回
路２６にＦＡＴ情報データのＤＭＡ転送を行なわせるた
めの処理要求を、ステップＳ８３でレジスタ３６に設定
する。つまり、ステップＳ１で設定したセクタ番号に対
応するセクタアドレス情報，バンク０を示すバンク情報
および“５１２バイト”の転送サイズ情報を図３に示す
ＣＦ側リード制御回路の欄に書き込む。これによって、
ＦＡＴ領域に書き込まれたＦＡＴ情報データの一部がコ
ンパクトフラッシュ４６からバッファ３０のバンク０に
ＤＭＡ転送される。ステップＳ８５では、このＤＭＡ転
送処理の終了の有無を終了フラグに応答して判別する。
つまり、終了フラグがリード制御回路２６から入力され
ない限りステップＳ８５の処理を繰り返し、終了フラグ
が与えられると、ステップＳ８７に進む。

【００５２】ステップＳ８７では、アクセス要求制御回
路３４およびアクセス要求回路３２を通してバッファ３
０のバンク０にアクセスし、バンク０内のＦＡＴデータ
に基づいて空きクラスタを検索する。具体的には、バン
ク０からＦＡＴエントリを読み出して、対応するクラス
タが空いているかどうかを判別する。全てのＦＡＴエン
トリの検索が完了すると、空きクラスタが検索されたか
どうかをステップＳ８９で判断する。そして、空きクラ
スタが１つも見つからなかったときは、ステップＳ９１
でセクタ番号を更新してからステップＳ８１に戻る。次
回のステップＳ８１〜Ｓ８５の処理では、ＦＡＴ領域の
別のセクタにあるＦＡＴ情報データがコンパクトフラッ
シュ４６からバッファ３０にＤＭＡ転送され、バンク０
に格納された新規のＦＡＴ情報データに基づいて空きク
ラスタの検索処理が行なわれる。

【００５３】空きクラスタが発見されたときは、ステッ
プＳ８９からステップＳ９３に進み、発見された空きク
ラスタの先頭のセクタ番号およびアクセス態様“リー
ド”をコンパクトフラッシュ４６に設定する。さらに、
ＳＤＲＡＭ１２に格納された画像ファイルをコンパクト
フラッシュ４６に転送するための処理要求を、ステップ
Ｓ９５でレジスタ３６に設定する。具体的には、ＳＤＲ
ＡＭ１２の所望の先頭アドレス情報，バンク１を示すバ
ンク情報および“５１２バイト”の転送サイズ情報をレ
ジスタ３６のＳＤＲＡＭ側リード制御回路の欄に設定
し、かつコンパクトフラッシュ４６の所望のセクタアド
レス情報，バンク１を示すバンク情報および“５１２バ
イト”の転送サイズ情報をレジスタ３６のＣＦ側ライト
制御回路の欄に設定する。

【００５４】これによって、ＳＤＲＡＭ１２の所望の先
頭アドレス以降に格納された５１２バイトの画像データ
が、リード制御回路２０によってバッファ３０のバンク
１にＤＭＡ転送され、さらに、バンク１に格納された５
１２バイトの画像データが、ライト制御回路２８によっ
てコンパクトフラッシュ４６にＤＭＡ転送される。転送
された５１２バイトの画像データは、空きクラスタの先
頭に位置するセクタに書き込まれる。なお、バンク１を
画像データの書き込み先として選択するのは、バンク０
に格納されたＦＡＴ情報データが消滅するのを防止する
ためである。

【００５５】ステップＳ９７では、リード制御回路２０
およびライト制御回路２８の両方から終了フラグが発行
されたときに、ステップＳ９７で要求したＤＭＡ処理が
終了したと判断する。続くステップＳ９９では、ステッ
プＳ８７で検索した空きクラスタが満杯になったかどう
か判断し、ＮＯであればステップＳ１０１でセクタ番号
を更新してからステップＳ９３に戻る。この結果、クラ
スタが満杯になるまで、ステップＳ９３〜Ｓ９９の処理
が繰り返され、画像ファイルを形成する画像データは、
空きクラスタ内の複数のセクタに連続して書き込まれ
る。

【００５６】ステップＳ９９で空きクラスタが満杯にな
ったと判断されると、現画像ファイルのＤＭＡ転送（コ
ンパクトフラッシュ４６への記録）が完了したかどうか
をステップＳ１０３で判断する。ここでＮＯであれば、
ステップＳ１０５でバッファ３０内のバンク０にアクセ
スし、バンク０のＦＡＴ情報データを更新する。つま
り、今回のＤＭＡ転送によって満杯となったクラスタに
対応するＦＡＴエントリの情報を書き換える。続いて、
ステップＳ１０７で再度バンク０にアクセスし、上述の
ステップＳ８７と同じ要領で空きクラスタの検索を行な
う。続くステップＳ１０９では空きクラスタが発見され
たかどうか判断し、ＹＥＳであれば、ステップＳ９３に
戻って上述と同様のＤＭＡ転送処理を行なう。

【００５７】一方、ステップＳ１０９でＮＯであれば、
ステップＳ１１１でＦＡＴ領域内のセクタ番号およびア
クセス態様“ライト”をコンパクトフラッシュ４６に設
定する。ここで、設定するセクタ番号は、バンク０に格
納されているＦＡＴ情報データを書き込むべきセクタの
番号である。続いて、ライト制御回路２８にＦＡＴ情報
データのＤＭＡ転送を行なうための処理要求を、ステッ
プＳ１１３でレジスタ３６に設定する。つまり、ステッ
プＳ１１１で設定したセクタ番号に対応するセクタアド
レス情報，バンク０を示すバンク情報および“５１２バ
イト”の転送サイズ情報を、図３に示すＣＦ側ライト制
御回路の欄に書き込む。これによって、バンク０に格納
されたＦＡＴデータが、ライト制御回路２８によってコ
ンパクトフラッシュ４６にＤＭＡ転送され、ＦＡＴ領域
内の元のセクタに書き込まれる。

【００５８】ステップＳ１１５では、ライト制御回路２
８によるＤＭＡ転送処理の終了の有無を、ライト制御回
路２８から終了フラグが発行されたかどうかによって判
断する。終了フラグが発行されなければステップＳ１１
５の処理を繰り返し、終了フラグが発行されると、ステ
ップＳ１１７に進む。ステップＳ１１７では、ＦＡＴ領
域の別のセクタからＦＡＴデータを読み出すべくセクタ
番号を更新し、その後ステップＳ８１に戻る。

【００５９】ステップＳ１０３で現画像ファイルのＤＭ
Ａ転送が完了したと判断されたときは、記録日時やファ
イルサイズなどのファイル情報をコンパクトフラッシュ
４６に書き込むべく、ステップＳ１１９に進む。ステッ
プＳ１１９では、このようなファイル情報の書き込み先
のセクタ番号およびアクセス態様“ライト”をコンパク
トフラッシュ４６に設定する。続くステップＳ１２１で
は、ＳＤＲＡＭ１２に格納されたファイル情報をコンパ
クトフラッシュ４６に転送するための処理要求を、上述
のステップＳ９５と同じ要領でレジスタ３６に設定す
る。つまり、ＳＤＲＡＭ１２の所望の先頭アドレス情
報，バンク１を示すバンク情報および“５１２バイト”
の転送サイズ情報をレジスタ３６のＳＤＲＡＭ側リード
制御回路の欄に設定するとともに、コンパクトフラッシ
ュ４６の所望のセクタアドレス情報，バンク１を示すバ
ンク情報および“５１２バイト”の転送サイズ情報をレ
ジスタ３６のＣＦ側ライト制御回路の欄に設定する。

【００６０】これによって、ＳＤＲＡＭ１２の所望の先
頭アドレス以降に格納された５１２バイトのファイル情
報データがリード制御回路２０によってバッファ３０の
バンク１にＤＭＡ転送され、さらに、バンク１に格納さ
れた５１２バイトのファイル情報データがライト制御回
路２８によってコンパクトフラッシュ４６にＤＭＡ転送
される。転送された５１２バイトの画像データは、ステ
ップＳ１１９で設定されたセクタ番号に対応するセクタ
に書き込まれる。

【００６１】ステップＳ１２３では、リード制御回路２
０およびライト制御回路２８の両方から終了フラグが発
行されたかどうかを判断し、ＹＥＳとの判断結果が得ら
れたときにステップ１２５に進む。ステップＳ１２５で
は、ＳＤＲＡＭ１２に格納された全ての画像ファイルの
記録処理が完了したかどうか判断する。そして、ＹＥＳ
であれば処理を終了するが、ＮＯであればステップＳ１
１７でセクタ番号を更新してからステップＳ８１に戻
る。

【００６２】なお、以上の処理はＳＤＲＡＭ１２からコ
ンパクトフラッシュ４６に画像ファイルを転送するとき
の処理であり、コンパクトフラッシュ４６からＳＤＲＡ
Ｍ１２に画像ファイルを転送するときの処理について
は、説明を省略している。ただし、このコンパクトフラ
ッシュ４６からＳＤＲＡＭ１２へのＤＭＡ転送処理も上
述と同じ要領で行なわれる。このとき、ＦＡＴ情報デー
タはたとえばバンク０に格納され、画像データはたとえ
ばバンク２を用いて転送される。

【００６３】図示しないシャッタボタンが押されたと
き、ＣＰＵ５４は図７に示す割り込みルーチンを処理す
る。まず、ステップＳ１３１でＳＤＲＡＭ１２に十分な
空き容量が存在するかどうか判断し、ＹＥＳとの判断結
果が得られたときにステップＳ１３３で、カメラ処理を
行なう。このとき、撮影されたＲＡＷデータのＳＤＲＡ
Ｍ１２に対するライト／リード処理、ＲＡＷデータをＹ
ＵＶ変換することで生成されたＹＵＶデータのＳＤＲＡ
Ｍ１２に対するライト／リード処理，およびＹＵＶデー
タをＪＰＥＧ圧縮して生成された圧縮ＹＵＶデータのＳ
ＤＲＡＭ１２に対するライト処理が、ＤＭＡコントロー
ラ５８によって行なわれる。

【００６４】このようなカメラ処理が完了すると、ステ
ップＳ１３５で撮影日時やファイルサイズを含むファイ
ル情報データをＳＤＲＡＭ１２に格納する。このとき、
ＣＰＵ５４は、まずアクセス要求を制御バスＣＢ_CPU３
を通してアクセス要求制御回路１６に与える。これに対
してアクセス要求制御回路１６から承認信号ＡＣＫが返
送されると、ＳＤＲＡＭ１２の所望の先頭アドレス情
報，ファイル情報データのサイズ情報および“ライト”
を示すアクセス態様情報を含むアクセス信号を、同じ制
御バスＣＢ_CPU３を通してアクセス要求制御回路１６に
与え、同時にファイル情報データをデータバスＤＢ_CPU
３およびＤＢ_CPU１を通してアクセス制御回路１６に与
える。ファイル情報データはＳＤＲＡＭ１２の所望のア
ドレスに書き込まれ、これによって圧縮ＹＵＶデータお
よびファイル情報データを含む画像ファイルがＳＤＲＡ
Ｍ１２内に作成される。

【００６５】以上の説明から分かるように、ＳＤＲＡＭ
１２は１回にアクセスするデータ量が多くなるほど実効
スループットが向上するメモリであり、バッファ３０は
１アドレス毎にアクセスされるメモリであり、そしてコ
ンパクトフラッシュ４６は１セクタ毎にアクセスされる
メモリである。ＳＤＲＡＭ１２とバッファ３０との間で
は、ライト制御回路１８およびリード制御回路２０によ
って１セクタ（５１２バイト）毎のＤＭＡデータ転送が
行なわれ、バッファ３０とコンパクトフラッシュ４６と
の間では、リード制御回路２６およびライト制御回路２
８によって１セクタ（５１２バイト）毎のＤＭＡデータ
転送が行なわれる。一方、ＣＰＵ５４は、バッファ３０
に対してプログラム制御方式でデータアクセスを行な
い、このときのアクセスデータ量は１セクタよりも少な
い。

【００６６】このように、ＣＰＵ５４が必要とするデー
タ量は１セクタよりも少ないため、ＳＤＲＡＭ１２にア
クセスするよりも、バッファ３０にアクセスした方が、
アクセス処理が短時間で完了する。また、コンパクトフ
ラッシュ４６はセクタ単位でのアクセスしかできないた
め、バッファ３０をＣＰＵ５４のアクセス先とした方
が、効率的なアクセスが可能となる。

【００６７】また、バッファ３０は複数のバンク０〜２
からなり、各バンクは５１２バイトの容量を持ってい
る。ライト制御回路１８およびリード制御回路２０は、
画像データのＤＭＡ転送にバンク１または２を用い、リ
ード制御回路２６およびライト制御回路２８は、ＦＡＴ
情報データのＤＭＡ転送にバンク０を用いるとともに、
画像データのＤＭＡ転送にバンク１または２を用いる。
そして、ＣＰＵ５４は、ＦＡＴ情報データの読み出し／
書き込みのためにバンク０にアクセスする。このよう
に、画像データの格納先とＦＡＴ情報データの格納先が
互いに異なるため、画像データのＤＭＡ転送時にＦＡＴ
情報データが消滅することはない。

【００６８】コンパクトフラッシュ４６は、内部転送を
実行していないときにレディ状態となり、内部転送を実
行しているときにビジー状態となり、現時点の状態を示
す状態信号が特定の入出力ポートから出力される。コン
パクトフラッシュ４６とバッファ３０との間でのＤＭＡ
転送を行なうとき、ＣＰＵ５４は、この状態信号が示す
状態に関係なく、処理要求をレジスタ３６に設定する。
一方、リード制御回路２６およびライト制御回路２８
は、状態信号が示すレディを示すときにコンパクトフラ
ッシュ４６ににアクセスする。従来技術では、ＣＰＵが
コンパクトフラッシュの状態を監視し、コンパクトフラ
ッシュがレディ状態に移行してからＤＭＡコントローラ
に処理要求を与えていたため、時間的なロスが発生して
いた。この実施例では、上述の要領で処理が行なわれる
ため、従来技術のような時間のロスが生じることはな
い。

【００６９】また、ＳＤＲＡＭ１２からコンパクトフラ
ッシュ４６へのＤＭＡデータ転送を行なう場合、ライト
制御回路１８は、４バイト（３２ビット）分のデータを
ＳＤＲＡＭ１２からバッファ３０に転送する毎にカウン
タ２２を“４”ずつインクリメントし、リード制御回路
２６は、２バイト分のデータをバッファ３０からコンパ
クトフラッシュ４６に転送する毎にカウンタ２２を
“２”ずつディクリメントする。逆に、コンパクトフラ
ッシュ４６からＳＤＲＡＭ１２へのＤＭＡデータ転送を
行なう場合は、ライト制御回路２８が、２バイト分のデ
ータをコンパクトフラッシュ４６からバッファ３０に転
送する毎にカウンタ２４を“２”ずつインクリメント
し、リード制御回路２０が、４バイト分のデータをバッ
ファ３０からＳＤＲＡＭ１２に転送する毎にカウンタ２
４を“４”ずつディクリメントする。したがって、ＣＰ
Ｕ５４は、単に処理要求をレジスタ３６に設定するだけ
で、適切なタイミングでＤＭＡデータ転送が実行され
る。なお、ライト制御回路２８およびリード制御回路２
０は同時に動作することはないため、アクセスが同時に
実行されることはない。

【００７０】また、ライト制御回路１８，リード制御回
路２０，ＤＭＡコントローラ５８およびＣＰＵ５４の各
々は、専用のデータバスＤＢ_DMA１，ＤＢ_DMA２，ＤＢ
_DMA５およびＣＢ_CPU１を通してＳＤＲＡＭ１２へのデー
タアクセスを行なう。ここで、各々のデータアクセスが
互いに衝突することがないよう、アクセス要求がアクセ
ス要求制御回路１６によって調停される。さらに、アク
セス要求制御回路１６は、複数のアクセス要求が与えら
れたとき、ＣＰＵ５４からのアクセス要求を優先的に受
け付ける。これによって、それぞれのＤＭＡコントロー
ラがＤＭＡ処理を行なっているときでも、ＤＭＡ処理の
合間でプログラム制御によるアクセスを行なうことがで
きる。ＤＭＡ処理の合間で行なわれる処理としては、図
１１のステップＳ１３５におけるファイル情報データの
書き込み処理がある。なお、このような処理は、リード
制御回路２６，ライト制御回路２８およびＣＰＵ５４の
各々がコンパクトフラッシュ４６にアクセスするときも
行なわれる。

【００７１】なお、この実施例では、画像ファイルの記
録媒体としてコンパクトフラッシュを用いているため、
１セクタを５１２バイトとしているが、記録媒体として
スマートメディアを用いるときは、１セクタは５２８バ
イトである。このとき、バッファには、各々が５２８バ
イトの容量を持つバンクを設け、１回のＤＭＡ処理によ
って転送するデータ量は５２８バイトとする必要があ
る。

【００７２】また、この実施例では、バースト転送方式
のメモリとしてＳＤＲＡＭを用いているが、バースト転
送は単なるＤＲＡＭでも行なわれる。このため、ＳＤＲ
ＡＭの代わりにＤＲＡＭを用いてもよい。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】コンパクトフラッシュの構成を示すブロック図
である。

【図３】レジスタの一例を示す図解図である。

【図４】バッファに形成された複数のバンクを示す図解
図である。

【図５】ＳＤＲＡＭ側リード制御回路の動作の一部を示
すフロー図である。

【図６】ＣＦ側ライト制御回路の動作の一部を示すフロ
ー図である。

【図７】ＣＦ側リード制御回路の動作の一部を示すフロ
ー図である。

【図８】ＳＤＲＡＭ側ライト制御回路の動作の一部を示
すフロー図である。

【図９】ＣＰＵの動作の一部を示すフロー図である。

【図１０】ＣＰＵの動作の他の一部を示すフロー図であ
る。

【図１１】ＣＰＵの動作のその他の一部を示すフロー図
である。

【符号の説明】

１０…ディジタルカメラ１２…ＳＤＲＡＭ１６，３４，４０，４２，４８…アクセス要求制御回路１８，２８…ライト制御回路２０，２６…リード制御回路３０…バッファ３６…レジスタ４６…コンパクトフラッシュ５４…ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/08 Ｇ０６Ｆ 12/08 Ｗ 13/16 ５１０ 13/16 ５１０Ｄ 13/38 ３１０ 13/38 ３１０Ｃ

Claims

【特許請求の範囲】

【請求項１】第１メモリと第２メモリとの間で所定量の
ＤＭＡデータ転送を行なう第１ＤＭＡコントローラ、前記第２メモリと第３メモリとの間で前記所定量のＤＭ
Ａデータ転送行なう第２ＤＭＡコントローラ、および前
記第２メモリに対してプログラム制御方式のデータアク
セスを行なうＣＰＵを備え、前記第１メモリは１回にアクセスするデータ量が多くな
るほど実効スループットが向上するメモリであり、前記第２メモリは所定アドレス数毎にアクセスされるメ
モリであり、前記第３メモリは前記所定量毎にアクセスされるメモリ
であり、そして前記ＣＰＵが前記第２メモリにアクセス
するときのデータ量は前記所定量よりも少ない、データ
処理装置。
【請求項２】前記第２メモリは各々が少なくとも前記所
定量に相当する容量を持つ複数のバンクを含み、前記ＣＰＵは前記第２メモリの特定のバンクにのみアク
セスし、前記第１ＤＭＡコントローラは前記第２メモリの前記特
定のバンク以外のバンクにのみアクセスし、前記第２ＤＭＡコントローラは前記複数のバンクのいず
れにもアクセスする、請求項１記載のデータ処理装置。
【請求項３】前記第３メモリは所望データおよび前記所
望データを管理する管理データを格納し、前記第２ＤＭＡコントローラは前記管理データについて
前記特定のバンクと前記第３メモリとの間で前記ＤＭＡ
データ転送を行ない、前記ＣＰＵは前記特定のバンクに格納された前記管理デ
ータにアクセスする、請求項２記載のデータ処理装置。
【請求項４】前記第３メモリはアクセスが可能であるか
どうかを示す状態信号を発生し、前記ＣＰＵは前記状態信号が示す状態に関係なく前記第
２ＤＭＡコントローラに対して前記ＤＭＡデータ転送を
要求し、前記第２ＤＭＡコントローラは前記状態信号が示す状態
に応じて前記第３メモリにアクセスする、請求項１ない
し３のいずれかに記載のデータ転送装置。
【請求項５】前記第１ＤＭＡコントローラおよび前記第
２ＤＭＡコントローラの一方による前記ＤＭＡデータ転
送に応じてインクリメントされ前記第１ＤＭＡコントロ
ーラおよび前記第２ＤＭＡコントローラの他方による前
記ＤＭＡデータ転送に応じてディクリメントされるカウ
ンタをさらに備え、前記ＣＰＵは前記カウンタの値に関係なく前記第１ＤＭ
Ａコントローラおよび前記第２ＤＭＡコントローラに前
記ＤＭＡデータ転送を要求し、前記第１ＤＭＡコントローラおよび前記第２ＤＭＡコン
トローラは前記カウンタの値に応じて前記ＤＭＡデータ
転送を行なう、請求項１ないし４のいずれかに記載のデ
ータ処理装置。
【請求項６】第１メモリに対して第１データバスを通し
てＤＭＡ制御方式のデータアクセスを行なうＤＭＡコン
トローラ、前記第１メモリに対して第２データバスを通してプログ
ラム制御方式のデータアクセスを行なうＣＰＵ、および
前記ＤＭＡコントローラから前記第１メモリへの第１ア
クセス要求および前記ＣＰＵから前記第１メモリへの第
２アクセス要求を調停する調停回路を備える、データ処
理装置。
【請求項７】前記調停回路は前記第２アクセス要求を優
先的に受け付ける、請求項６記載のデータ処理装置。