JPH10307789A - データ転送方法及び装置 - Google Patents
データ転送方法及び装置Info
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- JPH10307789A JPH10307789A JP11480897A JP11480897A JPH10307789A JP H10307789 A JPH10307789 A JP H10307789A JP 11480897 A JP11480897 A JP 11480897A JP 11480897 A JP11480897 A JP 11480897A JP H10307789 A JPH10307789 A JP H10307789A
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- data transfer
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Abstract
(57)【要約】
【課題】 異なるバス間でバッファを介してＤＭＡ転送
するシステムの転送データのブロックサイズを簡単に変
更可能とする。 【解決手段】 第１のバス１１と第２のバス１２とはバ
ッファメモリを有するバス中継器１３を介して接続さ
れ、各バス１１、１２にはＤＭＡ（ダイレクトメモリア
クセス）コントローラ２２、２７が接続される。バス中
継器１３は、データ転送時にダミーデータを付加した
り、一部のデータを省略することができる。
するシステムの転送データのブロックサイズを簡単に変
更可能とする。 【解決手段】 第１のバス１１と第２のバス１２とはバ
ッファメモリを有するバス中継器１３を介して接続さ
れ、各バス１１、１２にはＤＭＡ（ダイレクトメモリア
クセス）コントローラ２２、２７が接続される。バス中
継器１３は、データ転送時にダミーデータを付加した
り、一部のデータを省略することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの異なるバス
にそれぞれ接続されたデバイスやメモリの間でデータを
転送するためのデータ転送方法及び装置に関する。
にそれぞれ接続されたデバイスやメモリの間でデータを
転送するためのデータ転送方法及び装置に関する。
【０００２】
【従来の技術】従来において、メインバスとサブバスの
ような異なるバスをゲートウェイ等のバス中継器を介し
て接続し、メインバスに設けられたＤＭＡ（ダイレクト
メモリアクセス）コントローラによりこれらのバス間で
データのＤＭＡ転送を行うものが知られている。
ような異なるバスをゲートウェイ等のバス中継器を介し
て接続し、メインバスに設けられたＤＭＡ（ダイレクト
メモリアクセス）コントローラによりこれらのバス間で
データのＤＭＡ転送を行うものが知られている。
【０００３】例えば、図１３に示すような構成におい
て、メインバス１０１とサブバス１０２とはそれぞれバ
スゲートウェイ等のバス中継器１０３に接続されてい
る。メインバス１０１には、ＣＰＵや各種インターフェ
ース等のデバイス１０４、ＤＭＡコントローラ１０５が
接続され、サブバス１０２には、デバイス１０６、ＲＯ
Ｍ等のメモリ１０７が接続される。
て、メインバス１０１とサブバス１０２とはそれぞれバ
スゲートウェイ等のバス中継器１０３に接続されてい
る。メインバス１０１には、ＣＰＵや各種インターフェ
ース等のデバイス１０４、ＤＭＡコントローラ１０５が
接続され、サブバス１０２には、デバイス１０６、ＲＯ
Ｍ等のメモリ１０７が接続される。
【０００４】この図１３の例では、メインバス１０１上
のＤＭＡコントローラ１０５がバス中継器１０３を介し
てサブバス１０２も制御することにより、例えばデバイ
ス１０４とデバイス１０６との間のＤＭＡ転送を実現し
ている。このように、異なるバス１０１、１０２間であ
っても、それぞれのバスのアクセス時間が同じ程度であ
れば、無駄な待ち時間がなく、効率の良いデータ転送を
行うことができる。
のＤＭＡコントローラ１０５がバス中継器１０３を介し
てサブバス１０２も制御することにより、例えばデバイ
ス１０４とデバイス１０６との間のＤＭＡ転送を実現し
ている。このように、異なるバス１０１、１０２間であ
っても、それぞれのバスのアクセス時間が同じ程度であ
れば、無駄な待ち時間がなく、効率の良いデータ転送を
行うことができる。
【０００５】
【発明が解決しようとする課題】ところで、デバイス間
でデータ転送を行う場合には、それぞれのデバイスにと
って都合のよいデータの並びかたがあり、これに対応す
るために、余分なデータを切り捨てたり、転送されたデ
ータ列の間に別のデータを挿入したりすることが必要と
される。
でデータ転送を行う場合には、それぞれのデバイスにと
って都合のよいデータの並びかたがあり、これに対応す
るために、余分なデータを切り捨てたり、転送されたデ
ータ列の間に別のデータを挿入したりすることが必要と
される。
【０００６】メモリ上に展開されたデータ列に対して、
上述のような操作をＣＰＵが行おうとすると、一旦ＣＰ
Ｕのレジスタに読み込んだ後、また書かなければならな
いことから、非常に効率が悪く、これはＣＰＵが他の作
業を行おうとする時間を削減することにもなり、好まし
くない。
上述のような操作をＣＰＵが行おうとすると、一旦ＣＰ
Ｕのレジスタに読み込んだ後、また書かなければならな
いことから、非常に効率が悪く、これはＣＰＵが他の作
業を行おうとする時間を削減することにもなり、好まし
くない。
【０００７】ここで、ＤＭＡコントローラがデータ転送
時に転送元アドレスや転送先アドレスを毎回変更するこ
とも考えられ、この場合には、転送元のアドレスと転送
量のリストを用意し、ＤＭＡコントローラが毎回そのリ
ストに従ってＤＭＡ転送を行うわけであるが、転送仕様
テーブルをＣＰＵが用意しなければならず、毎回転送仕
様をチェックするためのオーバーヘッドが生ずる等の難
点がある。
時に転送元アドレスや転送先アドレスを毎回変更するこ
とも考えられ、この場合には、転送元のアドレスと転送
量のリストを用意し、ＤＭＡコントローラが毎回そのリ
ストに従ってＤＭＡ転送を行うわけであるが、転送仕様
テーブルをＣＰＵが用意しなければならず、毎回転送仕
様をチェックするためのオーバーヘッドが生ずる等の難
点がある。
【０００８】また、上述したような１つのシステム内で
異なるバスが共存する場合には、バス幅やデータアクセ
ス速度が異なることが多く、例えば図１３の例では、メ
インバス１０１が３２ビット幅で高速、サブバス１０２
が１６ビット幅で低速となっている。このように、バス
幅やデータアクセス速度が異なるバス間でＤＭＡ転送を
行わせる場合にも、余分なデータを切り捨てたり、転送
されたデータ列の間に別のデータを挿入したりすること
があり、この場合にも簡単にデータ構造やアドレスの区
切りの変更が行えることが望ましい。
異なるバスが共存する場合には、バス幅やデータアクセ
ス速度が異なることが多く、例えば図１３の例では、メ
インバス１０１が３２ビット幅で高速、サブバス１０２
が１６ビット幅で低速となっている。このように、バス
幅やデータアクセス速度が異なるバス間でＤＭＡ転送を
行わせる場合にも、余分なデータを切り捨てたり、転送
されたデータ列の間に別のデータを挿入したりすること
があり、この場合にも簡単にデータ構造やアドレスの区
切りの変更が行えることが望ましい。
【０００９】本発明は、このような実情に鑑みてなされ
たものであり、異なる２つのバス間でのデータ転送の際
に、ＣＰＵに負担をかけずに簡単に転送データブロック
のサイズを変更でき、作業効率の向上を図ることができ
るようなデータ転送方法及び装置の提供を目的とする。
たものであり、異なる２つのバス間でのデータ転送の際
に、ＣＰＵに負担をかけずに簡単に転送データブロック
のサイズを変更でき、作業効率の向上を図ることができ
るようなデータ転送方法及び装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、互いに異なる第１のバスと第２のバ
スとをバッファメモリを有するバス中継手段を介して接
続し、上記第１のバスと上記第２のバスとの間でのデー
タ転送を上記バス中継手段内のバッファメモリを介して
行い、上記バス中継手段はデータ転送時にダミーデータ
を付加することにより転送データブロックのサイズを大
きくすること、又は、上記バス中継手段はデータ転送時
に一部のデータを省略することにより転送データブロッ
クのサイズを小さくすることを特徴とする。
を解決するために、互いに異なる第１のバスと第２のバ
スとをバッファメモリを有するバス中継手段を介して接
続し、上記第１のバスと上記第２のバスとの間でのデー
タ転送を上記バス中継手段内のバッファメモリを介して
行い、上記バス中継手段はデータ転送時にダミーデータ
を付加することにより転送データブロックのサイズを大
きくすること、又は、上記バス中継手段はデータ転送時
に一部のデータを省略することにより転送データブロッ
クのサイズを小さくすることを特徴とする。
【００１１】ここで、上記第１のバスに接続された第１
のダイレクトメモリアクセス制御手段により、上記第１
のバスと上記バス中継手段内のバッファメモリとの間で
データ転送制御し、上記第２のバスに接続された第２の
ダイレクトメモリアクセス制御手段により、上記第２の
バスと上記バス中継手段内のバッファメモリとの間でデ
ータ転送制御することが挙げられる。また、上記バス中
継手段は、データ転送時に上記バッファメモリ内のデー
タがなくなっても出力要求がきているときにダミーデー
タを出力することにより転送データブロックのサイズを
大きくしたり、データ転送時に出力側のデータ転送が終
了した時点で上記バッファメモリ内のデータが残存して
いるときに、該残存データを破棄することにより転送デ
ータブロックのサイズを小さくすることが挙げられる。
のダイレクトメモリアクセス制御手段により、上記第１
のバスと上記バス中継手段内のバッファメモリとの間で
データ転送制御し、上記第２のバスに接続された第２の
ダイレクトメモリアクセス制御手段により、上記第２の
バスと上記バス中継手段内のバッファメモリとの間でデ
ータ転送制御することが挙げられる。また、上記バス中
継手段は、データ転送時に上記バッファメモリ内のデー
タがなくなっても出力要求がきているときにダミーデー
タを出力することにより転送データブロックのサイズを
大きくしたり、データ転送時に出力側のデータ転送が終
了した時点で上記バッファメモリ内のデータが残存して
いるときに、該残存データを破棄することにより転送デ
ータブロックのサイズを小さくすることが挙げられる。
【００１２】転送を仲介するバス中継器に、転送データ
のブロックサイズを大きくしたり、小さくしたりする機
能を付加することにより、データ転送時に簡単なデータ
構成の変更を行うことができる。
のブロックサイズを大きくしたり、小さくしたりする機
能を付加することにより、データ転送時に簡単なデータ
構成の変更を行うことができる。
【００１３】
【発明の実施の形態】以下、本発明に係る実施の形態に
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成をを示すブロック図である。
ついて、図面を参照しながら説明する。図１は、本発明
に係る実施の形態となるデータ転送方法が適用されるシ
ステム構成をを示すブロック図である。
【００１４】この図１において、第１のバス１１及び第
２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて
成るバス中継器１３にそれぞれ接続され、このバス中継
器１３を介してバス１１、１２間で互いにデータの転送
を行うことができる。第１のバス１１には、ＣＰＵ２
１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ
（ＤＭＡＣ）２２、デバイス２３、メモリ２４等が接続
されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡ
コントローラ２７、デバイス２８、メモリ２９等が接続
されている。
２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて
成るバス中継器１３にそれぞれ接続され、このバス中継
器１３を介してバス１１、１２間で互いにデータの転送
を行うことができる。第１のバス１１には、ＣＰＵ２
１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ
（ＤＭＡＣ）２２、デバイス２３、メモリ２４等が接続
されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡ
コントローラ２７、デバイス２８、メモリ２９等が接続
されている。
【００１５】デバイス２３はＤＭＡコントローラ２２に
対して、デバイス２８はＤＭＡコントローラ２７に対し
て、それぞれＤＭＡ要求を出すことができる。これらの
デバイス２３，２８としては、例えば、画像や音声のエ
ンコーダ、デコーダ、グラフィック処理のためのグラフ
ィックエンジン、画像処理や音声処理ＩＣ等、あるい
は、それぞれのインターフェースを介してのハードディ
スク装置、光磁気ディスク装置、フロッピィディスク装
置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができ
る。バス中継器１３は、ＤＭＡコントローラ２２、２７
に対してそれぞれＤＭＡ要求（DREQ）を出すことができ
る。これらのＤＭＡ要求は、複数のＤＭＡチャネルの内
のどのＤＭＡチャネルかを指定することができる。ま
た、バス中継器１３は、例えばバス１２上のＣＰＵ２６
に対してバス１２の使用権の要求（BREQ）を出し、ＣＰ
Ｕ２６からのバス使用許可の応答（BACK）を受け取るこ
とができる。
対して、デバイス２８はＤＭＡコントローラ２７に対し
て、それぞれＤＭＡ要求を出すことができる。これらの
デバイス２３，２８としては、例えば、画像や音声のエ
ンコーダ、デコーダ、グラフィック処理のためのグラフ
ィックエンジン、画像処理や音声処理ＩＣ等、あるい
は、それぞれのインターフェースを介してのハードディ
スク装置、光磁気ディスク装置、フロッピィディスク装
置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができ
る。バス中継器１３は、ＤＭＡコントローラ２２、２７
に対してそれぞれＤＭＡ要求（DREQ）を出すことができ
る。これらのＤＭＡ要求は、複数のＤＭＡチャネルの内
のどのＤＭＡチャネルかを指定することができる。ま
た、バス中継器１３は、例えばバス１２上のＣＰＵ２６
に対してバス１２の使用権の要求（BREQ）を出し、ＣＰ
Ｕ２６からのバス使用許可の応答（BACK）を受け取るこ
とができる。
【００１６】このような図１のシステムに用いられるバ
ス中継器１３の構成の一例を図２に示す。この図２にお
いて、上記図１の第１のバス１１はデータバス１１ａと
アドレス・制御バス１１ｂとに分けて、上記第２のバス
１２はデータバス１２ｂとアドレス・制御バス１２ｂと
に分けて示されている。バス中継器１３内には、第１の
バス１１のデータバス１１ａに接続される内部バス３１
と、第２のバス１２のデータバス１２ａに接続される内
部バス３２とが設けられ、これらの内部バス３１，３２
には、ＦＩＦＯ（First In First Out：先入れ先出し）
メモリ３３と、バッファ制御ユニット３４とがそれぞれ
接続されている。バッファ制御ユニット３４は、第１の
バス１１のアドレス・制御バス１１ｂ、及び第２のバス
１２のアドレス・制御バス１２ｂとも接続されている。
また、バッファ制御ユニット３４には、上記図１のＤＭ
Ａコントローラ２２，２７との間でＤＭＡ要求（DREQ）
やチャネル指定等を行うための制御信号ラインが接続さ
れている。
ス中継器１３の構成の一例を図２に示す。この図２にお
いて、上記図１の第１のバス１１はデータバス１１ａと
アドレス・制御バス１１ｂとに分けて、上記第２のバス
１２はデータバス１２ｂとアドレス・制御バス１２ｂと
に分けて示されている。バス中継器１３内には、第１の
バス１１のデータバス１１ａに接続される内部バス３１
と、第２のバス１２のデータバス１２ａに接続される内
部バス３２とが設けられ、これらの内部バス３１，３２
には、ＦＩＦＯ（First In First Out：先入れ先出し）
メモリ３３と、バッファ制御ユニット３４とがそれぞれ
接続されている。バッファ制御ユニット３４は、第１の
バス１１のアドレス・制御バス１１ｂ、及び第２のバス
１２のアドレス・制御バス１２ｂとも接続されている。
また、バッファ制御ユニット３４には、上記図１のＤＭ
Ａコントローラ２２，２７との間でＤＭＡ要求（DREQ）
やチャネル指定等を行うための制御信号ラインが接続さ
れている。
【００１７】この図２に示すバス中継器１３において、
ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリ
であり、バッファ制御ユニット３４によって、アクセス
されるバス１１，１２、すなわちこれらに接続された内
部バス３１，３２に対してデータの入出力を制御され
る。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３
のバスアクセス動作を制御すると共に、各バス１１，１
２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求
（DREQ）を出し、その応答（ＤＭＡアクノリッジ：DAC
K）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャ
ネルの１つを指定して出すことができる。ＤＭＡコント
ローラ２２，２７からのＤＭＡチャネル選択情報もこの
バッファ制御ユニット３４に送られる。
ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリ
であり、バッファ制御ユニット３４によって、アクセス
されるバス１１，１２、すなわちこれらに接続された内
部バス３１，３２に対してデータの入出力を制御され
る。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３
のバスアクセス動作を制御すると共に、各バス１１，１
２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求
（DREQ）を出し、その応答（ＤＭＡアクノリッジ：DAC
K）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャ
ネルの１つを指定して出すことができる。ＤＭＡコント
ローラ２２，２７からのＤＭＡチャネル選択情報もこの
バッファ制御ユニット３４に送られる。
【００１８】ところで、第１のバス１１と第２のバス１
２との間で、バス中継器１３を介してＤＭＡ転送を行う
場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの
設定（例えばデータサイズ等）が矛盾なく対応している
必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対
して、またＣＰＵ２６はＤＭＡコントローラ２７に対し
て、それぞれのバス上のＤＭＡの設定を行う。
２との間で、バス中継器１３を介してＤＭＡ転送を行う
場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの
設定（例えばデータサイズ等）が矛盾なく対応している
必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対
して、またＣＰＵ２６はＤＭＡコントローラ２７に対し
て、それぞれのバス上のＤＭＡの設定を行う。
【００１９】例えば、第１のバス１１のメモリ２４から
第２のバス１２のメモリ２８にＤＭＡによるデータ転送
を行う場合、第１のバス１１のＤＭＡコントローラ２２
にはメモリ２４からバス中継器１３へのＤＭＡについ
て、また第２のバス１２のＤＭＡコントローラ２７には
バス中継器１３からメモリ２９へのＤＭＡについて、そ
れぞれ同じデータサイズ（データ量）で対応するＤＭＡ
チャネルとなるように設定されることが必要である。こ
れらの設定がされた後の処理手順は、図３のようにな
る。
第２のバス１２のメモリ２８にＤＭＡによるデータ転送
を行う場合、第１のバス１１のＤＭＡコントローラ２２
にはメモリ２４からバス中継器１３へのＤＭＡについ
て、また第２のバス１２のＤＭＡコントローラ２７には
バス中継器１３からメモリ２９へのＤＭＡについて、そ
れぞれ同じデータサイズ（データ量）で対応するＤＭＡ
チャネルとなるように設定されることが必要である。こ
れらの設定がされた後の処理手順は、図３のようにな
る。
【００２０】この図３において、最初のステップＳ６１
で、バス中継器１３からＤＭＡコントローラ２２に対し
てＤＭＡ要求（DREQ）を行う。次のステップＳ６２で、
ＤＭＡコントローラ２２はＣＰＵ２１にバス１１の使用
権の要求（BREQ）を行ってバス使用権をもらい、メモリ
２４からバス中継器１３へのＤＭＡ転送を行う。次のス
テップＳ６３では、バス中継器１３はＤＭＡコントロー
ラ２７に対してＤＭＡ要求（DREQ）を行う。次のステッ
プＳ６４では、ＤＭＡコントローラ２７はＣＰＵ２６に
バス１２の使用権の要求（BREQ）を行ってバス使用権を
もらい、バス中継器１３からメモリ２９へのＤＭＡ転送
を行う。
で、バス中継器１３からＤＭＡコントローラ２２に対し
てＤＭＡ要求（DREQ）を行う。次のステップＳ６２で、
ＤＭＡコントローラ２２はＣＰＵ２１にバス１１の使用
権の要求（BREQ）を行ってバス使用権をもらい、メモリ
２４からバス中継器１３へのＤＭＡ転送を行う。次のス
テップＳ６３では、バス中継器１３はＤＭＡコントロー
ラ２７に対してＤＭＡ要求（DREQ）を行う。次のステッ
プＳ６４では、ＤＭＡコントローラ２７はＣＰＵ２６に
バス１２の使用権の要求（BREQ）を行ってバス使用権を
もらい、バス中継器１３からメモリ２９へのＤＭＡ転送
を行う。
【００２１】また、第２のバス１２上のデバイス２８か
ら第１のバス１１上のデバイス２３にデータをＤＭＡ転
送する場合には、ＤＭＡコントローラ２７にはデバイス
２８からバス中継器１３へのＤＭＡについて、またＤＭ
Ａコントローラ２２にはバス中継器１３からデバイス２
３へのＤＭＡについて、それぞれ同じデータサイズで対
応するＤＭＡチャネルとなるように設定されることが必
要である。これらの設定がされた後の処理手順は、図４
のようになる。
ら第１のバス１１上のデバイス２３にデータをＤＭＡ転
送する場合には、ＤＭＡコントローラ２７にはデバイス
２８からバス中継器１３へのＤＭＡについて、またＤＭ
Ａコントローラ２２にはバス中継器１３からデバイス２
３へのＤＭＡについて、それぞれ同じデータサイズで対
応するＤＭＡチャネルとなるように設定されることが必
要である。これらの設定がされた後の処理手順は、図４
のようになる。
【００２２】この図４の最初のステップＳ７１におい
て、第２のバス１２上のデバイス２８はＤＭＡコントロ
ーラ２７に対してＤＭＡ要求（DREQ）を行う。次のステ
ップＳ７２で、バス中継器１３はＤＭＡコントローラ２
７に対してＤＭＡ要求（DREQ）を行う。ステップＳ７３
で、ＤＭＡコントローラ２７は、デバイス２８及びバス
中継器１３からの各ＤＭＡ要求を受けたことに応じて、
ＣＰＵ２６にバス１２の使用権の要求（BREQ）を行って
バス使用権をもらい、デバイス２８からバス中継器１３
へのＤＭＡ転送を行う。このとき、ＣＰＵ２６がバス要
求（BREQ）に応じてバスを開放したときの応答をＤＭＡ
コントローラ２７に返し、ＤＭＡコントローラ２７はＤ
ＭＡアクノリッジ（DACK）をバス中継器１３等に返すこ
とは、通常のＤＭＡ転送と同様である。次のステップＳ
７４で、バス中継器１３が第１のバス１１上のＤＭＡコ
ントローラ２２に対してＤＭＡ要求（DREQ）を行い、ス
テップＳ７５で、デバイス２３がＤＭＡコントローラ２
２に対してＤＭＡ要求（DREQ）を行う。次のステップＳ
７６で、ＤＭＡコントローラ２２は、デバイス２３及び
バス中継器１３からの各ＤＭＡ要求を受けたことに応じ
て、ＣＰＵ２１にバス１１の使用権の要求（BREQ）を行
ってバス使用権をもらい、バス中継器１３からデバイス
２３へのＤＭＡ転送を行う。
て、第２のバス１２上のデバイス２８はＤＭＡコントロ
ーラ２７に対してＤＭＡ要求（DREQ）を行う。次のステ
ップＳ７２で、バス中継器１３はＤＭＡコントローラ２
７に対してＤＭＡ要求（DREQ）を行う。ステップＳ７３
で、ＤＭＡコントローラ２７は、デバイス２８及びバス
中継器１３からの各ＤＭＡ要求を受けたことに応じて、
ＣＰＵ２６にバス１２の使用権の要求（BREQ）を行って
バス使用権をもらい、デバイス２８からバス中継器１３
へのＤＭＡ転送を行う。このとき、ＣＰＵ２６がバス要
求（BREQ）に応じてバスを開放したときの応答をＤＭＡ
コントローラ２７に返し、ＤＭＡコントローラ２７はＤ
ＭＡアクノリッジ（DACK）をバス中継器１３等に返すこ
とは、通常のＤＭＡ転送と同様である。次のステップＳ
７４で、バス中継器１３が第１のバス１１上のＤＭＡコ
ントローラ２２に対してＤＭＡ要求（DREQ）を行い、ス
テップＳ７５で、デバイス２３がＤＭＡコントローラ２
２に対してＤＭＡ要求（DREQ）を行う。次のステップＳ
７６で、ＤＭＡコントローラ２２は、デバイス２３及び
バス中継器１３からの各ＤＭＡ要求を受けたことに応じ
て、ＣＰＵ２１にバス１１の使用権の要求（BREQ）を行
ってバス使用権をもらい、バス中継器１３からデバイス
２３へのＤＭＡ転送を行う。
【００２３】なお、バス中継器１３のＦＩＦＯ等のメモ
リ容量は有限なので、それを超える大きさのデータを転
送する場合には、ＤＭＡコントローラ２２、２７に分割
転送の設定をして、上記ステップＳ６１からＳ６４ま
で、あるいはステップＳ７１からＳ７６までを繰り返せ
ばよい。この分割転送の際の１回の転送単位（ブロッ
ク）は、バス中継器１３のメモリ容量によって決まる。
リ容量は有限なので、それを超える大きさのデータを転
送する場合には、ＤＭＡコントローラ２２、２７に分割
転送の設定をして、上記ステップＳ６１からＳ６４ま
で、あるいはステップＳ７１からＳ７６までを繰り返せ
ばよい。この分割転送の際の１回の転送単位（ブロッ
ク）は、バス中継器１３のメモリ容量によって決まる。
【００２４】従って、バス中継器１３のバッファメモリ
を介して２つのバス１１，１２間でＤＭＡ転送を行わせ
ることにより、異なるバス間のＤＭＡを無駄な待ち時間
を発生させることなく行うことができる。また、複数の
ＤＭＡチャネルを同時に動作可能にすることにより、Ｃ
ＰＵの処理を簡素化し、平易なプログラミングと少ない
オーバーヘッドを実現できる。また、バス間の中継器の
バッファを効率よく活用することができる。さらに、マ
ルチスレッドのプログラムを簡単に書くことができる。
を介して２つのバス１１，１２間でＤＭＡ転送を行わせ
ることにより、異なるバス間のＤＭＡを無駄な待ち時間
を発生させることなく行うことができる。また、複数の
ＤＭＡチャネルを同時に動作可能にすることにより、Ｃ
ＰＵの処理を簡素化し、平易なプログラミングと少ない
オーバーヘッドを実現できる。また、バス間の中継器の
バッファを効率よく活用することができる。さらに、マ
ルチスレッドのプログラムを簡単に書くことができる。
【００２５】ところで、上述したようなＤＭＡ転送の際
に、転送元からの連続したデータ列を全て転送先にその
まま書き込む場合、１回の転送単位（ブロック）は、Ｄ
ＭＡコントローラ２２，２７共にバス中継器１３内のＦ
ＩＦＯ３３のサイズと等しく設定することによって最も
効率のよい転送が行われる。
に、転送元からの連続したデータ列を全て転送先にその
まま書き込む場合、１回の転送単位（ブロック）は、Ｄ
ＭＡコントローラ２２，２７共にバス中継器１３内のＦ
ＩＦＯ３３のサイズと等しく設定することによって最も
効率のよい転送が行われる。
【００２６】バス中継器１３は、バッファ（ＦＩＦＯ３
３）に入ってくるデータ量と出て行くデータ量とが異な
る場合に、次のような処理を行う機能を有している。
３）に入ってくるデータ量と出て行くデータ量とが異な
る場合に、次のような処理を行う機能を有している。
【００２７】すなわち、第１に、入力されたデータがバ
ッファ（ＦＩＦＯ３３）からなくなってもさらに出力要
求がきている場合にはダミーデータを出力する。第２
に、入力されたデータが出力側のＤＭＡが終了した時点
でバッファ（ＦＩＦＯ３３）に残っている場合には、残
ったデータを破棄する。
ッファ（ＦＩＦＯ３３）からなくなってもさらに出力要
求がきている場合にはダミーデータを出力する。第２
に、入力されたデータが出力側のＤＭＡが終了した時点
でバッファ（ＦＩＦＯ３３）に残っている場合には、残
ったデータを破棄する。
【００２８】このようなバス中継器１３の機能によっ
て、転送するデータ列の構成を変えることができる。こ
のデータ列の構成の変更としては、ＤＭＡ転送時にダミ
ーデータを追加することによりデータブロックのサイズ
を大きくすることと、ＤＭＡ転送時に一部のデータを省
略することによりデータブロックのサイズを小さくする
ことが挙げられる。
て、転送するデータ列の構成を変えることができる。こ
のデータ列の構成の変更としては、ＤＭＡ転送時にダミ
ーデータを追加することによりデータブロックのサイズ
を大きくすることと、ＤＭＡ転送時に一部のデータを省
略することによりデータブロックのサイズを小さくする
ことが挙げられる。
【００２９】以下、バス中継器１３のバッファ（ＦＩＦ
Ｏ３３）の容量が６４バイトである場合の具体例につい
て説明する。
Ｏ３３）の容量が６４バイトである場合の具体例につい
て説明する。
【００３０】例えば、図５に示すようなデータ列Ｓ1A，
Ｓ1B，Ｓ1C，Ｓ2A，…が、図１のメモリ２９に展開され
ているものとする。このデータ列Ｓ1A，Ｓ1B，Ｓ1C，Ｓ
2A，…の添字のＡ，Ｂ，Ｃは、それぞれ種類の異なるデ
ータを表し、これらの３種類のデータの内のＢ，Ｃの種
類のデータだけを図１のデバイス２３に転送する場合を
想定する。このときデバイス２３には、図６に示すよう
なデータ列を書き込む必要がある。なお、データ列
Ｓ1A，Ｓ1B，Ｓ1C，Ｓ2A，…の添字の数字１，２，３，
…は、１回の転送単位であるデータブロックの番号を示
す。
Ｓ1B，Ｓ1C，Ｓ2A，…が、図１のメモリ２９に展開され
ているものとする。このデータ列Ｓ1A，Ｓ1B，Ｓ1C，Ｓ
2A，…の添字のＡ，Ｂ，Ｃは、それぞれ種類の異なるデ
ータを表し、これらの３種類のデータの内のＢ，Ｃの種
類のデータだけを図１のデバイス２３に転送する場合を
想定する。このときデバイス２３には、図６に示すよう
なデータ列を書き込む必要がある。なお、データ列
Ｓ1A，Ｓ1B，Ｓ1C，Ｓ2A，…の添字の数字１，２，３，
…は、１回の転送単位であるデータブロックの番号を示
す。
【００３１】ＤＭＡコントローラ２７には、上記データ
Ｓ1A，Ｓ1B，Ｓ1C，Ｓ2A，…の全ての種類（Ａ，Ｂ，
Ｃ）、すなわち３２バイトを１ブロックとして、データ
列Ｓ1Bから３ブロック分を転送するようなＤＭＡ転送の
設定を行う。これに対して、ＤＭＡコントローラ２２に
は、上記Ｂ，Ｃの２種類だけ、すなわち２４バイトを１
ブロックとして３ブロック分を転送するように設定す
る。これによって、種類Ｃのデータ列（Ｓ1C，Ｓ2C）に
続く８バイト（データ列Ｓ2A，Ｓ3A）は破棄されるか
ら、結果として、図６に示すようなデータ列をデバイス
２３に書き込むことができる。
Ｓ1A，Ｓ1B，Ｓ1C，Ｓ2A，…の全ての種類（Ａ，Ｂ，
Ｃ）、すなわち３２バイトを１ブロックとして、データ
列Ｓ1Bから３ブロック分を転送するようなＤＭＡ転送の
設定を行う。これに対して、ＤＭＡコントローラ２２に
は、上記Ｂ，Ｃの２種類だけ、すなわち２４バイトを１
ブロックとして３ブロック分を転送するように設定す
る。これによって、種類Ｃのデータ列（Ｓ1C，Ｓ2C）に
続く８バイト（データ列Ｓ2A，Ｓ3A）は破棄されるか
ら、結果として、図６に示すようなデータ列をデバイス
２３に書き込むことができる。
【００３２】次に、図１のデバイス２３から図６に示す
ような書式のデータ列を出力し、これを例えばメモリ２
９に展開すると共に図４に示すように種類Ｃのデータ列
の後に種類Ｄのデータ列を挿入しようとする場合を想定
する。
ような書式のデータ列を出力し、これを例えばメモリ２
９に展開すると共に図４に示すように種類Ｃのデータ列
の後に種類Ｄのデータ列を挿入しようとする場合を想定
する。
【００３３】この場合には、ＤＭＡコントローラ２７に
は、３６バイトを１ブロックとして３ブロック転送する
ように設定を行う。このとき、ＤＭＡ転送の結果、上記
種類Ｂ，Ｃの２４バイトのデータ列の後に１２バイトの
ダミーデータが書き込まれるため、図１のＣＰＵ２６
は、このダミーデータ領域に上記種類Ｄのデータ列を直
接書き込むことができる。すなわち、ＣＰＵ２６は、メ
モリ２９上でデータをシフトさせる手間を省くことがで
きる。
は、３６バイトを１ブロックとして３ブロック転送する
ように設定を行う。このとき、ＤＭＡ転送の結果、上記
種類Ｂ，Ｃの２４バイトのデータ列の後に１２バイトの
ダミーデータが書き込まれるため、図１のＣＰＵ２６
は、このダミーデータ領域に上記種類Ｄのデータ列を直
接書き込むことができる。すなわち、ＣＰＵ２６は、メ
モリ２９上でデータをシフトさせる手間を省くことがで
きる。
【００３４】なお、図１の例えばデバイス２８が図７の
ようなデータ列を出力し、その内のＢ，Ｃの種類だけの
データ列をデバイス２３に書き込むような場合には、Ｄ
ＭＡコントローラ２７にはデータ列の先頭から３６バイ
トを１ブロックとして３ブロック転送するように設定
し、ＤＭＡコントローラ２７には２４バイトを１ブロッ
クとして３ブロック転送するように設定すればよい。
ようなデータ列を出力し、その内のＢ，Ｃの種類だけの
データ列をデバイス２３に書き込むような場合には、Ｄ
ＭＡコントローラ２７にはデータ列の先頭から３６バイ
トを１ブロックとして３ブロック転送するように設定
し、ＤＭＡコントローラ２７には２４バイトを１ブロッ
クとして３ブロック転送するように設定すればよい。
【００３５】このように、転送を仲介するバス中継器１
３に上述した機能を付加するだけで、簡単なデータ構成
の変換をデータ列の転送時に行うことができ、システム
のパフォーマンスを向上させることができる。
３に上述した機能を付加するだけで、簡単なデータ構成
の変換をデータ列の転送時に行うことができ、システム
のパフォーマンスを向上させることができる。
【００３６】ここで、上述したような余分のデータを切
り捨てたり、データ列の間に別のデータを挿入する場合
の具体例について、図面を参照しながら説明する。
り捨てたり、データ列の間に別のデータを挿入する場合
の具体例について、図面を参照しながら説明する。
【００３７】図８は、コンピュータグラフィックス等の
画像処理におけるテクスチャマッピングのためのテクス
チャ画像領域を示しており、この広いテクスチャ領域内
の一部、例えば図中の斜線部で示す領域Ｔ1，Ｔ2，
Ｔ3，Ｔ4を転送することを想定する。このテクスチャ画
像は、メモリ上で例えば図９のように展開され、このメ
モリ上での一部領域Ｔ1，Ｔ2，Ｔ3，Ｔ4のデータを転送
するときに、余分なデータを切り捨てることが必要とさ
れる。
画像処理におけるテクスチャマッピングのためのテクス
チャ画像領域を示しており、この広いテクスチャ領域内
の一部、例えば図中の斜線部で示す領域Ｔ1，Ｔ2，
Ｔ3，Ｔ4を転送することを想定する。このテクスチャ画
像は、メモリ上で例えば図９のように展開され、このメ
モリ上での一部領域Ｔ1，Ｔ2，Ｔ3，Ｔ4のデータを転送
するときに、余分なデータを切り捨てることが必要とさ
れる。
【００３８】また、データ付加の例としては、図１０に
示すようにいくつかのデータ列、例えばポリゴンデータ
にヘッダを付加する場合が挙げられる。すなわち、ポリ
ゴンデータは、頂点数、シェーディング、テクスチャの
有無などによってデータ列の大きさが異なり、また、テ
クスチャデータとの区別や転送先の区別などのために、
ヘッダ（GPUIFtag）を付けることがある。ＧＰＵ（グラ
フィックプロセッサユニット）のインターフェースＧＰ
ＵＩＦにより転送されるデータは、先頭のヘッダ（GPUI
Ftag）と、後続するデータとで構成されるプリミティブ
と称されるデータの一まとまりを基本単位とし、また一
括処理される複数のプリミティブをまとめてＧＰＵパケ
ットという。図１１は、上記ヘッダ（GPUIFtag）の構成
例を示しており、ＭＳＢから順に、レジスタ記述子REG
S、レジスタ記述子数NREG、データ形式FLG 等から成っ
ている。このように、ポリゴンデータにヘッダ（GPUIFt
ag）を付加する場合に、データ列の間に別のデータを挿
入することが必要とされる。
示すようにいくつかのデータ列、例えばポリゴンデータ
にヘッダを付加する場合が挙げられる。すなわち、ポリ
ゴンデータは、頂点数、シェーディング、テクスチャの
有無などによってデータ列の大きさが異なり、また、テ
クスチャデータとの区別や転送先の区別などのために、
ヘッダ（GPUIFtag）を付けることがある。ＧＰＵ（グラ
フィックプロセッサユニット）のインターフェースＧＰ
ＵＩＦにより転送されるデータは、先頭のヘッダ（GPUI
Ftag）と、後続するデータとで構成されるプリミティブ
と称されるデータの一まとまりを基本単位とし、また一
括処理される複数のプリミティブをまとめてＧＰＵパケ
ットという。図１１は、上記ヘッダ（GPUIFtag）の構成
例を示しており、ＭＳＢから順に、レジスタ記述子REG
S、レジスタ記述子数NREG、データ形式FLG 等から成っ
ている。このように、ポリゴンデータにヘッダ（GPUIFt
ag）を付加する場合に、データ列の間に別のデータを挿
入することが必要とされる。
【００３９】以上のような簡単なデータ構成の変換を必
要とする場合に、上述した本発明の実施の形態を用いる
ことにより、メモリ上にＤＭＡ転送されたデータ列ある
いはメモリ上のＤＭＡ転送されようとしているデータ列
をＣＰＵが並べ替えるといった効率の悪い作業を省くこ
とができ、システムのパフォーマンスが向上する。ま
た、異なるデータフォーマットのデバイス間のＤＭＡ転
送を行うことができる。さらに、特別な仕様の転送元ア
ドレスや転送量のテーブルを用意したり、テーブルを参
照したりする作業を省略できる。
要とする場合に、上述した本発明の実施の形態を用いる
ことにより、メモリ上にＤＭＡ転送されたデータ列ある
いはメモリ上のＤＭＡ転送されようとしているデータ列
をＣＰＵが並べ替えるといった効率の悪い作業を省くこ
とができ、システムのパフォーマンスが向上する。ま
た、異なるデータフォーマットのデバイス間のＤＭＡ転
送を行うことができる。さらに、特別な仕様の転送元ア
ドレスや転送量のテーブルを用意したり、テーブルを参
照したりする作業を省略できる。
【００４０】次に、図１２は、本発明の実施の形態が適
用されるシステムの一例を示し、このシステムにおいて
は、高速の画像処理を行うためのメインバス１１１と、
ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続さ
れるサブバス１１２とを、ＦＩＦＯ等のバッファメモリ
を有するバス中継器１１３を介して接続している。
用されるシステムの一例を示し、このシステムにおいて
は、高速の画像処理を行うためのメインバス１１１と、
ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続さ
れるサブバス１１２とを、ＦＩＦＯ等のバッファメモリ
を有するバス中継器１１３を介して接続している。
【００４１】すなわち、図１２において、高速のメイン
バス１１１には、メインＣＰＵ１２１と、ＤＭＡコント
ローラ１２２と、高速画像処理のためのグラフィックエ
ンジン１２３と、メインメモリ１２４とが接続され、比
較的低速のサブバス１２２には、サブＣＰＵ１２６と、
ＤＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ
記録媒体１２８と、サブメモリ１２９とが接続されてい
る。これらのメインバス１１１とサブバス１１２とは、
上述したようなＦＩＦＯ等のバッファメモリを有するバ
ス中継器１１３を介して接続され、このバス中継器１１
３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭ
Ａチャネルに対応する複数種類のＤＭＡ要求、例えば３
種類のＤＭＡ要求を出すことができる。このバス中継器
１１３の具体的な構成及び動作は、上述した実施の形態
のバス中継器１３と同様とすればよいため、説明を省略
する。
バス１１１には、メインＣＰＵ１２１と、ＤＭＡコント
ローラ１２２と、高速画像処理のためのグラフィックエ
ンジン１２３と、メインメモリ１２４とが接続され、比
較的低速のサブバス１２２には、サブＣＰＵ１２６と、
ＤＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ
記録媒体１２８と、サブメモリ１２９とが接続されてい
る。これらのメインバス１１１とサブバス１１２とは、
上述したようなＦＩＦＯ等のバッファメモリを有するバ
ス中継器１１３を介して接続され、このバス中継器１１
３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭ
Ａチャネルに対応する複数種類のＤＭＡ要求、例えば３
種類のＤＭＡ要求を出すことができる。このバス中継器
１１３の具体的な構成及び動作は、上述した実施の形態
のバス中継器１３と同様とすればよいため、説明を省略
する。
【００４２】このように、高速バスと低速バスとの間で
ＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を
生じさせることなくデータ転送が行え、ＣＰＵの処理を
簡素化できる。また、簡単なデータ構成の変更をデータ
転送時に行うことができ、システムのパフォーマンスを
向上させることができる。
ＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を
生じさせることなくデータ転送が行え、ＣＰＵの処理を
簡素化できる。また、簡単なデータ構成の変更をデータ
転送時に行うことができ、システムのパフォーマンスを
向上させることができる。
【００４３】なお、本発明は上記実施の形態のみに限定
されるものではなく、例えば、上記実施の形態では、第
１のバスと第２のバスとの間で双方向のＤＭＡ転送を行
う例について説明したが、第１のバスから第２のバスへ
のＤＭＡ転送のみ、あるいは第２のバスから第１のバス
へのＤＭＡ転送のみを行う場合にも本発明を適用でき
る。また、ＤＭＡチャネル数、各バスに接続される回路
等は実施の形態に限定されないことは勿論である。
されるものではなく、例えば、上記実施の形態では、第
１のバスと第２のバスとの間で双方向のＤＭＡ転送を行
う例について説明したが、第１のバスから第２のバスへ
のＤＭＡ転送のみ、あるいは第２のバスから第１のバス
へのＤＭＡ転送のみを行う場合にも本発明を適用でき
る。また、ＤＭＡチャネル数、各バスに接続される回路
等は実施の形態に限定されないことは勿論である。
【００４４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、第１のバス及び第２のバスの間にバッファメ
モリを有するバス中継手段を設け、上記第１のバスと上
記第２のバスとの間でのデータ転送を上記バス中継手段
内のバッファメモリを介して行い、上記バス中継手段
は、データ転送時にダミーデータを付加することにより
転送データブロックのサイズを大きくすること、又は、
データ転送時に一部のデータを省略することにより転送
データブロックのサイズを小さくすることにより、デー
タ転送時に簡単なデータ構成の変更を行うことができ、
システムのパフォーマンスを向上させることができる。
によれば、第１のバス及び第２のバスの間にバッファメ
モリを有するバス中継手段を設け、上記第１のバスと上
記第２のバスとの間でのデータ転送を上記バス中継手段
内のバッファメモリを介して行い、上記バス中継手段
は、データ転送時にダミーデータを付加することにより
転送データブロックのサイズを大きくすること、又は、
データ転送時に一部のデータを省略することにより転送
データブロックのサイズを小さくすることにより、デー
タ転送時に簡単なデータ構成の変更を行うことができ、
システムのパフォーマンスを向上させることができる。
【００４５】また、上記第１のバスに第１のダイレクト
メモリアクセス制御手段を接続して、上記第１のバスと
上記バス中継手段内のバッファメモリとの間でデータ転
送制御し、上記第２のバスに第２のダイレクトメモリア
クセス制御手段を接続して、上記第２のバスと上記バス
中継手段内のバッファメモリとの間でデータ転送制御す
るようにし、上記バス中継手段としては、データ転送時
に上記バッファメモリ内のデータがなくなっても出力要
求がきているときにダミーデータを出力する機能と、デ
ータ転送時に出力側のデータ転送が終了した時点で上記
バッファメモリ内のデータが残存しているときに該残存
データを破棄する機能とを持たせることにより、データ
転送されたあるいはデータ転送されようとしているメモ
リ上のデータをＣＰＵ等が並べ替え処理するような効率
の悪い作業を省くことができ、またデータ転送のための
転送元アドレスや転送量等の特別の転送仕様テーブルを
用意したり参照したりする手間が省ける。また、異なる
データフォーマットのデバイス間のデータ転送を行うこ
とができる。
メモリアクセス制御手段を接続して、上記第１のバスと
上記バス中継手段内のバッファメモリとの間でデータ転
送制御し、上記第２のバスに第２のダイレクトメモリア
クセス制御手段を接続して、上記第２のバスと上記バス
中継手段内のバッファメモリとの間でデータ転送制御す
るようにし、上記バス中継手段としては、データ転送時
に上記バッファメモリ内のデータがなくなっても出力要
求がきているときにダミーデータを出力する機能と、デ
ータ転送時に出力側のデータ転送が終了した時点で上記
バッファメモリ内のデータが残存しているときに該残存
データを破棄する機能とを持たせることにより、データ
転送されたあるいはデータ転送されようとしているメモ
リ上のデータをＣＰＵ等が並べ替え処理するような効率
の悪い作業を省くことができ、またデータ転送のための
転送元アドレスや転送量等の特別の転送仕様テーブルを
用意したり参照したりする手間が省ける。また、異なる
データフォーマットのデバイス間のデータ転送を行うこ
とができる。
【図１】本発明の実施の形態の概略構成を示すブロック
図である。
図である。
【図２】本発明の実施の形態に用いられるバス中継器の
内部構成の一例を示すブロック図である。
内部構成の一例を示すブロック図である。
【図３】本発明の実施の形態の動作の一例を説明するた
めのフローチャートである。
めのフローチャートである。
【図４】本発明の実施の形態の動作の他の例を説明する
ためのフローチャートである。
ためのフローチャートである。
【図５】転送前のデータ列の具体例を示す図である。
【図６】転送の際に一部を省略して得られたデータ列の
具体例を示す図である。
具体例を示す図である。
【図７】転送の際に別のデータを追加して得られたデー
タ列の具体例を示す図である。
タ列の具体例を示す図である。
【図８】テクスチャ画像上の転送すべきデータ領域の一
例を示す図である。
例を示す図である。
【図９】図８のメモリ上でのデータ配列を示す図であ
る。
る。
【図１０】いくつかのデータ列にヘッダを付加した一例
を示す図である。
を示す図である。
【図１１】図１０で付加されるヘッダの具体例を示す図
である。
である。
【図１２】本発明の実施の形態が適用されたシステムの
一例を示すブロック図である。
一例を示すブロック図である。
【図１３】２バスを用いるシステムの従来例を示すブロ
ック図である。
ック図である。
【符号の説明】 １１ 第１のバス、 １２ 第２のバス、 １３ バス
中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコ
ントローラ、 ２３，２８ デバイス、 ２４，２９
メモリ、 ３１，３２ 内部バス、 ３３ ＦＩＦＯメ
モリ、 ３４バッファ制御ユニット
中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコ
ントローラ、 ２３，２８ デバイス、 ２４，２９
メモリ、 ３１，３２ 内部バス、 ３３ ＦＩＦＯメ
モリ、 ３４バッファ制御ユニット
Claims (8)
- 【請求項１】 互いに異なる第１のバスと第２のバスと
をバッファメモリを有するバス中継手段を介して接続
し、 上記第１のバスと上記第２のバスとの間でのデータ転送
を上記バス中継手段内のバッファメモリを介して行い、 上記バス中継手段はデータ転送時にダミーデータを付加
することにより転送データブロックのサイズを大きくす
ることを特徴とするデータ転送方法。 - 【請求項２】 上記第１のバスに接続された第１のダイ
レクトメモリアクセス制御手段により、上記第１のバス
と上記バス中継手段内のバッファメモリとの間でデータ
転送制御し、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段により、上記第２のバスと上記バス中継
手段内のバッファメモリとの間でデータ転送制御し、 上記バス中継手段は、データ転送時に上記バッファメモ
リ内のデータがなくなっても出力要求がきているときに
ダミーデータを出力することを特徴とする請求項１記載
のデータ転送方法。 - 【請求項３】 上記バス中継手段はデータ転送時に一部
のデータを省略することにより転送データブロックのサ
イズを小さくすることを特徴とする請求項１記載のデー
タ転送方法。 - 【請求項４】 互いに異なる第１のバスと第２のバスと
をバッファメモリを有するバス中継手段を介して接続
し、 上記第１のバスと上記第２のバスとの間でのデータ転送
を上記バス中継手段内のバッファメモリを介して行い、 上記バス中継手段はデータ転送時に一部のデータを省略
することにより転送データブロックのサイズを小さくす
ることを特徴とするデータ転送方法。 - 【請求項５】 上記第１のバスに接続された第１のダイ
レクトメモリアクセス制御手段により、上記第１のバス
と上記バス中継手段内のバッファメモリとの間でデータ
転送制御し、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段により、上記第２のバスと上記バス中継
手段内のバッファメモリとの間でデータ転送制御し、 上記バス中継手段は、データ転送時に出力側のデータ転
送が終了した時点で上記バッファメモリ内のデータが残
存しているときに、該残存データを破棄することを特徴
とする請求項４記載のデータ転送方法。 - 【請求項６】 第１のバス及び第２のバスと、 これらの第１のバス及び第２のバスにそれぞれ接続され
たバッファメモリを有するバス中継手段と、 上記第１のバスに接続された第１のダイレクトメモリア
クセス制御手段と、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段とを有し、 上記バス中継手段は、データ転送時に上記バッファメモ
リ内のデータがなくなっても出力要求がきているときに
ダミーデータを出力することを特徴とするデータ転送装
置。 - 【請求項７】 上記バス中継手段は、データ転送時に出
力側のデータ転送が終了した時点で上記バッファメモリ
内のデータが残存しているときに、該残存データを破棄
することを特徴とする請求項６記載のデータ転送方法。 - 【請求項８】 第１のバス及び第２のバスと、 これらの第１のバス及び第２のバスにそれぞれ接続され
たバッファメモリを有するバス中継手段と、 上記第１のバスに接続された第１のダイレクトメモリア
クセス制御手段と、 上記第２のバスに接続された第２のダイレクトメモリア
クセス制御手段とを有し、 上記バス中継手段は、データ転送時に出力側のデータ転
送が終了した時点で上記バッファメモリ内のデータが残
存しているときに、該残存データを破棄することを特徴
とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11480897A JPH10307789A (ja) | 1997-05-02 | 1997-05-02 | データ転送方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11480897A JPH10307789A (ja) | 1997-05-02 | 1997-05-02 | データ転送方法及び装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005036693A Division JP2005190496A (ja) | 2005-02-14 | 2005-02-14 | データ転送方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10307789A true JPH10307789A (ja) | 1998-11-17 |
Family
ID=14647211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11480897A Withdrawn JPH10307789A (ja) | 1997-05-02 | 1997-05-02 | データ転送方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10307789A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
-
1997
- 1997-05-02 JP JP11480897A patent/JPH10307789A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
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