JP2003216478A - インタフェース回路及び半導体装置 - Google Patents
インタフェース回路及び半導体装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
(57)【要約】
【課題】 第１のＣＰＵがバスを使用することができな
い時間を短くするとともに、第２のＣＰＵの負荷を小さ
くすることができるインタフェース回路を提供する。 【解決手段】 ＳＤＲＡＭ１２内の１ページ分のデータ
を格納することが可能なＳＲＡＭ２２と、ＳＤＲＡＭ１
２内のページのいずれかを特定するページ番号をホスト
ＣＰＵ５から受信した場合に、ページ番号に該当するペ
ージ内のデータをＳＲＡＭ２２に転送し、ＳＲＡＭ２２
内のデータへのリードアクセス要求をホストＣＰＵ５か
ら受信した場合に、ホストＣＰＵ５が要求したデータを
ＳＲＡＭ２２から読み出してホストＣＰＵ５に送信し、
ＳＲＡＭ２２内のデータへのライトアクセス要求をホス
トＣＰＵ５から受信した場合に、ホストＣＰＵ５が送信
したデータを受信してＳＲＡＭ２２に書き込む制御部２
１とを具備する。
い時間を短くするとともに、第２のＣＰＵの負荷を小さ
くすることができるインタフェース回路を提供する。 【解決手段】 ＳＤＲＡＭ１２内の１ページ分のデータ
を格納することが可能なＳＲＡＭ２２と、ＳＤＲＡＭ１
２内のページのいずれかを特定するページ番号をホスト
ＣＰＵ５から受信した場合に、ページ番号に該当するペ
ージ内のデータをＳＲＡＭ２２に転送し、ＳＲＡＭ２２
内のデータへのリードアクセス要求をホストＣＰＵ５か
ら受信した場合に、ホストＣＰＵ５が要求したデータを
ＳＲＡＭ２２から読み出してホストＣＰＵ５に送信し、
ＳＲＡＭ２２内のデータへのライトアクセス要求をホス
トＣＰＵ５から受信した場合に、ホストＣＰＵ５が送信
したデータを受信してＳＲＡＭ２２に書き込む制御部２
１とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、バスを介して第１
のＣＰＵに接続された第１のメモリと、第２のＣＰＵと
の間のデータ転送を行うインタフェース回路に関する。
さらに、本発明は、そのようなインタフェース回路を用
いた半導体装置に関する。
のＣＰＵに接続された第１のメモリと、第２のＣＰＵと
の間のデータ転送を行うインタフェース回路に関する。
さらに、本発明は、そのようなインタフェース回路を用
いた半導体装置に関する。
【０００２】
【従来の技術】従来より、２つのＣＰＵを含むＰＤＡ
（携帯情報端末）、携帯電話装置等の情報処理装置が用
いられている。図３は、このような従来のＰＤＡの一例
を示す図である。図３に示すように、ＰＤＡ４１は、入
力部４２と、ＲＡＭ４３と、ＲＯＭ４４と、ホストＣＰ
Ｕ４５と、ＬＣＤコントローラ５０と、ＬＣＤドライバ
６１と、ＬＣＤパネル６２とを具備する。
（携帯情報端末）、携帯電話装置等の情報処理装置が用
いられている。図３は、このような従来のＰＤＡの一例
を示す図である。図３に示すように、ＰＤＡ４１は、入
力部４２と、ＲＡＭ４３と、ＲＯＭ４４と、ホストＣＰ
Ｕ４５と、ＬＣＤコントローラ５０と、ＬＣＤドライバ
６１と、ＬＣＤパネル６２とを具備する。
【０００３】入力部４２は、ユーザがデータ等を入力す
るためのタッチパネル等である。入力部４２、ＲＡＭ４
３、ＲＯＭ４４、及び、ホストＣＰＵ４５は、第１のバ
ス４６によって相互に接続されている。ホストＣＰＵ４
５は、入力部４２から入力されたデータ等に応じて、Ｒ
ＡＭ４３を作業用領域として使用しながら、ＲＯＭ４４
に格納されたＯＳ（オペレーティングシステム）プログ
ラム、アプリケーションプログラム等を実行し、ＰＤＡ
４１全体の制御を行う。
るためのタッチパネル等である。入力部４２、ＲＡＭ４
３、ＲＯＭ４４、及び、ホストＣＰＵ４５は、第１のバ
ス４６によって相互に接続されている。ホストＣＰＵ４
５は、入力部４２から入力されたデータ等に応じて、Ｒ
ＡＭ４３を作業用領域として使用しながら、ＲＯＭ４４
に格納されたＯＳ（オペレーティングシステム）プログ
ラム、アプリケーションプログラム等を実行し、ＰＤＡ
４１全体の制御を行う。
【０００４】ＬＣＤコントローラ５０は、インタフェー
ス回路５１と、ＣＰＵ５２と、ＳＤＲＡＭ５３と、フラ
ッシュメモリ５４とを有している。インタフェース回路
５１、ＣＰＵ５２、ＳＤＲＡＭ５３、及び、フラッシュ
メモリ５４は、第２のバス５５によって相互に接続され
ている。
ス回路５１と、ＣＰＵ５２と、ＳＤＲＡＭ５３と、フラ
ッシュメモリ５４とを有している。インタフェース回路
５１、ＣＰＵ５２、ＳＤＲＡＭ５３、及び、フラッシュ
メモリ５４は、第２のバス５５によって相互に接続され
ている。
【０００５】フラッシュメモリ５４には、ＣＰＵ５２が
実行するプログラムが格納されている。ＳＤＲＡＭ５３
は、所定のサイズを有する複数のページに分割されてお
り、これらのページの内の１つのページには、フラッシ
ュメモリ５４に格納されているプログラムがＰＤＡ４１
のブート時に転送される。また、ＳＤＲＡＭ５３の他の
ページには、ＬＣＤパネル６２の表示画面上に画像等を
表示するための画面データが格納される。
実行するプログラムが格納されている。ＳＤＲＡＭ５３
は、所定のサイズを有する複数のページに分割されてお
り、これらのページの内の１つのページには、フラッシ
ュメモリ５４に格納されているプログラムがＰＤＡ４１
のブート時に転送される。また、ＳＤＲＡＭ５３の他の
ページには、ＬＣＤパネル６２の表示画面上に画像等を
表示するための画面データが格納される。
【０００６】インタフェース回路５１は、ホストＣＰＵ
４５とＳＤＲＡＭ５３との間の信号の転送を行う。より
詳細には、インタフェース回路５１は、ホストＣＰＵ４
５がＳＤＲＡＭ５３からデータを読み出す場合には、ホ
ストＣＰＵ４５が出力するアドレス及びウェイト信号を
受信してバス５５に出力し、さらにＳＤＲＡＭ５３が出
力するデータを受信してホストＣＰＵ４５に出力する。
また、インタフェース回路５１は、ホストＣＰＵ４５が
ＳＤＲＡＭ５３にデータを書き込む場合には、ホストＣ
ＰＵ４５が出力するアドレス及びウェイト信号を受信し
てバス５５に出力し、さらにホストＣＰＵ４５が出力す
るデータを受信してバス５５に出力する。
４５とＳＤＲＡＭ５３との間の信号の転送を行う。より
詳細には、インタフェース回路５１は、ホストＣＰＵ４
５がＳＤＲＡＭ５３からデータを読み出す場合には、ホ
ストＣＰＵ４５が出力するアドレス及びウェイト信号を
受信してバス５５に出力し、さらにＳＤＲＡＭ５３が出
力するデータを受信してホストＣＰＵ４５に出力する。
また、インタフェース回路５１は、ホストＣＰＵ４５が
ＳＤＲＡＭ５３にデータを書き込む場合には、ホストＣ
ＰＵ４５が出力するアドレス及びウェイト信号を受信し
てバス５５に出力し、さらにホストＣＰＵ４５が出力す
るデータを受信してバス５５に出力する。
【０００７】ＣＰＵ５２は、ＳＤＲＡＭ５３内の１つの
ページに格納されたプログラムを実行することにより、
ＳＤＲＡＭ５３内の他のページに格納された画面データ
に所定の処理を行う。ＬＣＤドライバ６１は、バス５５
を介してＳＤＲＡＭ５３から画面データを読み出し、読
み出した画面データに基づいてＬＣＤパネル６２を駆動
し、ＬＣＤパネル６２の表示画面上に画像を表示させ
る。
ページに格納されたプログラムを実行することにより、
ＳＤＲＡＭ５３内の他のページに格納された画面データ
に所定の処理を行う。ＬＣＤドライバ６１は、バス５５
を介してＳＤＲＡＭ５３から画面データを読み出し、読
み出した画面データに基づいてＬＣＤパネル６２を駆動
し、ＬＣＤパネル６２の表示画面上に画像を表示させ
る。
【０００８】図３に示すＰＤＡ４１においては、ホスト
ＣＰＵ４５がＳＤＲＡＭ５３にアクセスしている間は、
バス５５がホストＣＰＵ４５とＳＤＲＡＭ５３との間の
データ転送に占有されてしまい、ＣＰＵ５２がバス５５
を使用することができないという問題があった。また、
ホストＣＰＵ４５がバス５５のバスアービタとしてバス
５５の調停を行う必要があるため、ホストＣＰＵ４５の
負荷が大きいという問題があった。
ＣＰＵ４５がＳＤＲＡＭ５３にアクセスしている間は、
バス５５がホストＣＰＵ４５とＳＤＲＡＭ５３との間の
データ転送に占有されてしまい、ＣＰＵ５２がバス５５
を使用することができないという問題があった。また、
ホストＣＰＵ４５がバス５５のバスアービタとしてバス
５５の調停を行う必要があるため、ホストＣＰＵ４５の
負荷が大きいという問題があった。
【０００９】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、バスを介して第１のＣＰＵに接続された
第１のメモリと、第２のＣＰＵとの間のデータ転送を行
うインタフェース回路であって、第１のＣＰＵがバスを
使用することができない時間を短くするとともに、第２
のＣＰＵの負荷を小さくすることができるインタフェー
ス回路を提供することを第１の目的とする。さらに、本
発明は、そのようなインタフェース回路を含む半導体装
置を提供することを第２の目的とする。
み、本発明は、バスを介して第１のＣＰＵに接続された
第１のメモリと、第２のＣＰＵとの間のデータ転送を行
うインタフェース回路であって、第１のＣＰＵがバスを
使用することができない時間を短くするとともに、第２
のＣＰＵの負荷を小さくすることができるインタフェー
ス回路を提供することを第１の目的とする。さらに、本
発明は、そのようなインタフェース回路を含む半導体装
置を提供することを第２の目的とする。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るインタフェース回路は、バスを介して
第１のＣＰＵに接続され、複数のページに分割してデー
タを格納する第１のメモリと、第２のＣＰＵとの間のデ
ータ転送を行うインタフェース回路であって、第１のメ
モリ内の１ページ分のデータを格納することが可能な第
２のメモリと、第１のメモリにおける複数のページのい
ずれかを特定するページ情報を第２のＣＰＵから受信し
た場合に、ページ情報によって特定されるページ内のデ
ータを第２のメモリにコピーし、第２のメモリ内のデー
タへのリードアクセス要求を第２のＣＰＵから受信した
場合に、第２のＣＰＵが要求したデータを第２のメモリ
から読み出して第２のＣＰＵに送信し、第２のメモリ内
のデータへのライトアクセス要求を第２のＣＰＵから受
信した場合に、第２のＣＰＵが送信したデータを受信し
て第２のメモリに書き込む制御部とを具備する。
め、本発明に係るインタフェース回路は、バスを介して
第１のＣＰＵに接続され、複数のページに分割してデー
タを格納する第１のメモリと、第２のＣＰＵとの間のデ
ータ転送を行うインタフェース回路であって、第１のメ
モリ内の１ページ分のデータを格納することが可能な第
２のメモリと、第１のメモリにおける複数のページのい
ずれかを特定するページ情報を第２のＣＰＵから受信し
た場合に、ページ情報によって特定されるページ内のデ
ータを第２のメモリにコピーし、第２のメモリ内のデー
タへのリードアクセス要求を第２のＣＰＵから受信した
場合に、第２のＣＰＵが要求したデータを第２のメモリ
から読み出して第２のＣＰＵに送信し、第２のメモリ内
のデータへのライトアクセス要求を第２のＣＰＵから受
信した場合に、第２のＣＰＵが送信したデータを受信し
て第２のメモリに書き込む制御部とを具備する。
【００１１】ここで、第２のメモリが、第１のメモリよ
り高速にアクセス可能であることとしても良い。
り高速にアクセス可能であることとしても良い。
【００１２】また、制御部が、第２のメモリに格納され
ているデータの第１のメモリへの転送指示を第２のＣＰ
Ｕから受信した場合に、第２のメモリに格納されている
データを、ページ情報によって特定されるページに転送
することとしても良いし、複数のページのいずれかを特
定する第２のページ情報を第２のＣＰＵから受信した場
合に、第２のメモリに格納されているデータをページ情
報によって特定されるページに転送し、その後第２のペ
ージ情報によって特定されるページ内のデータを第２の
メモリにコピーすることとしても良い。さらに、制御部
が、第２のメモリ内の書き換えられたデータのみをペー
ジ情報によって特定されるページに転送することとして
も良い。
ているデータの第１のメモリへの転送指示を第２のＣＰ
Ｕから受信した場合に、第２のメモリに格納されている
データを、ページ情報によって特定されるページに転送
することとしても良いし、複数のページのいずれかを特
定する第２のページ情報を第２のＣＰＵから受信した場
合に、第２のメモリに格納されているデータをページ情
報によって特定されるページに転送し、その後第２のペ
ージ情報によって特定されるページ内のデータを第２の
メモリにコピーすることとしても良い。さらに、制御部
が、第２のメモリ内の書き換えられたデータのみをペー
ジ情報によって特定されるページに転送することとして
も良い。
【００１３】また、制御部が、第２のメモリ内のデータ
へのライトアクセス要求を第２のＣＰＵから受信した場
合に、第２のＣＰＵが送信したデータを受信して第２の
メモリに書き込むとともに、第１のメモリに書き込むこ
ととしても良い。
へのライトアクセス要求を第２のＣＰＵから受信した場
合に、第２のＣＰＵが送信したデータを受信して第２の
メモリに書き込むとともに、第１のメモリに書き込むこ
ととしても良い。
【００１４】また、制御部が、第１のメモリと第２のメ
モリとの間のバースト転送を行うこととしても良い。
モリとの間のバースト転送を行うこととしても良い。
【００１５】また、本発明に係る半導体装置は、第１の
ＣＰＵと、バスを介して第１のＣＰＵに接続され、複数
のページに分割してデータを格納する第１のメモリと、
第１のメモリと外部の第２のＣＰＵとの間のデータ転送
を行う本発明に係るインタフェース回路とを具備する。
ＣＰＵと、バスを介して第１のＣＰＵに接続され、複数
のページに分割してデータを格納する第１のメモリと、
第１のメモリと外部の第２のＣＰＵとの間のデータ転送
を行う本発明に係るインタフェース回路とを具備する。
【００１６】上記のように構成した本発明によれば、第
１のＣＰＵがバスを使用することができない時間を短く
するとともに、第２のＣＰＵの負荷を小さくすることが
できる。
１のＣＰＵがバスを使用することができない時間を短く
するとともに、第２のＣＰＵの負荷を小さくすることが
できる。
【００１７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。図１に、本発明の一
実施形態としてのインタフェース回路を用いたＰＤＡの
構成を示す。図１に示すように、このＰＤＡ１は、入力
部２と、ＲＡＭ３と、ＲＯＭ４と、ホストＣＰＵ５と、
ＬＣＤコントローラ１０と、ＬＣＤドライバ３１と、Ｌ
ＣＤパネル３２とを具備する。
明の実施の形態について説明する。図１に、本発明の一
実施形態としてのインタフェース回路を用いたＰＤＡの
構成を示す。図１に示すように、このＰＤＡ１は、入力
部２と、ＲＡＭ３と、ＲＯＭ４と、ホストＣＰＵ５と、
ＬＣＤコントローラ１０と、ＬＣＤドライバ３１と、Ｌ
ＣＤパネル３２とを具備する。
【００１８】入力部２は、ユーザがデータ等を入力する
ためのタッチパネル等である。入力部２、ＲＡＭ３、Ｒ
ＯＭ４、及び、ホストＣＰＵ５は、第１のバス６によっ
て相互に接続されている。ホストＣＰＵ５は、入力部２
から入力されたデータ等に応じて、ＲＡＭ３を作業用領
域として使用しながら、ＲＯＭ４に格納されたＯＳ（オ
ペレーティングシステム）プログラム、アプリケーショ
ンプログラム等を実行し、ＰＤＡ１全体の制御を行う。
ためのタッチパネル等である。入力部２、ＲＡＭ３、Ｒ
ＯＭ４、及び、ホストＣＰＵ５は、第１のバス６によっ
て相互に接続されている。ホストＣＰＵ５は、入力部２
から入力されたデータ等に応じて、ＲＡＭ３を作業用領
域として使用しながら、ＲＯＭ４に格納されたＯＳ（オ
ペレーティングシステム）プログラム、アプリケーショ
ンプログラム等を実行し、ＰＤＡ１全体の制御を行う。
【００１９】ＬＣＤコントローラ１０は、インタフェー
ス回路２０と、ＣＰＵ１１と、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）１２と、フラッシュメモリ１３とを有し
ている。インタフェース回路２０、ＣＰＵ１１、ＳＤＲ
ＡＭ１２、及び、フラッシュメモリ１３は、第２のバス
１４によって相互に接続されている。
ス回路２０と、ＣＰＵ１１と、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）１２と、フラッシュメモリ１３とを有し
ている。インタフェース回路２０、ＣＰＵ１１、ＳＤＲ
ＡＭ１２、及び、フラッシュメモリ１３は、第２のバス
１４によって相互に接続されている。
【００２０】図２は、ＳＤＲＡＭ１２のメモリマップを
示す図である。図２に示すように、ＳＤＲＡＭ１２は、
下位アドレスから上位アドレスに向かって、ＣＰＵ１１
が実行するプログラムを格納するプログラム格納ペー
ジ、及びＬＣＤパネル３２の表示画面上に画像を表示さ
せるための画面データを格納する第１〜第６の画面デー
タ格納ページの７つのページに分割されており、これら
のページには、０〜６までのページ番号がそれぞれ割り
当てられている。なお、第１〜第６の画面データ格納ペ
ージのサイズは等しい。
示す図である。図２に示すように、ＳＤＲＡＭ１２は、
下位アドレスから上位アドレスに向かって、ＣＰＵ１１
が実行するプログラムを格納するプログラム格納ペー
ジ、及びＬＣＤパネル３２の表示画面上に画像を表示さ
せるための画面データを格納する第１〜第６の画面デー
タ格納ページの７つのページに分割されており、これら
のページには、０〜６までのページ番号がそれぞれ割り
当てられている。なお、第１〜第６の画面データ格納ペ
ージのサイズは等しい。
【００２１】再び図１を参照すると、フラッシュメモリ
１３には、ＣＰＵ１１が実行するプログラムが格納され
ており、このプログラムは、ＰＤＡ１のブート時にＳＤ
ＲＡＭ１２内のプログラム格納ページに転送される。本
発明の一実施形態としてのインタフェース回路２０は、
制御部２１と、第１〜第６の画面データ格納ページの１
ページ分のデータを格納することが可能なＳＲＡＭ２２
とを有しており、ホストＣＰＵ５とＳＤＲＡＭ１２との
間のデータの転送を行う。なお、ＳＲＡＭ２２は、ＳＤ
ＲＡＭ１２より高速にアクセス可能である。
１３には、ＣＰＵ１１が実行するプログラムが格納され
ており、このプログラムは、ＰＤＡ１のブート時にＳＤ
ＲＡＭ１２内のプログラム格納ページに転送される。本
発明の一実施形態としてのインタフェース回路２０は、
制御部２１と、第１〜第６の画面データ格納ページの１
ページ分のデータを格納することが可能なＳＲＡＭ２２
とを有しており、ホストＣＰＵ５とＳＤＲＡＭ１２との
間のデータの転送を行う。なお、ＳＲＡＭ２２は、ＳＤ
ＲＡＭ１２より高速にアクセス可能である。
【００２２】ここで、インタフェース回路２０の動作に
ついて詳細に説明する。ホストＣＰＵ５は、ＳＤＲＡＭ
１２内の画面データにアクセスする必要が生じると、該
画面データが格納されているページのページ番号をイン
タフェース回路２０内の制御部２１に送信する。
ついて詳細に説明する。ホストＣＰＵ５は、ＳＤＲＡＭ
１２内の画面データにアクセスする必要が生じると、該
画面データが格納されているページのページ番号をイン
タフェース回路２０内の制御部２１に送信する。
【００２３】制御部２１は、ホストＣＰＵ５から第１の
ページ番号を受信すると、第１のページ番号に応じたア
ドレス信号及びウェイト信号を生成してバス１４に出力
し、第１のページ番号に該当するページ内に格納されて
いる画面データをＳＲＡＭ２２にバースト転送する。制
御部２１は、ＳＤＲＡＭ１２からＳＲＡＭ２２への画面
データのバースト転送が終了すると、その旨をホストＣ
ＰＵ５に通知する。なお、制御部２１が、ステータスレ
ジスタを具備し、バースト転送が終了したときにステー
タスレジスタ内の所定のビットをセットすることによ
り、バースト転送が終了した旨をホストＣＰＵ５に通知
することとしても良い。
ページ番号を受信すると、第１のページ番号に応じたア
ドレス信号及びウェイト信号を生成してバス１４に出力
し、第１のページ番号に該当するページ内に格納されて
いる画面データをＳＲＡＭ２２にバースト転送する。制
御部２１は、ＳＤＲＡＭ１２からＳＲＡＭ２２への画面
データのバースト転送が終了すると、その旨をホストＣ
ＰＵ５に通知する。なお、制御部２１が、ステータスレ
ジスタを具備し、バースト転送が終了したときにステー
タスレジスタ内の所定のビットをセットすることによ
り、バースト転送が終了した旨をホストＣＰＵ５に通知
することとしても良い。
【００２４】ホストＣＰＵ５は、ＳＲＡＭ２２内に格納
されたデータを読み出す場合には、所望のデータが格納
されているアドレスを制御部２１に送信する。制御部２
１は、ホストＣＰＵ５から受信したアドレスに応じたデ
ータをＳＲＡＭ２２から読み出して、ホストＣＰＵ５に
送信する。また、ホストＣＰＵ５は、ＳＲＡＭ２２内に
格納されたデータを更新する場合には、アドレス及び更
新するデータを制御部２１に送信する。制御部２１は、
ホストＣＰＵ５から受信したデータを、ホストＣＰＵ５
から受信したアドレスに応じて書き込む。このように、
ホストＣＰＵ５が、第１のページ番号に該当するページ
に格納された画面データにアクセスすることが可能とな
る。
されたデータを読み出す場合には、所望のデータが格納
されているアドレスを制御部２１に送信する。制御部２
１は、ホストＣＰＵ５から受信したアドレスに応じたデ
ータをＳＲＡＭ２２から読み出して、ホストＣＰＵ５に
送信する。また、ホストＣＰＵ５は、ＳＲＡＭ２２内に
格納されたデータを更新する場合には、アドレス及び更
新するデータを制御部２１に送信する。制御部２１は、
ホストＣＰＵ５から受信したデータを、ホストＣＰＵ５
から受信したアドレスに応じて書き込む。このように、
ホストＣＰＵ５が、第１のページ番号に該当するページ
に格納された画面データにアクセスすることが可能とな
る。
【００２５】また、制御部２１は、第２のページ番号を
ホストＣＰＵ５から受信したときに、ＳＲＡＭ２２に格
納されたデータを第１のページ番号に該当するページに
転送する。制御部２１は、更新されたデータの第１のペ
ージ番号に該当するページへの転送が終了した後に、第
２のページ番号に該当するページに格納されたデータを
ＳＲＡＭ２２に転送する。これにより、ホストＣＰＵ５
が、第２のページ番号に該当するページに格納された画
面データにアクセスすることが可能となる。
ホストＣＰＵ５から受信したときに、ＳＲＡＭ２２に格
納されたデータを第１のページ番号に該当するページに
転送する。制御部２１は、更新されたデータの第１のペ
ージ番号に該当するページへの転送が終了した後に、第
２のページ番号に該当するページに格納されたデータを
ＳＲＡＭ２２に転送する。これにより、ホストＣＰＵ５
が、第２のページ番号に該当するページに格納された画
面データにアクセスすることが可能となる。
【００２６】なお、制御部２１が、ステータスレジスタ
を具備し、ホストＣＰＵ５がステータスレジスタ内の所
定のビットをセットしたときに、ＳＲＡＭ２２に格納さ
れたデータを第１のページ番号に該当するページに転送
することとしても良い。また、制御部２１が、ＳＲＡＭ
２２に格納されたデータの内のホストＣＰＵ５によって
更新されたデータのみを第１のページ番号に該当するペ
ージに転送することとしても良い。また、ホストＣＰＵ
５がＳＲＡＭ２２内に格納されたデータを更新するデー
タを制御部２１に送信した場合に、制御部２１が、ホス
トＣＰＵ５から受信したデータをＳＲＡＭ２２に書き込
むとともに、ＳＤＲＡＭ１２にも書き込むこととしても
良い。
を具備し、ホストＣＰＵ５がステータスレジスタ内の所
定のビットをセットしたときに、ＳＲＡＭ２２に格納さ
れたデータを第１のページ番号に該当するページに転送
することとしても良い。また、制御部２１が、ＳＲＡＭ
２２に格納されたデータの内のホストＣＰＵ５によって
更新されたデータのみを第１のページ番号に該当するペ
ージに転送することとしても良い。また、ホストＣＰＵ
５がＳＲＡＭ２２内に格納されたデータを更新するデー
タを制御部２１に送信した場合に、制御部２１が、ホス
トＣＰＵ５から受信したデータをＳＲＡＭ２２に書き込
むとともに、ＳＤＲＡＭ１２にも書き込むこととしても
良い。
【００２７】ＣＰＵ１１は、ＳＤＲＡＭ１２内のプログ
ラム格納ページに格納されたプログラムを実行すること
により、ＳＤＲＡＭ１２内の第１〜第６の画面データ格
納ページに格納された画面データに所定の処理を行う。
ＬＣＤドライバ３１は、バス１４を介してＳＤＲＡＭ１
２から画面データを読み出し、読み出した画面データに
基づいてＬＣＤパネル３２を駆動し、ＬＣＤパネル３２
の表示画面上に画像を表示させる。
ラム格納ページに格納されたプログラムを実行すること
により、ＳＤＲＡＭ１２内の第１〜第６の画面データ格
納ページに格納された画面データに所定の処理を行う。
ＬＣＤドライバ３１は、バス１４を介してＳＤＲＡＭ１
２から画面データを読み出し、読み出した画面データに
基づいてＬＣＤパネル３２を駆動し、ＬＣＤパネル３２
の表示画面上に画像を表示させる。
【００２８】このように、インタフェース回路２０によ
れば、ページ番号をホストＣＰＵ５から受信した場合
に、ページ番号に該当するページ内のデータをＳＲＡＭ
２２に転送し、ＳＲＡＭ２２内のデータへのリードアク
セス要求をホストＣＰＵ５から受信した場合に、ホスト
ＣＰＵ５が要求したデータをＳＲＡＭ２２から読み出し
てホストＣＰＵ５に送信し、ＳＲＡＭ２２内のデータへ
のライトアクセス要求をホストＣＰＵ５から受信した場
合に、ホストＣＰＵ５が送信したデータを受信してＳＲ
ＡＭ２２に書き込む。そのため、バス１４がホストＣＰ
Ｕ５とＳＤＲＡＭ１２との間のデータ転送に占有される
ことがなく、ＣＰＵ１１がバス１４を使用することがで
きない時間を短くすることが出来る。また、ホストＣＰ
Ｕ５がバスアービタとしてバス１４の調停を行う必要を
なくすことができるので、ホストＣＰＵ５の負荷を小さ
くすることができる。また、ＳＤＲＡＭ１２より高速な
ＳＲＡＭ２２を用いることにより、ホストＣＰＵ５がデ
ータを読み出し又は書き込む時間を短くすることがで
き、ホストＣＰＵ５のパフォーマンスを向上させること
ができる。
れば、ページ番号をホストＣＰＵ５から受信した場合
に、ページ番号に該当するページ内のデータをＳＲＡＭ
２２に転送し、ＳＲＡＭ２２内のデータへのリードアク
セス要求をホストＣＰＵ５から受信した場合に、ホスト
ＣＰＵ５が要求したデータをＳＲＡＭ２２から読み出し
てホストＣＰＵ５に送信し、ＳＲＡＭ２２内のデータへ
のライトアクセス要求をホストＣＰＵ５から受信した場
合に、ホストＣＰＵ５が送信したデータを受信してＳＲ
ＡＭ２２に書き込む。そのため、バス１４がホストＣＰ
Ｕ５とＳＤＲＡＭ１２との間のデータ転送に占有される
ことがなく、ＣＰＵ１１がバス１４を使用することがで
きない時間を短くすることが出来る。また、ホストＣＰ
Ｕ５がバスアービタとしてバス１４の調停を行う必要を
なくすことができるので、ホストＣＰＵ５の負荷を小さ
くすることができる。また、ＳＤＲＡＭ１２より高速な
ＳＲＡＭ２２を用いることにより、ホストＣＰＵ５がデ
ータを読み出し又は書き込む時間を短くすることがで
き、ホストＣＰＵ５のパフォーマンスを向上させること
ができる。
【００２９】
【発明の効果】以上述べたように、本発明によれば、複
数のページのいずれかを特定するページ情報を第２のＣ
ＰＵから受信した場合に、ページ情報によって特定され
るページ内のデータを第２のメモリにコピーし、第２の
メモリ内のデータへのリードアクセス要求を第２のＣＰ
Ｕから受信した場合に、第２のＣＰＵが要求したデータ
を第２のメモリから読み出して第２のＣＰＵに送信し、
第２のメモリ内のデータへのライトアクセス要求を第２
のＣＰＵから受信した場合に、第２のＣＰＵが送信した
データを受信して第２のメモリに書き込むことができ
る。これにより、第１のＣＰＵがバスを使用することが
できない時間を短くすることができる。また、第２のＣ
ＰＵがバスアービタとしてバスの調停を行う必要をなく
すことができるので、第２のＣＰＵの負荷を小さくする
ことができる。
数のページのいずれかを特定するページ情報を第２のＣ
ＰＵから受信した場合に、ページ情報によって特定され
るページ内のデータを第２のメモリにコピーし、第２の
メモリ内のデータへのリードアクセス要求を第２のＣＰ
Ｕから受信した場合に、第２のＣＰＵが要求したデータ
を第２のメモリから読み出して第２のＣＰＵに送信し、
第２のメモリ内のデータへのライトアクセス要求を第２
のＣＰＵから受信した場合に、第２のＣＰＵが送信した
データを受信して第２のメモリに書き込むことができ
る。これにより、第１のＣＰＵがバスを使用することが
できない時間を短くすることができる。また、第２のＣ
ＰＵがバスアービタとしてバスの調停を行う必要をなく
すことができるので、第２のＣＰＵの負荷を小さくする
ことができる。
【図１】本発明の一実施形態としてのインタフェース回
路を用いたＰＤＡの構成を示す図である。
路を用いたＰＤＡの構成を示す図である。
【図２】図１のＳＤＲＡＭのメモリマップを示す図であ
る。
る。
【図３】従来のＰＤＡの構成を示す図である。
１、４１ ＰＤＡ
２、４２ 入力部
３、４３ ＲＡＭ
４、４４ ＲＯＭ
５、４５ ホストＣＰＵ
６、１４、４６、５５ バス
１０、５０ ＬＣＤコントローラ
１１、５２ ＣＰＵ
１２、５３ ＳＤＲＡＭ
１３、５４ フラッシュメモリ
２０、５１ インタフェース回路
２１ 制御部
２２ ＳＲＡＭ
３１、６１ ＬＣＤドライバ
３２、６２ ＬＣＤパネル
Claims (8)
- 【請求項１】 バスを介して第１のＣＰＵに接続され、
複数のページに分割してデータを格納する第１のメモリ
と、第２のＣＰＵとの間のデータ転送を行うインタフェ
ース回路であって、 前記第１のメモリ内の１ページ分のデータを格納するこ
とが可能な第２のメモリと、 前記第１のメモリにおける複数のページのいずれかを特
定するページ情報を前記第２のＣＰＵから受信した場合
に、前記ページ情報によって特定されるページ内のデー
タを前記第２のメモリにコピーし、前記第２のメモリ内
のデータへのリードアクセス要求を前記第２のＣＰＵか
ら受信した場合に、前記第２のＣＰＵが要求したデータ
を前記第２のメモリから読み出して前記第２のＣＰＵに
送信し、前記第２のメモリ内のデータへのライトアクセ
ス要求を前記第２のＣＰＵから受信した場合に、前記第
２のＣＰＵが送信したデータを受信して前記第２のメモ
リに書き込む制御部と、を具備するインタフェース回
路。 - 【請求項２】 前記第２のメモリが、前記第１のメモリ
より高速にアクセス可能であることを特徴とする請求項
１記載のインタフェース回路。 - 【請求項３】 前記制御部が、前記第２のメモリに格納
されているデータの前記第１のメモリへの転送指示を前
記第２のＣＰＵから受信した場合に、前記第２のメモリ
に格納されているデータを、前記ページ情報によって特
定されるページに転送することを特徴とする請求項１又
は２記載のインタフェース回路。 - 【請求項４】 前記制御部が、前記第１のメモリにおけ
る複数のページのいずれかを特定する第２のページ情報
を前記第２のＣＰＵから受信した場合に、前記第２のメ
モリに格納されているデータを前記ページ情報によって
特定されるページに転送し、その後前記第２のページ情
報によって特定されるページ内のデータを前記第２のメ
モリにコピーすることを特徴とする請求項１又は２記載
のインタフェース回路。 - 【請求項５】 前記制御部が、前記第２のメモリ内の書
き換えられたデータのみを前記ページ情報によって特定
されるページに転送することを特徴とする請求項３又は
４記載のインタフェース回路。 - 【請求項６】 前記制御部が、前記第２のメモリ内のデ
ータへのライトアクセス要求を前記第２のＣＰＵから受
信した場合に、前記第２のＣＰＵが送信したデータを受
信して前記第２のメモリに書き込むとともに、前記第１
のメモリに書き込むことを特徴とする請求項１又は２記
載のインタフェース回路。 - 【請求項７】 前記制御部が、前記第１のメモリと前記
第２のメモリとの間のバースト転送を行うことを特徴と
する請求項１〜６のいずれか１項に記載のインタフェー
ス回路。 - 【請求項８】 第１のＣＰＵと、 バスを介して前記第１のＣＰＵに接続され、複数のペー
ジに分割してデータを格納する第１のメモリと、 前記第１のメモリと外部の第２のＣＰＵとの間のデータ
転送を行う請求項１〜７のいずれか１項に記載のインタ
フェース回路と、を具備する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012441A JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
| US10/346,725 US20030149804A1 (en) | 2002-01-22 | 2003-01-17 | Interface circuit and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012441A JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003216478A true JP2003216478A (ja) | 2003-07-31 |
| JP2003216478A5 JP2003216478A5 (ja) | 2005-08-11 |
Family
ID=27649649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012441A Withdrawn JP2003216478A (ja) | 2002-01-22 | 2002-01-22 | インタフェース回路及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030149804A1 (ja) |
| JP (1) | JP2003216478A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805920A (en) * | 1995-11-13 | 1998-09-08 | Tandem Computers Incorporated | Direct bulk data transfers |
| DE69735614T2 (de) * | 1996-10-18 | 2006-09-07 | Matsushita Electric Industrial Co., Ltd., Kadoma | Datenübertragungsgerät und Datenübertragungssystem zur Arbitrierung von mehreren E/A Ports in DMA |
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| US6865656B2 (en) * | 2001-09-10 | 2005-03-08 | Qualcomm Incorporated | Method and system for efficient transfer of data between custom application specific integrated circuit hardware and an embedded microprocessor |
-
2002
- 2002-01-22 JP JP2002012441A patent/JP2003216478A/ja not_active Withdrawn
-
2003
- 2003-01-17 US US10/346,725 patent/US20030149804A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030149804A1 (en) | 2003-08-07 |
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