JP2003216478A5 - - Google Patents

Claims (8)

1. 第１のバスを介して第１のＣＰＵと複数のページに分割してデータを格納する第１のメモリと接続され、第２のバスを介して第２のＣＰＵと接続され、前記第１のメモリと前記第２のＣＰＵとの間のデータ転送を行うインタフェース回路であって、
   前記第１のメモリ内の１ページ分のデータを格納する第２のメモリと、
   前記第１のメモリにおける複数のページのいずれかを特定するページ情報を前記第２のＣＰＵから受信した場合に、前記ページ情報によって特定されるページ内のデータを前記第２のメモリにコピーし、前記第２のメモリ内のデータへのリードアクセス要求を前記第２のＣＰＵから受信した場合に、前記第２のＣＰＵが要求したデータを前記第２のメモリから読み出して前記第２のＣＰＵに送信し、前記第２のメモリ内のデータへのライトアクセス要求を前記第２のＣＰＵから受信した場合に、前記第２のＣＰＵが送信したデータを受信して前記第２のメモリに書き込む制御部と、
   を具備するインタフェース回路。
2. 前記第２のメモリが、前記第１のメモリより高速にアクセス可能であることを特徴とする請求項１記載のインタフェース回路。
3. 前記制御部が、前記第２のメモリに格納されているデータの前記第１のメモリへの転送指示を前記第２のＣＰＵから受信した場合に、前記第２のメモリに格納されているデータを、前記ページ情報によって特定されるページに転送することを特徴とする請求項１又は２記載のインタフェース回路。
4. 前記制御部が、前記第１のメモリにおける複数のページのいずれかを特定する第２のページ情報を前記第２のＣＰＵから受信した場合に、前記第２のメモリに格納されているデータを前記ページ情報によって特定されるページに転送し、その後前記第２のページ情報によって特定されるページ内のデータを前記第２のメモリにコピーすることを特徴とする請求項１又は２記載のインタフェース回路。
5. 前記制御部が、前記第２のメモリ内の書き換えられたデータのみを前記ページ情報によって特定されるページに転送することを特徴とする請求項３又は４記載のインタフェース回路。
6. 前記制御部が、前記第２のメモリ内のデータへのライトアクセス要求を前記第２のＣＰＵから受信した場合に、前記第２のＣＰＵが送信したデータを受信して前記第２のメモリに書き込むとともに、前記第１のメモリに書き込むことを特徴とする請求項１又は２記載のインタフェース回路。
7. 前記制御部が、前記第１のメモリと前記第２のメモリとの間のバースト転送を行うことを特徴とする請求項１〜６のいずれか１項に記載のインタフェース回路。
8. 前記第１のＣＰＵと、
   前記第１のバスと、
   前記第１のバスを介して前記第１のＣＰＵに接続され複数のページに分割してデータを格納する前記第１のメモリと、
   前記第１のメモリと外部の前記第２のＣＰＵとの間のデータ転送を行う請求項１〜７のいずれか１項に記載のインタフェース回路と、
   を具備する半導体装置。