JPH06259061A - 表示制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】英語表示と漢字テキスト表示を実現でき、かつ
端子数の少ないパッケージを用いた表示制御ＬＳＩを提
供し、またＬＣＤを用いた情報処理装置において、見や
すい画面表示方式を提供する。 【構成】表示メモリと、フォントメモリと、読み出した
ドットデータに対する色付けおよびディジタルの色デー
タからアナログの色データへの変換を行うパレットＤＡ
Ｃ７と、それからの出力データの表示装置８，９を備え
た表示制御回路１０において、表示メモリおよびフォン
トメモリに対するデータのアクセス制御、および表示装
置に対する制御回路を１個のＬＳＩで構成した。表示制
御ＬＳＩは、１文字表示期間を２メモリサイクルに分割
し、うち１つを表示アクセス、別の１つをＣＰＵアクセ
スに割り当てるサイクルスチール方式を備え、ＣＰＵか
らのライトアクセスを一時的に蓄えるライトバッファを
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タなどの情報処理機器の表示装置に係り、特に表示装置
の制御方式および回路に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータ（以下パ
ソコンと呼ぶ）の普及が著しく、特に、欧米で用いられ
るパソコンの仕様が世界的な標準となっている。したが
って、これらの仕様に合致する優良なアプリケーション
プログラム（以下ＡＰと呼ぶ）が数多く開発されてい
る。また、同一規格大量生産のためにパソコン自体の価
格も安価になってきている。ところで、欧米標準仕様の
パソコンは、表示文字として英数文字が表示できれば十
分である。一方、このタイプのパソコンにおいて日本語
用ＡＰを実行する際には、どうしても漢字表示機能が必
要になる。この場合、グラフィックモードにすれば、漢
字等のいかなる文字の表示も可能であるが、このように
してテキスト表示機能（文字表示機能）を実現すると、
実行速度が遅くなるという問題が生じる。また、英語用
ＡＰを日本語に移植する際にも極めて手数がかかるとい
う欠点があった。

【０００３】このような問題を解決するため、欧米標準
仕様のパソコンを用いる場合にあっても、漢字等の文字
をテキストモードにて表示することができ、これによ
り、実行速度の高速化、ＡＰの互換性、および移植の容
易性を図ることができる表示装置が提案されている（特
開平１−１６１９７０号公報）。この表示装置を用いた
パソコンでは、ＢｉＯＳで英語モードと日本語モードを
切り換えることができ、それぞれのモードで英語用ＡＰ
と日本語用ＡＰを実行可能となっている。図２は、この
ようなパソコンの表示制御回路を構成するブロック図で
ある。３は表示メモリ（以下ＶＲＡＭ：Ｖｉｄｅｏ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙと呼ぶ）であ
り、テキストモード時は文字コードや文字属性データ等
を、グラフィックモード時は画像イメージデータを格納
する。４および５は日本語モード時に漢字や英数文字な
どのフォントパターンデータを格納するフォントメモリ
（以下ＣＧ：Ｃｈａｒａｃｔｅｒ Ｇｅｎｅｒａｔｏｒ
と呼ぶ）であり、４は漢字用のＣＧＲＯＭ、５は外字や
半角文字用のＣＧＲＡＭである。６は表示用のＢｉＯＳ
ＲＯＭ、７はドットデータに対する色付けおよびディジ
タルの色データからアナログの色データへの変換を行う
パレットＤＡＣ、８は表示装置である。表示装置は一般
に、ブラウン管によるＣＲＴや、液晶を利用したフラッ
トパネルなどが用いられる。１および２は表示コントロ
ーラであり、システムバス１００に接続され、表示メモ
リおよびフォントメモリに対するデータの読み書き制御
や、ＣＲＴ８への表示制御などを行う。２は英語モード
での表示制御を行い、１は日本語表示を行うために、表
示コントローラ２に同期してＶＲＡＭ３から文字コード
等のデータを取り込み、ＣＧ４、５からフォントデータ
を読み出して漢字等のテキスト表示を行う。１および２
の表示コントローラはＬＳＩを用いて構成するのが普通
である。以上のことは、たとえばＡＸテクニカルリファ
レンスガイドなどに記載されている。

【０００４】このようなパソコンの表示装置に文字など
を表示する場合には、予め文字パターンなどの表示デー
タをＶＲＡＭに記憶させておく。続いて、表示コントロ
ーラが、記憶された表示データを概ね一定の時間間隔で
読み出す。この読みだしアクセスを表示アクセスと呼
ぶ。読み出した表示データはパラレルシリアル変換した
後、表示装置が要求するタイミングでシーケンシャルに
送りだす。このタイミングを、１文字表示期間と呼ぶ。

【０００５】ＣＰＵからＶＲＡＭに表示データを書き込
み、記憶する時の一般的な方式として、サイクルスチー
ル方式がある。この書き込み処理を描画アクセスと呼
ぶ。この方式は例えば、ｍ文字表示期間をｍ＋１個のメ
モリサイクルに分割し、ｍサイクルを表示コントローラ
による表示読みだし（表示メモリサイクル）に、１サイ
クルをＣＰＵによる描画（描画メモリサイクル）に割り
当てるものである。サイクルスチール方式を用いた表示
制御装置としては、例えば（株）日立製作所製のＨＤ６
４４６０がある。これは、「ＨＤ６４４６０ユーザーズ
マニュアルＡＤＪ−６０２−０１５Ａ」に記載されるよ
うに、７文字表示期間を８メモリサイクルに分割し、う
ち７サイクルを表示メモリサイクル、１サイクルを描画
メモリサイクルとして割り当てる方式である。

【０００６】上記サイクルスチール方式でのＣＰＵによ
る描画の速度を向上するための方式として、特願平２−
８６４４５号公報に記載された方式がある。この方式
は、描画サイクルとして割り当てるメモリサイクルの位
置を可変にすることによって、描画時のＣＰＵの待ち時
間を最大１メモリサイクルに抑えるための方式である。

【０００７】このようなパソコン等に用いられる表示装
置として、一般的には、据置型のモデル用としてＣＲＴ
（陰極線管）、可搬型のモデルには薄くて軽量なＬＣＤ
（液晶表示）パネルやプラズマパネルが用いられてい
る。近年パソコンは小型軽量のノートブック型に主流が
移りつつあり、ＬＣＤ等のフラットパネルディスプレイ
の普及が進んでいる。中でもカラーＴＦＴ液晶はその表
示色数を増やしつつあり、現在では５１２色から４０９
６色表示が標準となってきている。

【０００８】一方、表示コントローラは２６万色を表示
可能なものが標準となっており、アプリケーションが使
用する多くの表示色をＬＣＤでどの様に表現するかがＬ
ＣＤコントローラの課題となってきている。それを実現
する手段として、様々な手段が考案されている。最も単
純な例として表示データの下位のビットを切り捨てる事
で表示色を減らすという色変換方法が一般に知られてい
る。また、特殊な手段として特開平４ー１１０８９０号
公報に示されるような表示データの色数を８色に減らす
手段も知られている。

【０００９】また、従来のバスでは、ＢＣＰＲ Ｓｅｒ
ｖｉｃｅｓ，Ｉｎｃ インテルジャパン「ＥＩＳＡ Ｓ
ＰＥＣＩＦＩＣＡＴＩＯＮ Ｖｅｒｓｉｏｎ ３．２
１」の４３頁に示すとおりＣＨＲＤＹ信号を用いてバス
サイクルを延長する。

【００１０】

【発明が解決しようとする課題】上記従来技術は、英語
モードでの表示制御をおこなう表示コントローラをベー
スとして、これに日本語表示コントローラを付加するこ
とで漢字テキスト表示を実現している。この場合、漢字
テキスト表示を必要としない場合は英語用の表示コント
ローラのみでシステムを構築できるため、表示部の部品
点数を少なくでき、省スペース化、低コスト化が図れ
る。しかし、漢字表示を行うためには、日本語表示コン
トローラを付加しなければならないため、部品点数の増
大を招き、コスト高になるという問題がある。この問題
を解決するため、２個の表示コントローラをまとめて１
つのＬＳＩで構成することが考えられる。しかし、単純
に１チップ化しただけでは、多数の端子を必要とするた
め、ＬＳＩパッケージとして大きなものを用いなければ
ならず、ＬＳＩ原価が高くなるという問題がある。ま
た、端子数の少ないＬＳＩパッケージでは、特定の機能
を削除するなどの対策が必要となる。

【００１１】一方、パソコンの小型化に伴い、表示装置
として用いられるデバイスは、液晶ディスプレイ（ＬＣ
Ｄ）が主流になってきている。したがって、ＣＲＴとと
もにＬＣＤにも表示可能な表示コントローラが求められ
ている。従来、液晶表示を行うためにはＣＲＴ表示用の
コントローラにインターフェース回路を接続していた。
また、ＣＲＴ、ＬＣＤ双方に表示可能なコントローラの
場合でも、ＴＦＴやＳＴＮといったＬＣＤの種類に応じ
て個別の表示コントローラを用意する必要があった。し
たがって、インターフェース回路による部品点数の増
大、複数の表示コントローラによる開発コストの増大な
どの問題があった。

【００１２】前述したようなサイクルスチール方式は、
表示期間中であっても表示画面をちらつかせることなく
描画処理を行うことができるという点で優れた方式であ
る。さらに、描画メモリサイクル位置を可変にするサイ
クルスチール方式は、描画速度を向上させるという点か
らさらに優れた方式である。サイクルスチール方式で
は、ＣＰＵが描画を行おうとしたときに、表示メモリサ
イクルを実行中であれば描画処理ができないため、次に
描画メモリサイクルが割り当てられるまで、最大でｍメ
モリサイクルだけＣＰＵが待たされる。前記の描画メモ
リサイクル位置を可変にする方式は、このＣＰＵが待た
される時間が、最大でも１メモリサイクルであるため高
速に描画が可能であった。しかしながら、この方式では
ＶＲＡＭに対する描画メモリサイクルの割り当て動作が
かなり複雑であるため、制御回路が複雑化かつ大規模化
するという問題があった。

【００１３】また、上記従来技術では、適切な色削減技
術を用いる事で、多色の表示データを少ない色しか表現
できないＬＣＤに表示する事ができる。しかし、実際の
アプリケーションプログラムを実行する場合には、テキ
スト表示や、グラフィック（自然画）表示、または棒グ
ラフ表示など、様々な場合がある。これらの場合、各々
の色はテキスト表示では見やすい色を、自然画では原色
に近い色を、グラフなどでは種類の違いをあらわすため
につけられている。多色表示が可能なＣＲＴでは素直に
これらの色を表現すればよいが、表示色の少ないＬＣＤ
で表示する場合は、これらの色の目的に合わせて表示手
段を調整する事が望ましい。従来の技術では上記調整を
行う事が難しかった。

【００１４】さらに、従来のＩＳＡバスを用いたパソコ
ンでは表示装置の内部制御に不具合が生じてＩＯＣＨＲ
ＤＹ信号が出力し続けた場合は連続出力を止める手段が
ないために規定の時間を過ぎてもシステムはバスサイク
ルを中断せずシステムハングとなるという問題があっ
た。

【００１５】本発明の目的は、上記問題点を解決し、英
語表示と漢字テキスト表示を実現でき、かつ端子数の少
ないパッケージを用いた表示制御ＬＳＩを提供すること
にある。

【００１６】本発明の他の目的は、漢字テキスト表示が
可能であって、表示装置としてはＣＲＴとともにＬＣＤ
にも表示可能であり、ＬＣＤの場合は、カラーＴＦＴ、
モノクロＳＴＮ、カラーＳＴＮなどの複数種類のＬＣＤ
に表示可能な表示制御ＬＳＩを提供することにある。

【００１７】本発明の他の目的は、従来よりも高速な描
画を、より単純な制御回路を用いて実現することであ
る。

【００１８】本発明の他の目的は、表示色の少ないＬＣ
Ｄに表示する場合にも、用途に応じて表示手段を調整で
きる表示装置を提供することである。

【００１９】本発明の他の目的は、不具合による内部制
御不良発生時にＩＯＣＨＲＤＹ信号が出力し続けた場合
にシステムを復帰できる表示装置を提供することであ
る。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の表示制御ＬＳＩは、ＣＲＴやＬＣＤに対す
る表示制御信号などを生成するＣＲＴ・ＬＣＤ制御部、
キャラクタクロックなどの基本タイミング信号の生成や
ＶＲＡＭのアクセス制御を行うシーケンサ制御部、グラ
フィック書き込みデータに対する演算処理等を行うグラ
フィック制御部、ＶＲＡＭから読み出したデータのシリ
アル変換やパレットによる色変換等を行うアトリビュー
ト制御部、漢字テキスト表示のためのＣＧのアクセス制
御を行うフォント制御部、パレットＤＡＣ出力の色情報
に対する色削減や階調変換を行う階調制御部、ＬＣＤな
どのフラットパネル用制御信号を生成するパネル制御
部、および、システムバスやメモリなどの各種デバイス
とのインターフェース回路を内蔵した構成とする。

【００２１】上記他の目的は、表示制御装置が１文字表
示期間をｎ＋１個のメモリサイクルに分割し、うち１サ
イクルを表示のための読みだしに、残りのｎサイクルを
ＣＰＵのアクセスに割り当てるサイクルスチール方式を
備え、また、ＣＰＵからのメモリ書き込みサイクルを、
一時的に蓄えるためのバッファリング手段を備えること
によって達成される。

【００２２】上記他の目的を達成するために、本発明の
表示制御装置は、色数を削減するための色削減回路と該
色削減回路が出力する複数のデータの１つを選択するセ
レクタを備え、外部からの入力信号により前記セレクタ
の動作を制御する手段を備えた構成とする。

【００２３】上記他の目的を達成するために、本発明の
表示制御装置は、色数を削減するための複数の色削減回
路を備え、外部からの入力信号により該色削減回路の動
作を制御する手段を備えた構成とする。

【００２４】上記他の目的を達成するために、本発明の
表示制御装置は、色数を削減するための色削減回路と該
色削減回路が出力する複数のデータの１つを選択するセ
レクタと、該セレクタの動作をＣＰＵが制御する手段
と、外部からの入力信号が該色削減回路の動作を制御す
る手段を備え、特定の外部からの入力信号が色削減回路
をＣＰＵが最後に設定した状態に戻す手段を備えた構成
とする。

【００２５】上記他の目的を達成するために、内部制御
に不具合が生じＩＯＣＨＲＤＹ信号が連続して定められ
た時間出力された場合、その出力時間を数えるためのカ
ウンタを設け内部動作の不具合として検出する。

【００２６】

【作用】本発明による表示制御ＬＳＩは、英語モードに
おいては、従来の英語用表示コントローラと同一の動作
を行う。即ち、テキストモード時はＶＲＡＭを文字コー
ド格納用のテキストＲＡＭ、および英数文字フォントデ
ータ格納用のＣＧＲＡＭとして用い、４プレーンに分離
されたＶＲＡＭエリアのうち、プレーン０に格納された
文字コード、プレーン１に格納された文字色などの属性
データに基づいて、プレーン２、３からフォントデータ
を読み出し、画面に文字パターンを表示する。グラフィ
ックモード時は、４プレーンのＶＲＡＭに格納されたド
ットイメージデータを読み出して画面に表示する。この
場合、ＬＳＩ内部のレジスタ設定により、モードに応じ
てＶＲＡＭのマッピングを変えることができる。

【００２７】日本語モード（漢字テキストモード）にお
いては、英語テキストモードと同様、ＶＲＡＭをテキス
トＲＡＭとして用い、プレーン０に漢字等の文字コード
（シフトＪＩＳコード）、プレーン１に属性データを格
納する。読み出した文字コードに基づいてＣＧＲＯＭ、
ＣＧＲＡＭに対するアドレスを生成し、これらのＣＧか
ら読み出した漢字等のフォントパターンデータを画面に
表示する。英数文字は１バイトで１文字を表現できる
が、漢字の場合１文字表現するのに２バイト必要となる
ため、連続した２バイトを組み合わせてシフトＪＩＳコ
ードとみなす。この場合、ＶＲＡＭのプレーン０から読
み出した文字コードの第一バイト目で、その文字が１バ
イトコード（英数文字）か２バイトコード（漢字）かを
判別し、対応するＣＧをアクセスしてフォントデータを
取得する。

【００２８】本発明による表示制御装置は、メモリ書き
込みサイクルが発生したときに、ＣＰＵから送られてく
る情報をバッファが蓄えるため、ＶＲＡＭへの書き込み
が必ずしも終っていなくても、ＣＰＵは次の処理を始め
ることができる。また、１文字表示期間にｎ回のビデオ
ＲＡＭへの書き込みが可能であり、ＶＲＡＭへの最大転
送性能は従来の２ｎ倍となる。これらの結果として、Ｖ
ＲＡＭへの描画が高速になる。

【００２９】本発明の色変換方式は、外部からの入力信
号によって複数の色削減手段の中からその内の１つを選
択する。また、外部からの入力信号によって変化した色
削減手段を特定の入力信号でＣＰＵが設定した色削減手
段に戻す。

【００３０】本発明による表示制御装置は、ＩＯＣＨＲ
ＤＹ信号が出力されるとその出力されている期間、カウ
ンタはカウントアップし定められた期間が過ぎると、内
部制御をリセットする。

【００３１】

【実施例】以下、本発明の実施例を図を用いて説明す
る。図１は、本発明の基本構成図であり、パソコンの表
示制御回路を構成するブロック図である。３はＶＲＡＭ
であり、テキストモード時は文字コードや文字属性デー
タ等を、グラフィックモード時は画像イメージデータを
格納する。４および５は日本語モード時に漢字や英数文
字などのフォントパターンデータを格納するＣＧであ
り、４は漢字用のＣＧＲＯＭ、５は外字や半角文字用の
ＣＧＲＡＭである。６は表示用のＢｉＯＳＲＯＭ、７は
ドットデータに対する色付けおよびディジタルの色デー
タからアナログの色データへの変換を行うパレットＤＡ
Ｃ、８、９は表示装置である。表示装置は一般に、ブラ
ウン管によるＣＲＴ８や、液晶を利用したフラットパネ
ル９などが用いられる。１０は表示コントローラであ
り、システムバス１００に接続され、ＶＲＡＭ３および
ＣＧ４、５に対するデータの読み書き制御や、ＣＲＴ８
やＬＣＤ９への表示制御などを行う。

【００３２】図３は表示コントローラ１の内部構成を示
した図である。１１はシステムバス１００との間でアド
レス、データ、各種制御信号の受渡しを行うバスインタ
ーフェース（ｉ／Ｆ）部、１２はＶＲＡＭ３との間でア
ドレス、データ、各種制御信号の受渡しを行うＶＲＡＭ
インターフェース部、１３はＣＧＲＯＭ４とＣＧＲＡＭ
５との間でアドレス、データ、各種制御信号の受渡しを
行うＣＧインターフェース部、１４はパレットＤＡＣ７
に対するコマンド出力や表示データの受渡しを行うパレ
ットＤＡＣインターフェース部、１５はＣＲＴ８やＬＣ
Ｄ９に対する各種制御信号や表示データを出力するＣＲ
Ｔ・パネルインターフェース部である。また、１６はＣ
ＲＴ８やＬＣＤ９に対する表示制御信号などを生成する
ＣＲＴ・ＬＣＤ制御部、１７はキャラクタクロックなど
の基本タイミング信号の生成やＶＲＡＭ３のアクセス制
御を行うシーケンサ制御部、１８はグラフィック書き込
みデータに対する演算処理等を行うグラフィック制御
部、１９はＶＲＡＭ３から読み出したデータのシリアル
変換やパレットによる色変換等を行うアトリビュート制
御部、２０は漢字テキスト表示のためのＣＧ４、５のア
クセス制御を行うフォント制御部、２１はパレットＤＡ
Ｃ７出力の色情報に対する色削減や階調変換を行う階調
制御部、２２はＬＣＤ９などのフラットパネル用制御信
号を生成するパネル制御部である。

【００３３】以上の構成における日本語テキスト表示の
動作を図４により説明する。図４は、ＶＲＡＭ３内のデ
ータと表示装置８、９に表示される文字との関係を示し
たものである。テキストモード時は、たとえばＢ８００
０Ｈ番地からのアドレスにＶＲＡＭ３がマッピングさ
れ、偶数番地に漢字等の文字コード（シフトＪＩＳコー
ド）、奇数番地に属性データを割り当てる。なお、ＶＲ
ＡＭ上はプレーン０に文字コード、プレーン１に属性デ
ータが格納されることになる。日本語モード時は、英語
モードと違い、文字のフォントデータはＶＲＡＭ３では
なく、専用のフォントメモリに格納する。すなわち、Ｖ
ＲＡＭ３から読み出した文字コードに基づいてＣＧＲＯ
Ｍ４、ＣＧＲＡＭ５に対するアドレスを生成し、これら
のＣＧから読み出した漢字等のフォントパターンデータ
を画面に表示する。英数文字は１バイトで１文字を表現
できるが、漢字の場合１文字表現するのに２バイト必要
となるため、ＶＲＡＭ上の連続した２バイトを組み合わ
せてシフトＪＩＳコードとみなす。この場合、ＶＲＡＭ
のプレーン０から読み出した文字コードの第一バイト目
で、その文字が１バイトコード（英数文字）か２バイト
コード（漢字）かを判別し、対応するＣＧをアクセスし
てフォントデータを取得する。図４に示すように、文字
コードが２バイトである漢字は全角表示され、文字コー
ドが１バイトである英数文字は半角表示される。したが
って、表示面において文字が占める面積と、ＶＲＡＭ３
内において文字コードの占めるエリアの大きさとが１対
１に対応する。以上述べた、日本語テキスト表示に必要
な文字コードの判別やＣＧへのアドレス生成は、図３に
示したフォント制御部２０で行う。

【００３４】ここで、属性データは図５に示す８ビット
のデータであり、各ビットがたとえば図示したような機
能を持っている。図５は２種類の属性データの例であ
り、図５（ａ）では、第０ビットから第３ビットが文字
色を指定し、第４ビットから第７ビットが文字背景色を
指定する。この際、第３ビットは文字色と文字種類の選
択の切り換え、第７ビットは文字背景色と文字ブリンク
（点滅）の切り換えを行うことができる。図５（ｂ）で
は、第０ビットから第３ビットが文字色を指定し、第４
ビットはアンダーライン、第５ビットはバーティカルラ
イン（左垂直線）、第６ビットはリバース（反転）、第
７ビットはブリンクを指定する。ここに示した２種類の
属性データのうち、どちらを採用するかはＬＳＩ内部の
レジスタにより選択できるようになっている。これらの
属性制御は、図３に示したアトリビュート制御部１９で
行う。

【００３５】以上述べたように、本発明による表示制御
ＬＳＩは、１チップで従来の欧米標準仕様のパソコンに
採用された表示仕様を満足し、ハードウェアの互換性を
維持している。したがって、本ＬＳＩを用いることによ
り、パソコンの表示制御回路を省スペース、低コストで
構成できるとともに、従来の英語用ＡＰや日本語用ＡＰ
を実行することができる。

【００３６】次に、表示コントローラ１０を端子数の少
ないＬＳＩパッケージで実現するために採用した方法を
説明する。図６は、表示コントローラ１とＶＲＡＭ３と
のインターフェースを示したものである。ここでは、Ｖ
ＲＡＭ３としてデータ線が１６ビット構成の１Ｍビット
ＤＲＡＭ（たとえば日立製６４Ｋビット×１６ＤＲＡ
Ｍ、ＨＭ５１１６６４）を用いた場合を例にして説明す
る。ＶＲＡＭ３の容量は通常２５６Ｋバイト持つことが
多く、メモリ素子として１ＭビットＤＲＡＭが２個必要
となる。３０、３１はこの２個のＤＲＡＭを示してい
る。上述したように、ＶＲＡＭ３は４プレーン構成であ
り、１プレーンあたりのアクセス単位は８ビットである
ため、４プレーンでは３２ビット分のデータ線が必要と
なる。表示コントローラとして、これらのデータ線にそ
れぞれ１本の端子を割り当てると合計３２本の端子が必
要となる。アドレスに関しても同様でＤＲＡＭ１個あた
りアドレス線が８本あるため、２個では１６本分のアド
レス端子が必要となる。その他、ＤＲＡＭのロウアドレ
スストローブ（ＲＡＳ）信号、カラムアドレスストロー
ブ（ＣＡＳ）信号などの制御信号用に複数の端子が必要
である。このようなＶＲＡＭインターフェースの構成
を、図示したようにプレーン毎のアドレス線およびデー
タ線を共有し、時分割制御することにより、表示コント
ーラ１０の端子数を少なくすることができる。この例で
は、アドレス線の共有により８本、データ線の共有によ
り１６本の端子を削減している。表示コントローラ１０
の端子名で、ＭＡ０：７はアドレスの第０ビットから第
７ビット、Ｍ０２Ｄ０：７はプレーン０およびプレーン
２に対するデータの第０ビットから第７ビット（Ｍ１３
Ｄ０：７も同様）、ＲＡＳ０１、ＣＡＳ０１、ＯＥ０１
は、それぞれプレーン０およびプレーン１に対するＲＡ
Ｓ信号、ＣＡＳ信号、ＯＥ（アウトプットイネーブル）
信号、（ＲＡＳ２３、ＣＡＳ２３、ＯＥ２３も同様）、
ＷＥ０はプレーン０に対するライトイネーブル信号（Ｗ
Ｅ１からＷＥ３も同様）である。

【００３７】次に、以上のＶＲＡＭインターフェースの
構成におけるＶＲＡＭアクセスについて図７により説明
する。図７は、表示コントローラ１によるＶＲＡＭアク
セスの様子をタイミングチャートで示したものである。
ここでは、ＶＲＡＭの４プレーンのデータに対して表示
アクセス（画面表示に用いる）とＣＰＵアクセス（ＶＲ
ＡＭ内容の更新に用いる）を行う場合を例にしている。
図示したようにＶＲＡＭのアドレス、データ、各種制御
信号は基準クロック（ＣＬＫ）に同期して、表示コント
ローラ１から入出力される。このクロックはＶＲＡＭ制
御とともに、表示用のドットクロックとしても用いられ
る。上述したように、アドレス線、データ線はプレーン
毎に共有するため、時分割で切り換えて入出力する。た
とえば、アドレスはロウアドレス／カラムアドレスの切
り換え、プレーン毎の切り換え、さらに表示アクセス／
ＣＰＵアクセス用のアドレスを切り換えて出力する。例
えば、図示したＤＲ０１は、ＶＲＡＭのプレーン０およ
びプレーン１に対する表示アクセス用ロウアドレスを出
力する期間を示している。同様に、ＤＣＸＸは表示アク
セス用カラムアドレス、ＣＲＸＸはＣＰＵアクセス用ロ
ウアドレス、ＣＣＸＸはＣＰＵアクセス用カラムアドレ
スである（ＸＸはプレーンの指定を示している）。デー
タバスも同様にプレーン毎に共有し、時分割して入出力
する。図では、データバス（Ｍ０２Ｄ０：７，Ｍ１３Ｄ
０：７）上に出力される各プレーンのデータを示してい
る。すなわち、Ｐ０（表示）は表示アクセス用プレーン
０データであることを示し、Ｐ０（リード）はリード時
のＣＰＵアクセス用プレーン０データ、Ｐ０（ライト）
はライト時のＣＰＵアクセス用プレーン０データである
ことを示す。このようなデータの入出力タイミングは、
図示した各種制御信号の制御タイミングにより実現され
る。これらのタイミング制御は、図３に示したシーケン
サ制御部１７で行う。なお、図７ではＣＰＵアクセス時
のリードサイクルとライトサイクルを同一タイミングで
記述しているが、これらは実際には異なるタイミングで
あることは言うまでもない。以上述べたように、ＶＲＡ
Ｍ３に対するアドレス、データ端子を共有し、時分割制
御することにより、表示コントローラ１をＬＳＩ化する
際、端子数の少ないパッケージを用いることができ、Ｌ
ＳＩのコストを低減するとともに、基板上に占める表示
制御回路の面積を少なくすることができる。

【００３８】次に、本発明の第２の実施例を図８、図９
により説明する。冒頭で述べたように、本発明による表
示制御ＬＳＩは、表示装置としてＣＲＴ８の他にＬＣＤ
９に対しても表示可能であり、そのための制御回路を内
蔵している。図３に示した階調制御部２１、パネル制御
部２２などがこれにあたる。ところで、ＬＣＤに表示を
行う場合には、ＣＲＴとは異なる制御が必要であり、Ｌ
ＣＤでもＴＦＴ方式のパネルとＳＴＮ方式のパネルでは
異なる制御となるため、表示コントローラ１としては、
これらの表示デバイスに合ったインターフェースを持つ
必要がある。しかし、これらのインターフェースに合わ
せて独立した端子を割り当てた場合、端子数が増大して
しまう。そこで、本発明による表示制御ＬＳＩは、１つ
の端子に複数の機能を割り当てモードに応じて切り換え
て出力する。図８はこのように兼用して用いる端子を示
している。制御信号ＡはＣＲＴ時とＬＣＤ時で異なるタ
イミングで出力される信号、制御信号ＢはＬＣＤ時にの
み用いるがＴＦＴパネル時とＳＴＮパネル時で異なるタ
イミングで出力される信号である。これらの信号は、接
続される表示デバイスのタイプに応じて表示コントロー
ラ１内部で切り換えて出力する。たとえば、表示デバイ
スとしてＴＦＴパネルを用いた場合、ＣＲＴ・ＬＣＤ制
御部１６内のＬＣＤ制御部１６２で生成された信号（水
平同期信号：ＨＳＹＮＣなど）をセレクタ１６３で選択
し、出力バッファ１５１を介して制御信号Ａとして出力
する。また、制御信号Ｂには、パネル制御部２２内のＴ
ＦＴパネル制御部２２１で生成された信号（表示タイミ
ング：ＤＴＭＧなど）をセレクタ２２３で選択し、出力
バッファ１５２を介して出力する。ＣＲＴ、ＳＴＮパネ
ル時も同様な手法で切り換えた信号を兼用端子から出力
する。図９はこのように表示デバイスに対応して、切り
換えて出力する信号の一覧を示している。ここに示した
のは一例であるが、端子を兼用することにより、表示コ
ントローラ１０として１７本の端子を削減している。以
上述べたように、１つの端子に複数の機能を割り当てモ
ードに応じて切り換えて出力することにより、表示コン
トローラ１０をＬＳＩ化する際、端子数の少ないパッケ
ージで済むのでＬＳＩのコストを低減することができ
る。さらに、表示コントローラ内にＬＣＤ表示用の制御
回路を内蔵したことにより、部品点数を低減し基板上に
占める表示制御回路の面積を少なくすることができる。

【００３９】次に、本発明の他の実施例を図１０から図
１７により説明する。まず、本発明の実施例との比較説
明のため、以下に従来例を２例示す。図１２に、第１の
従来例の動作タイミングの説明図を示す。図１２は、１
文字表示期間を２個のメモリサイクルに分割し、うち１
サイクルを表示のための読みだしアクセスに、残りの１
サイクルをＣＰＵからの描画アクセスに割り当てるサイ
クルスチール方式を説明したものである。図１２のう
ち、（ａ）はＣＰＵの動作タイミング、（ｃ）はＶＲＡ
Ｍのアクセス割当タイミング、（ｄ）は出力される表示
データのタイミングである。また、３１１および３１３
はＣＰＵの内部演算処理状態を、３１２および３１４は
ＣＰＵからＶＲＡＭへのライト処理状態を、３４１、３
４３、３４５および３４７はＶＲＡＭが表示アクセス用
に割り当てられている状態を、３４２、３４４および３
４６はＶＲＡＭが描画アクセス用に割り当てられている
状態を、それぞれ示している。ＣＰＵがＶＲＡＭに描画
を行う際には、通常、ＶＲＡＭの物理アドレス計算処理
や書き込みデータに対する論理演算などのＣＰＵ内部で
の演算処理と、ＶＲＡＭへの物理的なライト処理、の両
方を行う必要がある。ＣＰＵは、これら２つの処理を順
々に繰り返すことによって、ＶＲＡＭへの描画を行う。
また、ＶＲＡＭの割り当てタイミング（ｃ）は、本従来
例の場合、表示データタイミング（ｄ）を２分割し、う
ち１つを表示アクセス用に、残りの１つを描画アクセス
用に割り当てている。ＣＰＵからＶＲＡＭへの描画アク
セスは、描画アクセスに割り当てられているタイミング
においてのみ可能となる。このため通常、ＣＰＵからの
描画アクセス処理は、そのアクセス要求が起きたときか
ら、次に描画アクセスにＶＲＡＭが割り当てられるま
で、ウェイト状態で待つことになる。ＣＰＵが内部演算
処理３１１を終了し、ＶＲＡＭへのライト処理３１２を
開始すると、表示制御装置は、次のＶＲＡＭの描画サイ
クル３４４まで、ＣＰＵを待たせる。これは、既に始ま
っている描画サイクル３４２や、表示サイクル３４３で
は、描画ができないためである。ＶＲＡＭが描画サイク
ルに割り当てられて描画処理が終了すると、表示制御装
置はＣＰＵにレディー信号を返し、ＣＰＵは次の演算処
理３１３を開始する。本従来例では、ＶＲＡＭが描画ア
クセスに割り当てられる頻度が高いため、描画処理を開
始するまでのＣＰＵの待ち時間は短い。しかし、ＣＰＵ
が内部演算処理に要する時間によっては、ＣＰＵが次の
演算処理３１３を行っている間に、次に割り当てられる
ＶＲＡＭの描画サイクル３４６が過ぎてしまうことがあ
る。このため、連続的な描画に対する最大性能として
は、ＶＲＡＭの割り当て頻度から期待できるだけの性能
を発揮できない場合がある。

【００４０】次に、図１３に第２の従来例の動作タイミ
ングの説明図を示す。図１３は、２文字表示期間を３個
のメモリサイクルに分割し、うち２サイクルを表示のた
めのアクセスに、残りの１サイクルをＣＰＵの描画アク
セスに割り当てるサイクルスチール方式を説明したもの
である。この方式は、特願平２−８６４４５号公報の実
施例として記載されている方式である。第２の従来例に
よる表示制御装置は、ＣＰＵからのメモリ書き込みサイ
クルを一時的に蓄えるための、ライトバッファも備え
る。図１３のうち、（ａ）はＣＰＵの動作タイミング、
（ｂ）はライトバッファの動作タイミング、（ｃ）はＶ
ＲＡＭのアクセス割当タイミング、（ｄ）は出力される
表示データのタイミングである。また、３２１はライト
バッファが空いている状態を、３２２はライトバッファ
にデータが入っている状態を、それぞれ示している。Ｃ
ＰＵが内部演算処理３１１を終了し、ＶＲＡＭへのライ
ト処理３１２を開始すると、ライトバッファが該ライト
処理に関する全ての情報、例えばメモリアドレス、ライ
トデータなどを受取り、すぐにＣＰＵへレディー信号を
返す。これにより、ＣＰＵはすぐにライト処理３１２を
終了し、次の演算処理３１３を開始することができる。
これと同時に、ライト処理に関する情報を受け取ったラ
イトバッファは、次の描画サイクル３４２を待ち、ＶＲ
ＡＭが割り当てられたタイミングで描画を行い、描画処
理の終了後、次の書き込みデータの受け取りが可能な状
態になる。しかし、この従来例では、ＶＲＡＭが描画ア
クセスに割り当てられる頻度があまり高くないため、ラ
イトバッファが次の描画サイクルを待つ時間が長くなる
ことがある。この結果、図に示すようにＣＰＵが次の演
算処理３１３を終了して新たにライト処理１４を開始し
ても、ライトバッファはまだライト処理を実行中で、次
の書き込みデータを受け取る準備ができていないため、
ライトバッファからのライトが終了するまでＣＰＵが待
たされてしまう場合がある。

【００４１】次に、本発明の第３の実施例を図１０およ
び図１１により説明する。図１０は、第３の実施例の動
作タイミングの説明図、図１１は、同実施例の構成図で
ある。図１０のうち、（ａ）はＣＰＵの動作タイミン
グ、（ｂ）はライトバッファの動作タイミング、（ｃ）
はＶＲＡＭのアクセス割当タイミング、（ｄ）は出力さ
れる表示データのタイミングである。また、図１１に於
て、１０１はホストＣＰＵ、１０２は主記憶、１００は
Ｉ／Ｏバス、１０は表示制御装置、３はＶＲＡＭ、８は
ＣＲＴである。表示制御装置１は、ライトバッファ１１
１、データセレクタ１１２、セレクタ切り替えタイミン
グ生成器１１３を、その内部に持つ。

【００４２】本実施例では、ＶＲＡＭのアクセスタイミ
ング（ｃ）は、表示データタイミング（ｄ）を２分割
し、うち１つを表示アクセス用に、残りの１つをＣＰＵ
からの描画アクセス用に割り当てている。前述した２従
来例に比べて、本実施例では、ＶＲＡＭが描画アクセス
に割り当てられたメモリサイクルを描画のために充分に
使っており、また、ライトバッファがデータを受け取れ
ない状態でＣＰＵからのライトが行われることはタイミ
ング的に起きないため、ＣＰＵは全く待つことなく動作
することができる。本実施例のように、Ｉ／ＯバスとＶ
ＲＡＭとの間にバッファリング手段を設け、また、ＶＲ
ＡＭへのアクセス頻度を充分に増やす手段も設けること
によって、それぞれの手段を単独で設けた場合に比べ
て、高い性能を得ることができる。

【００４３】次に、ＣＰＵの演算性能向上などによっ
て、ＣＰＵが内部演算処理に要する時間が短くなった場
合について説明する。図１４は、本発明の第４の実施例
の動作タイミングの説明図である。本実施例は、ＣＰＵ
の高速化に対応して、１文字表示期間を３個のメモリサ
イクルに分割し、うち１サイクルを表示のための読みだ
しアクセスに、残りの２サイクルをＣＰＵからの描画ア
クセスに割り当てるサイクルスチール方式を説明したも
のである。ＣＰＵが高速化され、演算処理時間が短縮化
することによって、ＶＲＡＭに対する描画処理の頻度は
高くなる。表示制御装置が高くなった頻度に対応できな
いと、ＣＰＵは描画処理の終了を待つことになり、全体
として描画性能が低下する。本実施例では、これに対応
するため、ＶＲＡＭに対する描画サイクルの割り当て
が、第３の実施例に比べて高い頻度で行われる。ＣＰＵ
が内部演算処理３１１を終了し、ＶＲＡＭへのライト処
理３１２を開始すると、ライトバッファが該ライト処理
に関する全ての情報を受取り、すぐにＣＰＵへレディー
信号を返す。これにより、ＣＰＵはすぐにライト処理３
１２を終了し、次の演算処理３１３を開始することがで
きる。ライトバッファは、書き込み待ちの状態で次の描
画サイクル３４２を待ち、ＶＲＡＭが割り当てられたタ
イミングで描画を行い、描画処理の終了後、次の書き込
みデータの受け取りが可能な状態３２３になる。本実施
例では、ＶＲＡＭの描画サイクルへの割り当て頻度が高
いため、ＣＰＵが次の演算処理３１３を行っている間
に、ライトバッファは空き状態３２３になる。このた
め、ＣＰＵが次のライト処理３１４を開始すると、ライ
トバッファはすぐにデータを受け取ることができる。こ
れにより、ＣＰＵの演算性能向上に対応することができ
る。

【００４４】また、図１５は、本発明の第５の実施例の
動作タイミングの説明図である。本実施例は、ＣＰＵの
高速化に対応して、ＣＰＵからのメモリ書き込みサイク
ルを一時的に蓄えるための、２組のバッファを備える。
先の実施例で述べたように、ＣＰＵの演算性能が高速化
することによって高くなった描画処理頻度に、表示制御
装置が対応できないと、ＣＰＵが描画処理の終了を待つ
ことになる。ＣＰＵが高速になると、ライトバッファを
１段設ける構成では、ライトバッファがＶＲＡＭの描画
サイクルを最も長く待つタイミングの場合、ライトバッ
ファが空になる前にＣＰＵからの次のライト要求が発生
してしまう。この結果、ＣＰＵが待たされることにな
り、描画性能が全体として低下する。本実施例では、こ
れに対応するため、ライトバッファを２段分設ける。Ｃ
ＰＵが内部演算処理３１１を終了し、ＶＲＡＭへのライ
ト処理３１２を開始すると、ライトバッファＡが該ライ
ト処理に関するデータを受取り、すぐにＣＰＵへレディ
ー信号を返す。また、ライトバッファＢは、ライトバッ
ファＡから出力されているデータを受取り、ライトバッ
ファＡへレディー信号を返す。この結果、ライトバッフ
ァＡはすぐに空き状態３２３になる。ライトバッファＢ
はＶＲＡＭが次の描画サイクル３４２を割り当てられる
まで待ち、描画を行う。この間に、ＣＰＵは次の演算処
理３１３を終え、次のライト処理３１４を開始している
が、既にライトバッファＡはデータを受け取ることが可
能な状態にあるので、該データを受取ってからすぐにＣ
ＰＵにレディー信号を返すことができる。このようにラ
イトバッファを２段設けることによって、描画サイクル
を最も長く待つタイミングの場合に、１段目のライトバ
ッファにデータが書き込めない状態でも、２段目のライ
トバッファがデータを受け取ることができるようにな
る。このため、ＣＰＵは全く待つことなく動作すること
ができ、ＣＰＵの演算性能向上に対応することができ
る。

【００４５】次に、制御回路の簡略化について説明す
る。図１６は、特願平２−８６４４５号公報に記載され
ている方式の、切り替えタイミング生成器の簡単な構成
図である。また、図１７は、本発明による切り替えタイ
ミング生成器の構成図である。ここで、切り替えタイミ
ング生成器は、図１１においてデータセレクタ１１２を
切り替えるためのタイミングを生成する、切り替えタイ
ミング生成器１１３と等価なものである。図１６に示す
ように、従来の描画メモリサイクル位置を可変にする方
式では、切り替えタイミング生成器が複雑な構成とな
る。この例では、切り替えタイミング生成器１１３は、
基準タイミングを生成するタイミングジェネレータ１１
４、表示メモリサイクルと描画メモリサイクルとの分配
を行うサイクル割り当て選択回路１１５、サイクル割り
当ての状態に従って表示サイクルを起動する表示サイク
ル起動信号生成回路１１６、および、サイクル割り当て
の状態に従って描画サイクルを起動する描画サイクル起
動信号生成回路１１７とからなる。サイクル割り当てを
どの様に行うかの選択には、ＣＰＵからのアクセス要求
信号などの他に、直前のメモリサイクルで表示メモリサ
イクルと描画メモリサイクルのどちらを割り当てたのか
を示す信号が必要となる。

【００４６】これに対し、本発明による切り替えタイミ
ング生成器を、図１７に示す。本発明によれば、表示メ
モリサイクルと描画メモリサイクルの切り替えは、周期
的に常に同じタイミングで行ってよい。このため、基準
タイミングを生成するタイミングジェネレータ１１４の
信号の一部を取り出すだけで、切り替えタイミング信号
を生成することができる。この構成により、切り替えタ
イミング生成器は非常に簡単な構成とすることができ
る。

【００４７】次に、本発明の他の実施例を図１８〜図２
０を用いて説明する。図１８は本発明の第６の実施例で
ある色変換方式を説明する図である。２１０は本発明の
色変換方式を用いた色変換回路、４０１は約２６万色の
色データを持つ外部からの表示データ、２１１は多色の
色データを少ない色に変換する色削減回路、４０２は色
削減回路２１１で削減された色データ、４０３は色デー
タ４０２のうちのどれを使用するかを選択する為のセレ
クト信号、２１２はセレクト信号４０３により、色デー
タ４０２のどれかを選択するためのセレクタ、４０４は
セレクタ２１２が選択した色データである。表示データ
４０１は色削減回路２１１を通り４０９６色から８色ま
での色削減後の色データ４０２に変換されセレクタ２１
２に入る。セレクタ２１２はセレクト信号４０３がハイ
レベルからローレベルに変化するたびに、表示データ４
０２の中の違うデータを選択する。例えば、最初が４０
９６色のデータを選択していた場合、セレクト信号４０
３がハイレベルからローレベルに変化すると５１２色
を、さらにセレクト信号５がハイレベルからローレベル
に変化すると６４色をといった具合に動作する。

【００４８】図１９は本発明の第７の実施例を説明する
図である。２１０は本発明の色変換方式を用いた色変換
回路、４０１は約２６万色の色データを持つ外部からの
表示データ、２１１は多色の色データを少ない色に変換
する色削減回路、４０３は表示データ４０１を色削減回
路２１１のどの回路に入力するかを選択する為のセレク
ト信号、２１２はセレクト信号５の変化によって表示デ
ータ４０１を色削減回路２１１のどのブロックに入力す
るかを選択するセレクタ、４０４は色削減回路２１１が
出力する色データである。セレクタ２１２はセレクト信
号４０３がハイレベルからローレベルに変化する毎に表
示データ４０１を色削減回路２１１のどの回路に入力す
るかを変化させる。例えば、最初が４０９６色用回路に
データを出力していた場合、セレクト信号４０３がハイ
レベルからローレベルに変化すると次は５１２色用に、
さらにセレクト信号４０３がハイレベルからローレベル
に変化すると今度は６４色用にといった具合に動作す
る。そして色削減回路２１１はデータが入力された回路
が動作し、色削減後の表示データ４０４をＬＣＤへ出力
する。

【００４９】図２０は本発明の第８の実施例を説明する
図である。２１０は本発明の色変換方式を用いた色変換
回路、４０１は約２６万色の色データを持つ外部からの
表示データ、２１１は多色の色データを少ない色に変換
する色削減回路、４０３は色削減回路２１１のどの回路
を動作状態にするかを選択する為のセレクト信号、４０
４は色削減回路２１１が出力する色データである。色削
減回路２１１では同時に２つ以上のブロックが動作しな
い。例えば、４０９６色用の回路が動作しているときに
は他の５１２色用や６４色用の回路は動作を行わない。
そしてそのときに動作している回路の出力結果が色デー
タ４０４として出力される。そして、色削減回路２１１
はセレクト信号４０３がハイレベルからローレベルに変
化するときにその動作ブロックを変える。つまり、最初
４０９６色用回路が動作している場合、セレクト信号４
０３がハイレベルからローレベルに変化すると５１２色
用回路が、さらにセレクト信号４０３がハイレベルから
ローレベルに変化すると６４色用回路が、といった具合
に動作する。

【００５０】以上３種類の実施例の説明において、スイ
ッチ入力により出力する色数を４０９６色から順に減ら
す様に説明したが、入力毎に増加しても、ランダムで
も、特定のパターンで変化しても良い。また、セレクト
信号４０３がハイレベルからローレベルに変化するごと
に状態が変化したがローレベルからハイレベルでも、ロ
ーレベルからハイレベル、ハイレベルからローレベルへ
変化するときの両方で変化しても良い。

【００５１】次に、本発明の他の実施例を図２１、図２
２を用いて説明する。図２１は本実施例における色数制
御回路の構成図である。２１３は色数制御回路、４０５
はＣＰＵがレジスタに書き込むライトデータ、２１４は
ＣＰＵライトだけによってその値を変化させる第１レジ
スタ、２１５はＣＰＵライトデータ及び他の手段によっ
て値を変化させる第２レジスタ、２１６は第２レジスタ
２１５の値を設定する第２レジスタ制御回路、４２１は
第１レジスタ２１４の出力値、４０３は第２レジスタ２
１５の出力値であるセレクト信号、４１１及び４１２は
外部からの入力を示す外部入力信号である。図２２はＣ
ＰＵライトと、外部入力信号４１１、４１２の入力が行
われたときの図２１に於ける第１、第２レジスタの値を
示したものである。

【００５２】次に、本発明の第９の実施例の動作につい
て述べる。まず、ＣＰＵライト４０５（ライトデータ＝
３）が行われると、第１レジスタ２１４及び第２レジス
タ２１５に「３」が書き込まれる（フェーズ１）。その
後外部入力信号４１１がオンとなると、レジスタ制御回
路２１６はセレクト信号４０３の値をカウントアップし
第２レジスタ２１５に書き込む。その結果第２レジスタ
２１５の値は「４」となる（フェーズ２）。さらに外部
入力信号４１１がオンとなると、第２レジスタ制御回路
２１６は第２レジスタの値をさらにカウントアップする
（フェーズ３）。その次に外部入力信号４１１と４１２
が両方ともオンとなると第２レジスタ制御回路２１６は
第１レジスタの出力値４２１を第２レジスタ２１５に書
き込む。この動作によりレジスタの値は第１、第２共に
ＣＰＵが設定した初期値となる（フェーズ４）。その後
外部入力信号４１１がオンとなると再び第２レジスタ２
１５の値は４となる（フェーズ５）。さらにＣＰＵライ
ト４０５（ライトデータ＝０）がレジスタに値を書き込
むことで第１レジスタ２１４、第２レジスタ２１５共に
０となる（フェーズ６）。

【００５３】本実施例では外部入力信号４１１で第２レ
ジスタの値のカウントアップを行っているが外部入力信
号４１２でも良い。また、カウントアップでもランダム
でも、特定のパターンに従う変化でも良い。さらに外部
入力信号４１２はレジスタの初期化のみに使用している
が他の目的に使用している信号でも、外部入力信号４１
１と同様の目的に使用している信号でも良い。外部入力
信号は本実施例では２本であるが３本でもそれ以上でも
かまわない。本実施例では、レジスタ２個の構成となっ
ているが、３個でもそれ以上でもかまわない。

【００５４】次に、本発明の第１０の実施例を図２３を
用いて説明する。図２３は、前述した実施例を組み合わ
せた場合の構成図である。図２３で、２１０は本発明の
色変換方式を用いた色変換回路、４０１は約２６万色の
色データを持つ外部からの表示データ、２１１は多色の
色データを少ない色に変換する色削減回路、４０２は色
削減回路２１１で削減された色データ、４０３は色デー
タ４のうちのどの色数を選択するかを選択する為のセレ
クト信号、２１２はセレクト信号４０３の変化によって
色データ４０２のうちのどの色を出力するかを決めるセ
レクタ、４０４はセレクタ２１２が選択した色データ、
４０５はＣＰＵがレジスタに書き込むときのライトデー
タ、４１１、４１２は外部からの入力信号、２１３は外
部入力信号４１１、４１２及びＣＰＵライトデータ４０
５によってセレクト信号４０３の値を決定する色数制御
回路である。表示データ４０１は色削減回路２１１を通
り４０９６色から８色までの色削減後の色データ４０２
に変換されセレクタ２１２に入る。セレクタ２１２はセ
レクト信号４０３の値によって、表示データ４０２のど
のデータを選択するかを変える。例えばセレクト信号４
０３の値が１の時は４０９６色の表示データを、２の時
は５１２色の表示データを選択するといった動作であ
る。その結果色データ４０４はセレクタ２１２で選択さ
れた色数の表示データとなる。色数制御回路２１３はＣ
ＰＵからのライトデータ４０５及び外部入力信号４１
１、４１２の組み合わせで、セレクト信号４０３を制御
する。このときのセレクト信号４０３の値は図２１及び
図２２で説明したセレクト信号と同様の動作を行う。

【００５５】次に、本発明の第１１の実施例を図２４を
用いて説明する。図２４は本発明の色変換回路を用いた
情報処理装置の構成図である。１０１はＣＰＵ、１００
はＣＰＵ１０１と表示系をつなぐバス、１は本発明の色
変換回路２１０を内蔵した表示制御ＬＳＩ、３はＶＲＡ
Ｍ、７はパレットＤＡＣ、８はＣＲＴ、９はＬＣＤ、１
６１はＶＲＡＭ３へのリード／ライトやＣＰＵからの命
令を受け取り表示制御を行うＣＲＴ制御回路、２１０は
本発明の色変換回路、４０１は表示データ、４０５はＣ
ＰＵからのライトデータを伝えるＣＰＵライトデータ信
号、４１１及び４１２は外部からの入力を伝える外部入
力信号である。ＣＰＵ１０１はバス１００を通して表示
制御ＬＳＩ１に命令を伝える。表示制御ＬＳＩは前記命
令を受け取り、ＣＲＴ制御回路１６１がＶＲＡＭ３に表
示データを書き込む。またＣＲＴ制御回路１６１はＶＲ
ＡＭ３から表示データを読みだし、ＣＰＵ１０１が出し
た命令に従った処理を行った後パレットＤＡＣ７に出力
する。パレットＤＡＣ７は受け取った表示データでパレ
ットをアクセスし実際に表示を行う色データに変換す
る。さらにＤＡＣを通しアナログのデータとした後にＣ
ＲＴ８へ出力を行う。また、パレットＤＡＣ７はパレッ
トをアクセスした後のデジタル表示データ４０１を出力
する。色変換回路２１０は表示データ４０１を受け取
り、色削減を行った後にＬＣＤ９へ出力する。このとき
ＣＰＵライト４０５によって色変換回路２１０中に含ま
れるどの色削減回路を選択するかを初期化する。また、
外部入力４１１または４１２によって選択する色削減回
路が変化する。同時に外部入力回路４１１と４１２の組
み合わせ（例えば同時にローレベルとなったとき）によ
り、ＣＰＵが選択した色削減回路が再び選択される。次
に、本発明の第１２の実施例を図２５〜図２９を用いて
説明する。図２５は、本発明を取り入れたパソコンのシ
ステム構成図である。図２５において、ＣＰＵ１０１、
ＣＰＵからの描画情報を受け渡すＣＰＵバス１０４、Ｃ
ＰＵバスからの描画命令を受け取るバスコントローラ１
０３、バスコントローラからの描画情報を表示コントロ
ーラに受け渡すＩ／Ｏバス１００、Ｉ／ＯバスとＩ／Ｏ
バス上の描画命令から表示を行う表示コントローラ１が
接続されている。図２６は、バスコントローラ１０３と
表示コントローラ１の接続詳細を示す図である。表示コ
ントローラ１はバスコントローラ１０３から表示データ
の書き込み／読み出しの命令を示すコマンド出力５０
１、アドレスを示すアドレス出力５０２、データ入出力
５０３を使用して受け渡される。表示コントローラ１０
がバスコントローラ１０３からの命令を処理中でコマン
ドを終了していないことをＩＯＣＨＲＤＹ出力５０４を
利用してバスコントローラ１０３に伝達する。図２７
は、表示コントローラ１の内部構成を示す図である。表
示コントローラ１０は、バスコントローラ１０３との間
での転送制御を行うバス制御部５１２、全体のタイミン
グ制御を行う状態遷移部５１３、表示データの読み書き
を行う書き込み部５１４、ＩＯＣＨＲＤＹ信号の出力時
間を計測する時間検出部５１１から構成されている。図
２８は、時間検出部５１１、状態遷移部５１３内のリセ
ットパルス生成部５２０、ＩＯＣＨＲＤＹ出力部５２１
の接続詳細を示す図である。時間検出部５１１には基本
クロックが入力されている。図２９は、ＩＯＣＨＲＤＹ
出力部５２１が出力するＩＯＣＨＲＤＹ信号の動作タイ
ミングを示す図である。

【００５６】以下、これらの図を用いて、データ書き込
み時にシステムがハングするのを回避する例を説明す
る。バスコントローラ１０３からの書き込み要求は図２
７のコマンド入力５０１を通して状態遷移部５１３に伝
わる。すると状態遷移部５１３からは書き込み部５１４
に対して書き込み要求信号５０５を出力する。この書き
込み要求信号５０５は図２８のＩＯＣＨＲＤＹ出力部５
２１にも伝わり、ＩＯＣＨＲＤＹ信号を出力する。本実
施例ではＩＯＣＨＲＤＹ信号はアクティブハイの信号で
あり、本信号を”Ｌ”レベルにすることにより、データ
の書き込みサイクルを引き延ばす事ができる。ＩＯＣＨ
ＲＤＹ信号は図２６のバスコントローラ１０３に入力さ
れ表示コントローラ１が動作を終了するまでバスコント
ローラを待たせる。図２８のＩＯＣＨＲＤＹ出力部５２
１の書き込み終了信号は図２７の書き込み部５１４に接
続されている。書き込み部５１４が書き込みを終了する
と、書き込み終了信号５０６が出力され、図２８のＩＯ
ＣＨＲＤＹ出力部５２１が解除される。一方、ＩＯＣＨ
ＲＤＹ信号が出力されると時間検出部５１１のカウンタ
がＩＯＣＨＲＤＹ信号のリセットが解除されることによ
って基本クロックを基にカウントを開始する。書き込み
部５１４が規定の時間、この場合は１６基本クロック以
内に書き込み終了信号５０６を出力しないと、時間検出
部５１１のカウンタの最終出力信号５０７がセットさ
れ、それがパルス発生回路５２０に入り１クロック分の
リセットパルス５０８が出力される。このリセットパル
ス５０８がＩＯＣＨＲＤＹ出力部５２１に入りＩＯＣＨ
ＲＤＹ信号の出力を停止させる。このように、ＩＯＣＨ
ＲＤＹ信号が一定時間以上”Ｌ”レベルとなった場合
に、強制的に”Ｈ”レベルにすることにより、システム
のハングアップを回避することができる。

【００５７】次に、本発明の第１３の実施例を図３０を
用いて説明する。図３０は本発明の表示制御ＬＳＩを用
いた表示制御装置の一応用例である表示ボードの構成図
であり、ＩＳＡバスに接続する表示ボードのシルク図を
示している。１０は本発明の表示制御ＬＳＩ、３はＶＲ
ＡＭ、４は漢字用ＣＧＲＯＭ、５は外字や半角文字用の
ＣＧＲＡＭ、７はパレットＤＡＣ、１０は表示制御ＬＳ
Ｉ１０に供給するクロックを生成するクロックジェネレ
ータである。表示制御ＬＳＩ１０で生成した表示データ
はパレットＤＡＣ７で色変換およびディジタル・アナロ
グ変換を行った後、コネクタ８０を通してＣＲＴなどの
表示装置に表示する。なお、本表示ボードは、ＩＳＡバ
ス用のカードエッジコネクタ８１を通して、パソコンの
本体に接続される。

【００５８】

【発明の効果】本発明による表示制御ＬＳＩは、１チッ
プで従来の欧米標準仕様のパソコンに採用された表示仕
様を満足し、ハードウェアの互換性を維持するととも
に、漢字テキスト表示を高速に実行することができる。
ＶＲＡＭに対するアドレス、データ端子を共有し、時分
割制御することにより、また、表示コントローラ内にＬ
ＣＤ表示用の制御回路を内蔵し、１つの端子に複数の機
能を割り当てモードに応じて切り換えて出力することに
より、表示コントローラをＬＳＩ化する際、端子数の少
ないパッケージを用いることができ、ＬＳＩのコストを
低減するとともに、基板上に占める表示制御回路の面積
を少なくすることができる。

【００５９】また、表示メモリに対する描画サイクルの
最適化により、性能向上を図ることができ、より単純な
制御方法で表示制御回路を構成できる。

【００６０】また、カラー液晶ディスプレイを用いたパ
ソコン等に於いて、テキストやグラフィック等のアプリ
ケーションにあわせてユーザーが適切な色数削減方式を
選択できる手段を提供することで、使い勝手の良い操作
環境を提供できる。複数の色数削減手段を用いたシステ
ムでは、簡単に初期設定値に戻す手段を提供することで
より使いやすい環境を提供することができる。

【００６１】さらに、不具合による内部制御不良発生時
にＩＯＣＨＲＤＹ信号が出力し続けた場合でも強制的に
システムを復帰できる。

【００６２】したがって、本ＬＳＩを用いることによ
り、パソコン等の表示制御回路を省スペース、低コスト
で構成できるとともに、従来の英語用ＡＰや日本語用Ａ
Ｐを高速に実行することができ、さらにパソコンの操作
性・信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】従来例を説明する図である。

【図３】表示コントローラの内部構成図である。

【図４】日本語テキスト表示の動作説明図である。

【図５】属性データの機能説明図である。

【図６】ＶＲＡＭインターフェースの構成図である。

【図７】ＶＲＡＭアクセスのタイミングチャートであ
る。

【図８】兼用して用いる端子の構成図である。

【図９】兼用して用いる端子の一覧表である。

【図１０】第３の実施例の動作タイミングの説明図であ
る。

【図１１】第３の実施例の構成図である。

【図１２】従来例の動作タイミングの説明図である。

【図１３】別の従来例の動作タイミングの説明図であ
る。

【図１４】第４の実施例の動作タイミングの説明図であ
る。

【図１５】第５の実施例の動作タイミングの説明図であ
る。

【図１６】従来例の切り替えタイミング生成器の構成図
である。

【図１７】本発明の切り替えタイミング生成器の構成図
である。

【図１８】第６の実施例のブロック図である。

【図１９】第７の実施例のブロック図である。

【図２０】第８の実施例のブロック図である。

【図２１】第９の実施例のブロック図である。

【図２２】第９の実施例の動作を示す図である。

【図２３】第１０の実施例のブロック図である。

【図２４】本発明の色変換回路を用いた情報処理装置の
構成図である。

【図２５】本発明によるパソコンのシステム構成図であ
る。

【図２６】バスコントローラと表示コントローラの接続
図である。

【図２７】表示コントローラの内部構成図である。

【図２８】カウンタ回路とＩＯＣＨＲＤＹ回路との接続
図である。

【図２９】カウンタ回路動作時のタイムチャートであ
る。

【図３０】本発明による表示制御ＬＳＩを用いた表示ボ
ードの構成図である。

【符号の説明】

１…日本語専用表示コントローラ、 ２…表示コントローラ、 ３…ＶＲＡＭ、 ４…漢字ＣＧＲＯＭ、 ５…半角ＣＧＲＡＭ、 ６…ＢｉＯＳＲＯＭ、 ７…パレットＤＡＣ、 ８…ＣＲＴ、 ９…ＬＣＤ、 １０…日本語表示可能な表示コントロ−ラ、 １１…バスインターフェース部、 １２…ＶＲＡＭインターフェース部、 １３…ＣＧインターフェース部、 １４…パレットＤＡＣインターフェース部、 １５…ＣＲＴ・パネルインターフェース部、 １６…ＣＲＴ・ＬＣＤ制御部、 １７…シーケンサ制御部、 １８…グラフィック制御部、 １９…アトリビュー制御部、 ２０…フォント制御部、 ２１…階調制御部、 ２２…パネル制御部、 ３０…ＶＲＡＭ、 ３１…ＶＲＡＭ、 ８０…ＣＲＴコネクタ、 ８１…ＩＳＡバスコネクタ、 １００…システムバス、 １０１…ＣＰＵ、 １０２…主記憶、 １０３…バスコントローラ、 １０４…ＣＰＵバス、 １１１…ライトバッファ、 １１２…データセレクタ、 １１３…切り替えタイミング生成器、 １１４…タイミングジェネレータ、 １１５…サイクル割り当て選択回路、 １１６…表示サイクル起動信号生成回路、 １１７…描画サイクル起動信号生成回路、 １５１…出力バッファ、 １５２…出力バッファ、 １６１…ＣＲＴ制御部、 １６２…ＬＣＤ制御部、 １６３…セレクタ、 ２１０…色変換回路、 ２１１…色削減回路、 ２１２…セレクタ、 ２１３…色数制御回路、 ２１４…第１レジスタ、 ２１５…第２レジスタ、 ２１６…第２レジスタ制御回路、 ２２１…ＴＦＴパネル制御部、 ２２２…ＳＴＮパネル制御部、 ２２３…セレクタ、 ３１１…ＣＰＵ内部演算処理のタイミング、 ３１２…ＣＰＵからのデータライトタイミング、 ３１３…ＣＰＵ内部演算処理のタイミング、 ３１４…ＣＰＵからのデータライトタイミング、 ３２１…ライトバッファ空き状態のタイミング、 ３２２…ライトバッファ書き込み状態のタイミング、 ３２３…ライトバッファ空き状態のタイミング、 ３２４…ライトバッファ書き込み状態のタイミング、 ３３１…ライトバッファ空き状態のタイミング、 ３３２…ライトバッファ書き込み状態のタイミング、 ３４１…ＶＲＡＭ表示割り当てのタイミング、 ３４２…ＶＲＡＭ描画割り当てのタイミング、 ３４３…ＶＲＡＭ表示割り当てのタイミング、 ３４４…ＶＲＡＭ描画割り当てのタイミング、 ３４５…ＶＲＡＭ表示割り当てのタイミング、 ３４６…ＶＲＡＭ描画割り当てのタイミング、 ３４７…ＶＲＡＭ表示割り当てのタイミング、 ４０１…表示データ、 ４０２…色削減後の色データ、 ４０３…セレクト信号、 ４０４…ＬＣＤに送られる色データ、 ４０５…ＣＰＵが送るライトデータ、 ４１１…外部入力信号、 ４１２…外部入力信号、 ４２１…第１レジスタの出力値、 ５０１…コマンド出力、 ５０２…アドレス出力、 ５０３…データ入出力、 ５０４…ＩＯＣＨＲＤＹ出力、 ５０５…書き込み要求信号、 ５０６…書き込み終了信号、 ５０７…カウンタの最終出力信号、 ５０８…状態リセット信号、 ５１１…時間検出部、 ５１２…バス制御部、 ５１３…状態遷移部、 ５１４…書き込み部、 ５２０…リセットパルス生成部、 ５２１…ＩＯＣＨＲＤＹ出力部。 １０００…クロックジェネレ−タ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/02 8121−5Ｇ 5/06 8121−5Ｇ 5/22 8121−5Ｇ (72)発明者 永岡 雅幸 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 寺田 光一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 辻岡 重夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 原 信彦 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 (72)発明者 窪田 一実 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内

Claims (9)

【特許請求の範囲】
1. 【請求項１】表示用リフレッシュメモリ（以下、表示メ
   モリと呼ぶ）と、文字のフォントパターンデータを格納
   するフォントメモリと、該フォントメモリから読み出し
   たドットデータに対する色付けおよびディジタルの色デ
   ータからアナログの色データへの変換を行うパレット付
   きデジタル／アナログコンバータ（以下パレットＤＡＣ
   と呼ぶ）と、該パレットＤＡＣから出力した表示データ
   を画面に表示する表示装置を備えた表示制御装置のため
   の表示制御回路であり、英語用のアプリケーションプロ
   グラム（以下ＡＰと呼ぶ）と日本語用のＡＰを実行可能
   なパーソナルコンピュータ（以下パソコンと呼ぶ）の漢
   字テキスト表示可能な表示制御回路において、前記表示
   メモリおよびフォントメモリに対するデータのアクセス
   制御、および前記表示装置に対する表示制御を行う制御
   回路を１個の大規模集積回路（以下ＬＳＩと呼ぶ）で構
   成したことを特徴とする表示制御回路。
2. 【請求項２】請求項１において、前記表示回路としては
   ブラウン管（以下ＣＲＴと呼ぶ）あるいは液晶ディスプ
   レイ（以下ＬＣＤと呼ぶ）双方に表示可能であり、ＬＣ
   Ｄの場合は、カラーＴＦＴ、モノクロＳＴＮ、カラーＳ
   ＴＮなどの複数種類のフラットパネルに表示可能である
   ことを特徴とする表示制御回路。
3. 【請求項３】請求項１または請求項２に記載の表示制御
   回路を用いた情報処理装置。
4. 【請求項４】一文字表示期間をｎ＋１個のメモリサイク
   ルに分割し、うち１サイクルを表示のための読み出し
   に、残りのｎサイクルをＣＰＵのアクセスに割り当てる
   サイクルスチ−ル方式でＣＰＵと該表示メモリと該表示
   装置制御とを制御するとともに、該ＣＰＵからのメモリ
   書き込みサイクルを一時的に備えるバッファリングを有
   することを特徴とする請求項１記載の表示制御回路。
5. 【請求項５】色数を削減するための色削減手段と、該色
   削減手段が出力する複数のデ−タの一つを選択する手段
   と、該選択手段を制御する手段とを有することを特徴と
   する請求項１記載の表示制御回路。
6. 【請求項６】色数を削減するための複数の色削減手段
   と、該色削減手段の内の一つを選択して動作させる手段
   を有することを特徴とする請求項１記載の表示制御回
   路。
7. 【請求項７】色数を削減するための色削減回路と、該色
   削減回路が出力する複数のデ−タのひとつを選択するセ
   レクタと、該セレクタの動作を制御する手段と、該色削
   減回路の動作を制御する手段とを有しており、該色削減
   回路の動作をＣＰＵが設定した初期値に戻す手段を有す
   ることを特徴とする請求項１記載の表示制御回路。
8. 【請求項８】表示システムへの描画情報の処理時間を計
   測する手段を有しており、予め定められた処理時間を越
   えて描画が終了しない場合に、ＣＰＵへの処理未終了を
   報告することなく描画処理を強制終了させることを特徴
   とする請求項１記載の表示制御回路。
9. 【請求項９】請求項８の描画処理を終了する際に、終了
   しない描画情報は該表示装置の画面に描画しないことを
   特徴とする表示制御回路。