JPH06231233A

JPH06231233A - 画像処理システム

Info

Publication number: JPH06231233A
Application number: JP1351493A
Authority: JP
Inventors: Koichi Nishide; 康一西出
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-01-29
Filing date: 1993-01-29
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】マップ上のピクセルデータサイズを変更する事
なく、異なるデータサイズのピクセルデータ間のオペレ
ーションを実行する。【構成】ライト制御回路１４Ａによって付加データの処
理が行われ、デストネーションが２４ビットの場合は、
ソースに付加データがあればそれが無視され、デストネ
ーションが３２ビットの場合は、そのデストネーション
の付加データがそのままスルーして書き込まれてソース
の付加データは無視される。このため、ピクセルデータ
サイズは、デストネーションピクセルデータのデータサ
イズに合わせて自動的に変更されるようになり、ソース
マップ１７１Ａおよびデストネーションマップ１７２Ａ
上のピクセルデータサイズを予め変更する事なく、異な
るデータサイズのピクセルデータ間のオペレーションを
行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータの画像処
理システムに関し、特にピクセルオペレーションを行う
画像処理システムに関する。

【０００２】

【従来の技術】一般に、グラフィックコントローラのピ
クセルオペレーションにおいては、ソースマップ上のソ
ースピクセルデータとデスティネ−ションマップ上のデ
ストピクセルデータとの演算が行われ、その演算結果が
新しいデストピクセルデータとしてデスティネ−ション
マップ上に再格納される。このため、通常は、ソースピ
クセルマップとデスティネーションピクセルマップは同
一のピクセルデータサイズを持つピクセルデータから構
成されていることが必要とされる。

【０００３】ここで、ピクセルデータサイズとは１画素
当たりの表示データのビット数であるので、そのデータ
サイズが大きい程、沢山の色を表現できる。例えば、８
ビット／ピクセルのピクセルデータは２５６色（＝
２⁸ ）、２４ビット／ピクセルのピクセルデータは１６
７７万色（＝２²⁴）を表現することができる。１６７７
万色は自然色（ＴｒｕｅＣｏｌｅｒ) を表現すること
ができるので、通常は、この１６７７万色の表示がフル
カラー表示と称されている。このため、２４ビット／ピ
クセルというピクセルサイズは、種々のカラー画像制御
に十分な値である。

【０００４】しかしながら、最近では、３２ビット／ピ
クセルのピクセルデータが使用され始めている。この３
２ビット／ピクセルのピクセルデータは、２４ビットの
色情報の他に、属性等の８ビットの情報を付加したもの
である。この８ビットの付加情報は、例えばアプリケー
ションプログラムによる各種画像処理のために利用され
る。

【０００５】２４ビット／ピクセルと３２ビット／ピク
セルには、図５に示されているようにそれぞれメリッ
ト、デメリットがある。すなわち、２４ビット／ピクセ
ルでは３２ビット／ピクセルよりもメモリ容量が少なく
済む反面、３バイトという奇数のデータサイズのためア
ドレス計算が複雑化される欠点がある。一方、３２ビッ
ト／ピクセルの場合には、アドレス計算が容易、付加情
報を利用できる等のメリットがあるが、２４ビット／ピ
クセルの場合よりも多くのメモリ容量が必要となる欠点
がある。したがって、最近のグラフィックコントローラ
には、これらピクセルデータサイズの違う２種類のピク
セルデータを混在して扱うことが要求されている。

【０００６】ところが、前述したように、ピクセルオペ
レーションにおいてはソースピクセルマップとデスティ
ネーションピクセマップのピクセルデータサイズが同じ
であることが必要とされる。このため、例えば、２４ビ
ット／ピクセルのピクセルマップと３２ビット／ピクセ
ルのピクセルマップ間のオペレーションを行う場合に
は、その演算に先だって、どちらか一方のマップをもう
一方のマップのデータサイズに合わせて予め再構成する
ことが必要になる。

【０００７】この場合、もし３２ビット／ピクセルのピ
クセルデータサイズに合わせると、２４ビット／ピクセ
ルのデータに無意味な８ビットデータを付加してマップ
を作り直すことになるのでメモリが無駄に使用される欠
点を招く。また、２４ビット／ピクセルのピクセルデー
タサイズに合わせると、３２ビット／ピクセルのピクセ
ルデータに含まれていた付加情報が失われてしまうこと
になる。

【０００８】このようにオペレーション対象マップのデ
ータサイズの変更は種々の不具合を招くことなる。この
ため、従来のグラフィックコントローラを使用したコン
ピュータシステムにおいては、実際には、同一ピクセル
データサイズを持つマップ間でしか演算を行なうことが
できない欠点があった。

【０００９】

【発明が解決しようとする課題】従来では、異なるデー
タサイズのピクセルデータをオペレーションできないた
め、異なるピクセルデータサイズを持つマップを演算対
象として指定することができない欠点があった。

【００１０】この発明はこのような点に鑑みてなされた
もので、マップ上のピクセルデータサイズを変更する事
なく、異なるデータサイズのピクセルデータ間のオペレ
ーションを実行することができる画像制御システムを提
供することを目的とする。

【００１１】

【課題を解決するための手段および作用】この発明の画
像処理システムは、ソースピクセルデータおよびデスト
ネーションピクセルデータを一時的に保持する一時記憶
手段と、この一時記憶手段に保持されている前記ソース
およびデストネーションピクセルデータ中の色情報デー
タを演算する演算手段と、前記デストネーションピクセ
ルデータに基づいて前記演算手段の演算結果に付加すべ
きデータを発生し、前記演算手段の演算結果を前記デス
トネーションピクセルデータのデータフォーマットに適
合させる手段とを具備することを特徴とする。

【００１２】この画像処理システムにおいては、デスト
ネーションピクセルデータに基づいて、演算手段の演算
結果に付加すべきデータが発生される。このため、演算
結果のピクセルデータサイズは、デストネーションピク
セルデータのデータフォーマットに合わせて自動的に変
更されるようになり、ソースマップおよびデストネーシ
ョンマップ上のピクセルデータサイズを予め変更する事
なく、異なるデータフォーマットのピクセルデータ間の
オペレーションを行なうことができる。

【００１３】

【実施例】以下、図面を参照してこの発明の一実施例に
係わる画像処理システムを説明する。図１には、画像処
理システムの中でピクセルオペレーションに関係する部
分だけが抽出して示されている。

【００１４】すなわち、ピクセルオペレーションは、３
２ビット幅のデータバス１８Ａを介してメモリ１７Ａに
接続されているピクセルオペレーション回路１１Ａによ
って実行される。このピクセルオペレーション回路１１
Ａは、ソースリードバッファ１２Ａ、デストネーション
リードバッファ１３Ａ、ライト制御回路１４Ａ、算術演
算回路（ＡＬＵ）１５Ａ、ライトバッファ１６Ａ、およ
び出力回路２０Ａから構成されている。

【００１５】ソースリードバッファ１２Ａは、メモリ１
７Ａから読み込んだソースピクセルデータを一時的に保
持するためのものであり、３２ビットのレジスタから構
成されている。ソースピクセルデータは、メモリ１７Ａ
上に定義されたソースマップ１７１Ａからデータバス１
８Ａ、および入出力回路２０Ａを介してソースリードバ
ッファ１２Ａに転送される。

【００１６】ソースリードバッファ１２Ａの３２ビット
レジスタに保持されている下位２４ビットのデータは演
算回路（ＡＬＵ）１５Ａの第１入力に供給され、上位８
ビットのデータはライト制御回路１４Ａに供給される。
ソースピクセルデータが３２ビット／ピクセルである場
合には、下位２４ビットのデータは色情報、上位８ビッ
トのデータは付加情報に対応する。また、ソースピクセ
ルデータが２４ビット／ピクセルである場合には、その
２４ビットの色情報が下位２４ビットのデータとなり、
上位８ビットのデータはヌル値となる。

【００１７】デスティネーションリードバッファ１３Ａ
は、メモリ１７Ａから読み込んだデスティネーションピ
クセルデータを一時的に保持するためのものであり、ソ
ースリードバッファ１２Ａと同様に、３２ビットのレジ
スタから構成されている。デスティネーションピクセル
データは、メモリ１７Ａ上に定義されたデスティネーシ
ョンマップ１７２Ａからデータバス１８Ａ、および入出
力回路２０Ａを介してデスティネーションリードバッフ
ァ１３Ａに転送される。

【００１８】デスティネーションリードバッファ１３Ａ
の３２ビットレジスタに保持されている下位２４ビット
のデータは演算回路（ＡＬＵ）１５Ａの第２入力に供給
され、上位８ビットのデータはライト制御回路１４Ａに
供給される。デスティネーションピクセルデータが３２
ビット／ピクセルである場合には、下位２４ビットのデ
ータは色情報、上位８ビットのデータは付加情報に対応
する。また、デスティネーションピクセルデータが２４
ビット／ピクセルである場合には、その２４ビットの色
情報が下位２４ビットのデータとなり、上位８ビットの
データはヌル値となる。

【００１９】ライト制御回路１４Ａは、ライトバッファ
１６Ａに対する書き込み制御、およびソース、デスティ
ネーションピクセルデータそれぞれの上位８ビットの付
加情報データの処理を実行する。付加情報の処理結果で
ある８ビットデータは、ライトバッファ１６Ａに供給さ
れる。

【００２０】算術演算回路（ＡＬＵ）１５Ａは、３２ビ
ットのデータの内で色情報の２４ビットデータについて
の論理的・算術的演算を行うものであり、２４ビットの
演算結果データを出力する。この２４ビットの色情報の
演算結果データは、ライトバッファ１６Ａに供給され
る。

【００２１】ライトバッファ１６Ａは、ソースピクセル
データとデスティネーションピクセルデータの演算結果
を一時的に保持するためのものであり、３２ビット幅の
レジスタから構成される。このライトバッファ１６Ａに
保持された演算結果データは、入出力回路２０Ａおよび
データバス１８Ａを介して、メモリ１７Ａに書き込まれ
る。

【００２２】メモリ１７Ａは画像データを保持するため
のものであり、ソースマップ１７１Ａおよびデストネー
ションマップ１７２Ａが定義される。ソースマップ１７
１Ａは、例えば最大で４０９６×４０９６のサイズを持
つ矩形領域であり、図２に示されているような２４ビッ
ト／ピクセルのピクセルデータ、または図３に示されて
いるような３２ビット／ピクセルのピクセルデータが格
納されている。２４ビット／ピクセルのピクセルデータ
は、２４ビットの色情報を含んでいる。また、３２ビッ
ト／ピクセルのピクセルデータは、２４ビットの色情報
と８ビットの付加情報を含んでいる。付加情報として
は、色情報以外の任意の属性情報を利用することができ
る。

【００２３】次に、ピクセルオペレーション回路１１Ａ
によるピクセル演算の制御動作を説明する。ピクセル演
算の制御は、演算対象となるソースピクセルデータとデ
ストネーションピクセルデータのデータ構成の組み合わ
せに応じて次の４つのパターンに分類することができ
る。

【００２４】ソースピクセルデータが３２ビット／ピク
セルで、デストネーションピクセルデータが２４ビット
／ピクセルの場合（ケース１）、ソースピクセルデータ
が２４ビット／ピクセルで、デストネーションピクセル
データが３２ビット／ピクセルの場合（ケース２）、ソ
ースピクセルデータが３２ビット／ピクセルで、デスト
ネーションピクセルデータが３２ビット／ピクセルの場
合（ケース３）、ソースピクセルデータが２４ビット／
ピクセルで、デストネーションピクセルデータが２４ビ
ット／ピクセルの場合（ケース４）。以下、それぞれの
場合の動作について説明する。（ケース１）ソースピクセルデータが３２ビット／ピク
セルで、デストネーションピクセルデータが２４ビット
／ピクセルの場合について説明する。

【００２５】この場合、ソースマップ１７１Ａおよびデ
ストネーションマップ１７２Ａのソースピクセルデータ
およびデストネーションピクセルデータが、それぞれデ
ータバス１８Ａおよび入出力回路２０Ａを介してソース
リードバッファ１２Ａおよびデストネーションリードバ
ッファ１３Ａにバッファリングされる。

【００２６】ソースピクセルデータの下位２４ビットは
色情報データであり、その２４ビットの色情報データと
２４ビットのデストネーションデータが算術演算回路
（ＡＬＵ）１５Ａによって演算される。ソースピクセル
データの上位８ビットの付加データはライト制御回路１
４Ａの第１入力に送られ、またデストネーションピクセ
ルデータの上位８ビットのネルデータ（例えば、オール
“０”）はライト制御回路１４Ａの第２入力に送られ
る。

【００２７】この場合、ソースピクセルデータの上位８
ビットの付加データは無視され、ライト制御回路１４Ａ
による演算結果である２４ビットのデータだけが新しい
デストネーションピクセルデータとしてライトバッファ
１６Ａに書き込まれる。ライトバッファ１６Ａに書き込
まれたデータは、入出力回路２０Ａおよびデータバス１
８Ａを介してメモリ１７Ａのデストネーションマップ１
７２Ａに送られ、所定のデストネーションピクセルデー
タが更新される。（ケース２）ソースピクセルデータが２４ビット／ピク
セルで、デストネーションピクセルデータが３２ビット
／ピクセルの場合について説明する。

【００２８】この場合、ソースマップ１７１Ａおよびデ
ストネーションマップ１７２Ａのソースピクセルデータ
およびデストネーションピクセルデータが、それぞれデ
ータバス１８Ａおよび入出力回路２０Ａを介してソース
リードバッファ１２Ａおよびデストネーションリードバ
ッファ１３Ａにバッファリングされる。

【００２９】デストネーションピクセルデータの下位２
４ビットは色情報データであり、その２４ビットの色情
報データと２４ビットのソースピクセルデータが算術演
算回路（ＡＬＵ）１５Ａによって演算される。ソースピ
クセルデータの上位８ビットのネルデータ（例えば、オ
ール“０”）はライト制御回路１４Ａの第１入力に送ら
れ、またデストネーションピクセルデータの上位８ビッ
トのネルデータ（例えば、オール“０”）はライト制御
回路１４Ａの第２入力に送られる。

【００３０】この場合、デストネーションピクセルデー
タの上位８ビットの付加データはライト制御回路１４Ａ
をそのままスルーし、算術演算回路（ＡＬＵ）１５Ａの
２４ビットの演算結果と合わされて、新しい３２ビット
のデストネーションピクセルデータとしてライトバッフ
ァ１６Ａに書き込まれる。ライトバッファ１６Ａに書き
込まれたデータは、入出力回路２０Ａおよびデータバス
１８Ａを介してメモリ１７Ａのデストネーションマップ
１７２Ａに送られ、所定のデストネーションピクセルデ
ータが更新される。（ケース３）ソースピクセルデータおよびデストネーシ
ョンピクセルデータそれぞれが３２ビット／ピクセルの
場合について説明する。

【００３１】この場合、ソースマップ１７１Ａおよびデ
ストネーションマップ１７２Ａのソースピクセルデータ
およびデストネーションピクセルデータが、それぞれデ
ータバス１８Ａおよび入出力回路２０Ａを介してソース
リードバッファ１２Ａおよびデストネーションリードバ
ッファ１３Ａにバッファリングされる。

【００３２】ソースピクセルデータの下位２４ビットお
よびデストネーションピクセルデータの下位２４ビット
はそれぞれ色情報データであり、それらは算術演算回路
（ＡＬＵ）１５Ａによって演算される。ソースピクセル
データの上位８ビットの付加データはライト制御回路１
４Ａの第１入力に送られ、またデストネーションピクセ
ルデータの上位８ビットの付加データはライト制御回路
１４Ａの第２入力に送られる。

【００３３】この場合、デストネーションピクセルデー
タの上位８ビットの付加データはライト制御回路１４Ａ
をそのままスルーし、算術演算回路（ＡＬＵ）１５Ａの
２４ビットの演算結果と合わされて、新しい３２ビット
のデストネーションピクセルデータとしてライトバッフ
ァ１６Ａに書き込まれる。一方、ソースピクセルデータ
の上位８ビットの付加データは無視される。

【００３４】ライトバッファ１６Ａに書き込まれたデー
タは、入出力回路２０Ａおよびデータバス１８Ａを介し
てメモリ１７Ａのデストネーションマップ１７２Ａに送
られ、所定のデストネーションピクセルデータが更新さ
れる。（ケース４）ソースピクセルデータおよびデストネーシ
ョンピクセルデータそれぞれが２４ビット／ピクセルの
場合について説明する。

【００３５】この場合、ソースマップ１７１Ａおよびデ
ストネーションマップ１７２Ａのソースピクセルデータ
およびデストネーションピクセルデータが、それぞれデ
ータバス１８Ａおよび入出力回路２０Ａを介してソース
リードバッファ１２Ａおよびデストネーションリードバ
ッファ１３Ａにバッファリングされる。

【００３６】ソースピクセルデータの２４ビットおよび
デストネーションピクセルデータの２４ビットはそれぞ
れ色情報データであり、それらは算術演算回路（ＡＬ
Ｕ）１５Ａによって演算される。算術演算回路（ＡＬ
Ｕ）１５Ａの２４ビットの演算結果は、新しい２４ビッ
トのデストネーションピクセルデータとしてライトバッ
ファ１６Ａに書き込まれる。ライトバッファ１６Ａに書
き込まれたデータは、入出力回路２０Ａおよびデータバ
ス１８Ａを介してメモリ１７Ａのデストネーションマッ
プ１７２Ａに送られ、所定のデストネーションピクセル
データが更新される。

【００３７】以上のように、この実施例のピクセルオペ
レーション回路１１Ａにおいては、ライト制御回路１４
Ａによって付加データの処理が行われ、デストネーショ
ンが２４ビットの場合はソースに付加データがあればそ
れが無視され、デストネーションが３２ビットの場合は
そのデストネーションの付加データがそのままスルーし
て書き込まれ、ソースに付加データがあればそれが無視
される。このため、ピクセルデータサイズは、デストネ
ーションピクセルデータのデータサイズに合わせて自動
的に変更されるようになり、ソースマップ１７１Ａおよ
びデストネーションマップ１７２Ａ上のピクセルデータ
サイズを予め変更する事なく、異なるデータサイズのピ
クセルデータ間のオペレーションを行なうことができ
る。次に、図４を参照して、ピクセルオペレーション回
路１１Ａを含むグラフィックコントローラを利用した表
示制御システムの構成の一例を説明する。

【００３８】この表示制御システム４は、例えば、ＸＧ
Ａ（ eＸtended Ｇraphics Ａrray）またはＳＸＧＡ
（Ｓuper eＸtended Ｇraphics Ａrray）仕様の表示
制御システムであり、ポータブルコンピュータのシステ
ムバス３に接続される。この表示制御システム４は、ポ
ータブルコンピュータ本体に標準装備されるフラットパ
ネルディスプレイ４０およびオプション接続されるカラ
ーＣＲＴディスプレイ５０双方に対する表示制御を行な
う。

【００３９】表示制御システム４には、グラフィックコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０、およびＤＡＣ（Ｄ／Ａコンバータ）３５が設
けられている。これらグラフィックコントローラ１０、
デュアルポート画像メモリ（ＶＲＡＭ）３０、およびＤ
ＡＣ３５は、図示しない回路基板上に搭載されている。

【００４０】グラフィックコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このグラフィックコントロー
ラ１０は、ＣＰＵ１からの指示に従い、デュアルポート
画像メモリ（ＶＲＡＭ）３０およびＤＡＣ３５を利用し
て、フラットパネルディスプレイ４０およびカラーＣＲ
Ｔディスプレイ５０に対する表示制御を実行する。ま
た、このグラフィックコントローラ１０は、バスマスタ
として機能し、システムメモリ２を直接アクセスするこ
とができる。

【００４１】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（Ｓ−ＤＡＴＡ）とランダムアクセスのためのパラレル
ポート（Ｐ−ＤＡＴＡ）を備えている。シリアルポート
（Ｓ−ＤＡＴＡ）は表示画面リフレッシュのためのデー
タ読み出しに使用され、またパラレルポート（Ｐ−ＤＡ
ＴＡ）は表示データの更新に使用される。シリアルポー
ト（Ｓ−ＤＡＴＡ）を介したデータ転送においては、１
回の転送サイクルによって、連続するアドレス空間に格
納されている例えば５１２バイトのデータが連続的に読
み出される。

【００４２】このデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０は、複数のデュアルポートＤＲＡＭから構成さ
れており、１Ｍバイト乃至４Ｍバイトの記憶容量を有し
ている。このデュアルポート画像メモリ（ＶＲＡＭ）３
０には、フラットパネルディスプレイ４０またはカラー
ＣＲＴディスプレイ５０に表示するための表示データが
描画される。

【００４３】この場合、ＸＧＡまたはＳＸＧＡ仕様に適
合したアプリケーションプログラム等で作成されたＸＧ
Ａ仕様の描画データは、パックドピクセル方式によって
デュアルポート画像メモリ（ＶＲＡＭ）３０に格納され
る。このパックドピクセル方式は、メモリ上の連続する
ビットで１画素を表す色情報マッピング形式であり、例
えば、１画素を１，２，４，８，１６，２４，または３
２ビットで表す方式が採用されている。

【００４４】一方、ＶＧＡ仕様の描画データは、ＶＧＡ
仕様に適合した従来のアプリケーションプログラム等で
作成されるものであり、メモリプレーン方式によってデ
ュアルポート画像メモリ（ＶＲＡＭ）３０に描画され
る。このメモリプレーン方式は、メモリ領域を同一アド
レスで指定される複数のプレーンに分割し、これらプレ
ーンに各画素の色情報を割り当てる方式である。例え
ば、４プレーンを持つ場合には、１画素は、各プレーン
毎に１ビットづつの合計４ビットのデータによって表現
される。

【００４５】図１で説明したソースマップ１７１Ａおよ
びデストネーションピクセルマップ１７２Ａは、それぞ
れデュアルポート画像メモリ（ＶＲＡＭ）３０またはシ
ステムメモリ２上に定義することができる。

【００４６】ＤＡＣ３５は、ディスプレイコントローラ
１０によって生成されたＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００４７】グラフィックコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
描画用のコプロセッサ１３、メモリデータバス制御回路
１４、ＣＲＴコントローラ（ＣＲＴＣ）１５、メモリア
ドレスバス制御回路１６、メモリ制御回路１８、フォン
トバッファメモリ１９、シリアライザ２０、ラッチ回路
２１、フォアグランド／バックグランドマルチプレクサ
２２、グラフィック／テキストマルチプレクサ２３、カ
ラーパレット制御回路２４、スプライトカラーレジスタ
２５、ＣＲＴビデオマルチプレクサ２６、スプライト制
御回路２７、およびフラットパネルエミュレーション回
路２８から構成されている。

【００４８】レジスタ制御回路１１は、システムバスス
ンターフェース１２を介してＣＰＵ１からのアドレスお
よびデータを受けとり、アドレスのデコード、およびそ
のデコード結果によって指定される各種レジスタに対す
るリード／ライト制御を行なう。システムバスインター
フェース１２は、システムバス３を介してホストシステ
ムとのインターフェース制御を行なうものであり、ＩＳ
Ａ、ＥＩＳＡ、マイクロチャネル、ローカルバス等の各
種仕様に適合したバスインターフェースをサポートす
る。

【００４９】描画用コプロセッサ１３は、ＣＰＵ１から
の指示に応答して、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０中の描画データまたはシステムメモリ２の描画
データに対してさまざまな描画機能を提供するものであ
り、画素のブロック転送、線描画、領域の塗りつぶし、
画素間の論理／算術演算、画面の切り出し、マップのマ
スク、Ｘ−Ｙ座標でのアドレッシング、ページングによ
るメモリ管理機能等を有している。この描画用コプロセ
ッサ１３には、ＶＧＡ／ＸＧＡ互換のデータ演算回路１
３１、２次元アドレス発生回路１３２、およびページン
グユニット１３３が設けられている。

【００５０】データ演算回路１３１は、図１のピクセル
オペレーション回路１１Ａを含んでおり、各種ピクセル
データサイズのデータ演算を行なうことができる。２次
元アドレス発生回路１３２は、ソースマップ１７１Ａま
たはデストネーションマップ１７２Ａの矩形領域アクセ
ス等のためのＸ−Ｙの２次元アドレスを発生する。ま
た、２次元アドレス発生回路１３２は、領域チェック
や、セグメンテーション等を利用したリニアアドレス
（実メモリアドレス）への変換処理も行なう。ページン
グユニット１３３は、ＣＰＵ１と同じ仮想記憶機構をサ
ポートするためのものであり、ページング有効時には２
次元アドレス発生回路１３２が作ったリニアアドレスを
ページングによって実アドレスに変換する。また、ペー
ジング無効時にはリニアアドレスがそのまま実アドレス
となる。このページングユニット１３３は、ページング
のためにＴＬＢを備えている。

【００５１】メモリデータバス制御回路１４は、デュア
ルポート画像メモリ（ＶＲＡＭ）３０のパラレルポート
（Ｐ−ＤＡＴＡ）のデータバスを制御するためのもので
あり、演算対象のソースおよびデストネーションピクセ
ルデータはこのメモリデータバス制御回路１４によって
読み出され、データ演算回路１３１内のピクセルオペレ
ーション回路１１Ａに送られる。

【００５２】ＣＲＴコントローラ１５は、内蔵する各種
レジスタ群にＣＰＵ１によってセットされる制御データ
に従って、ＸＧＡ仕様に合った高解像度（例えば、１０
２４×７６８ドット）でフラットパネルディスプレイ４
０またはＣＲＴディスプレイ５０に画面表示を行うため
の各種表示タイミング信号（水平同期信号、垂直同期信
号等）を発生する。また、ＣＲＴコントローラ１５は、
ＶＧＡ仕様に合った中解像度（例えば、６４０×４６０
ドット）でフラットパネルディスプレイ４０またはＣＲ
Ｔディスプレイ５０に画面表示を行うための各種表示タ
イミング信号（水平同期信号、垂直同期信号等）を発生
するために、ＶＧＡ用のＣＲＴＣ１５１も内蔵してい
る。さらに、このＣＲＴコントローラ１５は、デュアル
ポート画像メモリ（ＶＲＡＭ）３０のシリアルポート
（Ｓ−ＤＡＴＡ）から描画データを読み出すための転送
サイクルの挿入タイミングを規定する。この転送サイク
ルは、例えば水平帰線期間のタイミングに同期して挿入
され、１回の転送サイクルで１表示ライン分のデータ転
送が実行される。

【００５３】メモリアドレスバス制御回路１６は、シス
テムバスインターフェース１２を介して供給されるＣＰ
Ｕ１からのアドレス、描画用コプロセッサ１３からのア
ドレス、ＣＲＴＣコントローラからのアドレスを選択し
て、デュアルポート画像メモリ（ＶＲＡＭ）３０に供給
する。

【００５４】デュアルポート画像メモリ（ＶＲＡＭ）３
０のシリアルポート（Ｓ−ＤＡＴＡ）からデータを読み
出す時、メモリアドレスバス制御回路１６は、ＣＲＴコ
ントローラ１５１から供給される水平帰線期間信号に同
期してデータ転送サイクルを挿入する。データ転送サイ
クルでは走査ラインに対応するマップ上のラインの先頭
アドレスが指定される。

【００５５】メモリ制御回路１８は、デュアルポート画
像メモリ（ＶＲＡＭ）３０をリード／ライトアクセスす
るための各種制御信号（Ｃｏｎｔ）、およびシリアルデ
ータポートからのデータ読み出しタイミングを制御する
ためのクロックＳＣＫ、出力イネーブル信号ＳＯＥを発
生する。

【００５６】フォントバッファ１９は、デュアルポート
画像メモリ（ＶＲＡＭ）３０のマップ２のシリアルポー
ト（Ｓ−ＤＡＴＡ）から連続的に読み出される２種類の
フォントセットの１ライン分のイメージが書き込まれ
る。また、デュアルポート画像メモリ（ＶＲＡＭ）３０
から読み出された文字コードがインデックスとして各フ
ォントラインバッファに供給され、２種類のフォントセ
ットの一方のセットから文字コードに対応する文字フォ
ントの１ライン分のイメージが読み出される。２種類の
フォントセットのどちらのセットを利用するかは、アト
リビュートのｂｉｔ３によって決定される。

【００５７】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルポート（Ｓ−ＤＡＴＡ）から読み出されるメ
モリデータとフォントバッファメモリ１９から読み出さ
れるスプライトデータをそれぞれピクセル単位にパラレ
ル／シリアル変換し、テキストモードではフォントバッ
ファ１９から読み出される文字フォントデータをピクセ
ル単位にパラレル／シリアル変換する。

【００５８】ラッチ回路２１は、文字コードから文字フ
ォントデータへの変換の遅れ時間だけアトリビュートの
出力タイミングを遅延させるためのものであり、テキス
トモードにおいてデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０から読み出されるテキストデータのアトリビュ
ートを保持する。フォアグランド／バックグランドマル
チプレクサ２２は、テキストモードにおいてアトリビュ
ートのフォアグランド色（文字色）／バックグランド色
（背景色）の一方を選択する。この選択は、シリアライ
ザ２０から出力される文字フォントの各ビットのデータ
値によって制御され、文字フォントのデータ“１”は文
字色（フォアグランド）を選択し，“０”は背景色（バ
ックグランド）を選択する。グラフイック／テキストマ
ルチプレクサ２３は、グラフイックモードとテキストモ
ードのデータ切替えを行なうためのものであり、グラフ
イックモードにおいてはシリアライザ２０から出力され
るメモリデータを選択し、テキストモードにおいてはフ
ォアグランド／バックグランドマルチプレクサ２２の出
力を選択する。

【００５９】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００６０】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００６１】一方、テキストモードにおいては、第１お
よび第２の２段のカラーパレットテーブルを介して、
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００６２】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラ−モードがあり、この場合には、その１６ビット／ピ
クセルのメモリデータは、カラーパレット制御回路２４
を介さずに、ＣＲＴビデオマルチプレクサ２６に直接供
給される。

【００６３】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。

【００６４】以上のように、図１のピクセルオペレーシ
ョン回路１１Ａを利用した表示制御システム４において
は、データフォーマットが異なる２種類のピクセルデー
タ間の演算をハードウェア的に行なうことができるの
で、あるアプリケーションプログラムで作成された画像
データを別のアプリケーションプログラムで編集・加工
するといった処理を容易に行なうことが可能となる。

【００６５】

【発明の効果】以上説明したようにこの発明によれば、
マップ上のピクセルデータサイズを予め変更する事な
く、異なるデータサイズのピクセルデータ間のオペレー
ションを実行することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる画像処理システム
に設けられるピクセルオペレーション回路の構成を示す
ブロック図。

【図２】同実施例の画像処理システムにおける画像デー
タのデータフォーマットの一例を示す図。

【図３】同実施例の画像処理システムにおける画像デー
タのデータフォーマットの他の一例を示す図。

【図４】同実施例の画像処理システムに設けられている
ピクセルオペレーション回路を利用した表示制御システ
ム全体の構成を示すブロック図。

【図５】従来の画像処理システムにおけるピクセルサイ
ズとメモリ容量との対応関係を示す図。

【符号の説明】

１０…グラフィックコントローラ、１１Ａ…ピクセルオ
ペレーション回路、１２Ａ…ソースリードバッファ、１
３Ａ…デストネーションリードバッファ、１４Ａ…ライ
ト制御回路、１５Ａ…演算回路、１６Ａ…ライトバッフ
ァ、１７Ａ…メモリ。

Claims

【特許請求の範囲】

【請求項１】ソースピクセルデータおよびデストネー
ションピクセルデータを一時的に保持する一時記憶手段
と、この一時記憶手段に保持されている前記ソースおよびデ
ストネーションピクセルデータ中の色情報データを演算
する演算手段と、前記デストネーションピクセルデータに基づいて前記演
算手段の演算結果に付加すべきデータを発生し、前記演
算手段の演算結果を前記デストネーションピクセルデー
タのデータフォーマットに適合させる手段とを具備する
ことを特徴とする画像処理システム。
【請求項２】前記ソースおよびデストネーションピク
セルデータの各々は、２４ビットの色情報データから構
成される第１データフォーマット、または前記色情報デ
ータと８ビットの付加情報データとから構成される第２
データフォーマットを有することを特徴とする請求項１
記載の画像処理システム。