JPH0661067B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にマルチプロセッサシ
ステムにおけるアドレス変換バッファの制御方式に関す
るものである。

従来技術 従来のマルチプロセッサシステムでは、各プロセッサか
らの論理アドレスを実アドレスに変換して共通の主記憶
装置をアクセスする場合、各プロセッサの内部にアドレ
ス変換バッファを有する構成となっている。

そのために、プロセッサでアクセスする実メモリアドレ
ス分のページテーブルを格納するアドレス変換バッファ
が、プロセッサ毎に必要となる。よって、実メモリを全
て使用する様な大規模プログラムにおいては、ハードウ
ェア量が極めて大となるという欠点がある。

また、複数台のプロセッサで同一プログラムの同一ＤＯ
ループを分担する様な場合にも、同一の部分空間ページ
テーブルを各プロセッサ内にロードしておく必要があ
る。

更に、プロセッサ内のアドレス変換バッファにより変換
可能なページサイズは固定となっている。ここで、大規
模科学技術計算用プログラムでは、ページサイズは大き
い方が良く、逆に小さなプログラムでは、ページサイズ
は小さい方が良い。そのために、ページサイズが固定で
あり大きくしておくと、小規模プログラムが多く走行し
ている場合には、メモリの使用効率が低下し、逆にペー
ジサイズを小とすると、大規模プログラムに対してはア
ドレス変換バッファへのロードを多く行う必要があり、
アドレス変換バッファ量も多くなるという欠点がある。

発明の目的 そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、ハード
ウェア量の増大なく効率良くアドレス変換処理が可能な
情報処理装置を提供することにある。

発明の構成 本発明によれば、複数台のプロセッサと、これ等プロセ
ッサからの論理アドレスを実アドレスに変換するアドレ
ス変換装置と、前記論理アドレスを前記実アドレスへ変
換するためのページ記述子が予め準備された複数のアド
レス部分空間ページテーブルと、前記アドレス変換装置
により変換された実アドレスによりアクセスされる記憶
装置とを含む情報処理装置であって、前記アドレス変換
装置は、前記部分空間ページテーブルを複数格納可能な
複数のアドレス変換バッファと、前記アドレス変換バッ
ファに夫々対応して設けられ、それに格納された前記部
分空間ページテーブルを特定する部分空間番号を格納す
る複数の部分空間番号レジスタと、前記アドレス変換バ
ッファに夫々対応して設けられ、それに格納された前記
部分空間ページテーブルを使用するプロセッサを特定す
るプロセッサ番号を格納する複数のプロセッサ番号レジ
スタと、前記プロセッサから必要とする部分空間ページ
テーブルが指定されたとき、指定部分空間ページテーブ
ルを空状態のアドレス変換バッファへ格納し、このバッ
ファに対応する部分空間番号レジスタとプロセッサ番号
レジスタとに対応する部分空間番号と指定プロセッサ番
号とを夫々格納制御する手段と、前記プロセッサから不
必要な部分空間ページテーブルが指定されたとき、それ
に対応するプロセッサ番号レジスタの対応プロセッサ番
号をリセットする手段とを含むことを特徴とする情報処
理装置が得られる。

実施例 以下に、図面を用いて本発明の実施例について詳細に説
明する。

第１図は本発明の実施例のシステムブロック図である。
本例は複数台のプロセッサ０，１，…，ｎとこれ等プロ
セッサに共通の記憶装置２１と、これ等プロセッサから
記憶装置２１をアクセスする際に、論理アドレスを実ア
ドレスに変換するための共通のアドレス変換装置２０と
からなる。

第２図はこのアドレス変換装置２０内の１組のアドレス
変換バッファ（ＡＴＢ）と主記憶装置中に予め格納され
たアドレス部分空間ページ表との関係を示したものであ
る。

このアドレス部分空間ページ表の１つが、プロセッサか
ら発行されるＰＴＰ（ページテーブルポインタ）により
特定されて主記憶装置中より導出され、アドレス変換装
置２０内の１つのアドレス変換バッファにロードされ
る。

このアドレス変換バッファ（ＡＴＢ）には対応してプロ
セッサ番号レジスタと部分空間番号レジスタとが設けら
れている。プロセッサ番号レジスタには、このＡＴＢに
格納されている部分空間ページ表を使用するプロセッサ
の番号（ＳＰ＃）がセットされる。例えば、プロセッサ
＃０が使用する場合には、そのレジスタの左端ビットが
“１”にセットされ、プロセッサ＃１が使用する場合に
は、左端ビットから２ビット目が“１”にセットされ
る。

部分空間番号レジスタには、このＡＴＢに格納されてい
る部分空間ページ表を特定する部分空間番号（ＰＳ＃）
が格納される。これ等、プロセッサ番号レジスタと部分
空間番号レジスタとは、対応ＡＴＢ内の部分空間ページ
表の使用情況を示すディレクトリとなる。

このディレクトリとＡＴＢとが、アドレス変換装置２０
内には複数組設けられているものとする。

尚、部分空間ページ表には、各プロセッサからの論理ア
ドレスを実アドレスに変換するためのページ記述子が予
め準備されてなるものである。

第３図（Ａ）は各プロセッサから生成されるアドレス変
換バッファ制御命令の付随情報フィールドフォーマット
を示しており、（Ｂ）は各フィールドの機能を示す。Ｓ
Ｐ＃はアドレス変換バッファの制御命令を発したプロセ
ッサ番号を示す。ＰＳ＃はアドレス空間の部分空間番号
であり、ＰＴＰは前述したページテーブルポインタであ
って部分空間ページ表が格納されている主記憶装置内の
実アドレスを示している。

Ｐ＃はマスタプロセッサの番号を示し、同一の部分空間
ページ表を複数台のプロセッサが共有する場合のマスタ
となるプロセッサ番号とする。この場合のＰ＃とＳＰ＃
とは、本実施例では、ディレクトリのプロセッサ番号レ
ジスタと同じ４ビットとし、プロセッサ＃０の場合は、
４ビットの左端部分に“１”がセットされたものとな
り、プロセッサ＃１の場合は、４ビットの左から第２ビ
ットに“１”がセットされたものとなる。

Ｓ，Ｍ及びＡは制御フィールドを構成しており、Ｓはア
ドレス変換装置内のアドレス変換バッファの４Ｍバイト
ページ用あるいは４Ｋバイトページ用のいずれを使用制
御するかを指定するものである。

Ｍ，Ａは共にアドレス変換バッファの制御オペレーショ
ンの詳細を指示するフィールドであり、第４図にＭ，Ａ
フィールドの内容に応じた動作概要を示している。

第５図はアドレス変換装置２０のブロックを、第３図
（Ａ）に示したアドレス変換バッファ制御命令の付随情
報との関連において示した図である。図において、ＡＴ
Ｂ501 は４Ｍバイトページ用のアドレス変換バッファで
あり、ＡＴＢ506 は４Ｋバイト用のアドレス変換バッフ
ァであり、共にアドレス空間の部分空間に対応した数だ
けのページ表を格納可能な数設けられている。

プロセッサ番号レジスタ502 と部分空間番号レジスタ50
3 とがＡＴＢ501 の各々に対応して設けられ、各ＡＴＢ
のディレクトリとなる。また、同じくプロセッサ番号レ
ジスタ507 と部分空間番号レジスタ508 とがＡＴＢ506
の各々に対応して設けられ、各ＡＴＢのディレクトリと
なる。

比較器504 及び509 はセレクタ511 の出力であるプロセ
ッサ番号とプロセッサ番号レジスタ502 との内容を比較
し、また比較器505 及び510 はプロセッサからのアドレ
ス変換バッファ制御命令付随情報の部分空間番号ＰＳ＃
と、部分空間番号レジスタ503,508 の出力とを比較す
る。

セレクタ511 は付随情報の自プロセッサ番号ＳＰ＃とマ
スタプロセッサ番号Ｐ＃とを択一的に出力するものであ
る。

制御部512 は付随情報のＳ，Ｍ，Ａフィールドの内容を
識別してその識別結果に応じて第４図に示した動作をな
すよう、各部を制御するものである。

かかる構成において、Ｍ，Ａが共に０の場合（Ｍ，Ａ＝
０，０）について説明する。この場合は部分空間のロー
ド動作を意味しており、Ｓ＝０であれば、４Ｍバイトペ
ージ用のＡＴＢ501 側が、Ｓ＝１であれば、４Ｋバイト
用のＡＴＢ506 側が夫々制御される。

いま、Ｓ＝０とする。制御命令付随情報の部分空間番号
ＰＳ＃とこの制御命令を発したプロセッサ番号ＳＰ＃と
により、ＡＴＢのディレクトリの部分空間番号レジスタ
503 とプロセッサ番号レジスタ502 と夫々比較器505 ，
504 で比較する。

比較の結果、同一組の比較器504,505 の出力が両方
“１”であれば一致した組のＡＴＢ501 に付随情報中の
ＰＴＰで示した記憶装置より部分空間ページ表をロード
する。比較の結果、いずれの組の比較器504,505 の出力
が両方“１”にならないならば不一致であり、ＡＴＢの
空を調べる。ＡＴＢの空はＡＴＢディレクトリのプロセ
ッサレジスタ502 中にいずれも“１”がセットされてい
ないものである。ＡＴＢに空のものがあれば空のものを
選択し、そのＡＴＢに部分空間ページ表をロードし、そ
の組のＡＴＢディレクトリのプロセッサ番号レジスタ50
2 にＳＰ＃で示されるプロセッサ番号に対応するビット
をセットすると共に、その組の部分空間番号レジスタ50
3 に付随情報中のＰＳ＃をセットする。

Ｍ，Ａ＝０，１の場合は部分空間クリアである。この
時、付随情報のＰＳ＃とＳＰ＃とでＡＴＢディレクトリ
を上記と同様に調べ、一致するものがあれば、一致した
組のＡＴＢディレクトリのプロセッサ番号レジスタ502
中のＳＰ＃に相当するビットをリセットする。

Ｍ，Ａ＝１，１の場合は、スレーブプロセッサの部分空
間クリア動作及びマスタプロセッサ部分空間共有動作で
ある。このとき、先ずＳＰ＃とＰＳ＃とによりＡＴＢデ
ィレクトリを調べ、一致するものがあればそのディレク
トリのプロセッサ番号レジスタ502 中のＳＰ＃に相当す
るビットをリセットする。これにより、スレーブプロセ
ッサの部分空間がクリアされ空となる。

その後、付随情報中のＰ＃とＰＳ＃とによりＡＴＢディ
レクトリを調べる。このＰ＃はマスタプロセッサ番号で
あり、予めソフトウェアにより共有すべきマスタプロセ
ッサ番号がセットされているものとする。一致するもの
があれば、その組のディレクトリのプロセッサ番号レジ
スタ502 中のＳＰ＃に相当するビットをセットして、マ
スタプロセッサとの共有が可能となる。

Ｍ，Ａ＝１，０の場合、部分空間共有リセット及びスレ
ーブプロセッサ部分空間ロード動作である。このとき、
先ずＰＳ＃及びＰ＃によりＡＴＢディレクトリを調べ、
一致するものがあれば、ディレクトリよりＳＰ＃に相当
するビットをリセットして、部分空間共有状態がリセッ
トされる。その後、上述したＭ，Ａ＝０，０のときの動
作を実行すれば、スレーブプロセッサとして、部分空間
ロードが可能となる。

Ｓ＝１の時はＡＴＢ506 、ディレクトリプロセッサレジ
スタ507 、部分空間レジスタ508 、比較器509,510 は上
記と機能的には同じであり、４Ｋバイトページ用であ
る。４Ｍバイトページ用ＡＴＢと４Ｋバイトページ用Ａ
ＴＢの使い分けは、大規模科学技術計算用等に４Ｋバイ
トページは小規模用のコマンド処理用等に使い分ける。
これは科学技術計算計算機といえどもいろいろな処理環
境に対応できることが要求されて来ているからである。

また、前述のアドレス変換バッファ制御命令のＭ，Ａ＝
１，１の機能は複数のプロセッサが同一のプログラムの
同一の空間を使用して実行することによりプログラム実
行のＴＡＴ（Turn Around Time）を短縮する手段を提供
するものである。

例えば、あるFortran プログラムのあるＤＯループ中の
要素０〜n-1 はプロセッサ０で、要素ｎ〜2n-1はプロセ
ッサ１で、要素２ｎ〜2n-1はプロセッサ３でという様に
夫々実行する場合、各プロセッサが同じ部分空間ページ
表を異ったＡＴＢにロードし使用することは性能的にも
ハードウェア量的にも得策ではなく、分担実行している
各プロセッサが同一部分空間ページ表を参照すれば良い
ことである。

第６図はアドレス変換バッファ（ＡＴＢ）に部分空間ペ
ージ表がロードされたあと、プロセッサから記憶装置を
アクセスする際の論理アドレスから実アドレスを得るた
めのブロック図を示したものであり、第５図と同等部分
は同一符号により示している。

記憶装置をアクセスする際、プロセッサよりプロセッサ
番号ＳＰ＃と、ＰＳ＃、ページ＃、ページ内アドレスＰ
ＲＡ（Page Relative Address）と、解釈される論理ア
ドレスとを受信する。受信したＳＰ＃とＰＳ＃でＡＴＢ
のディレクトリのプロセッサ番号レジスタ502 、部分空
間番号レジスタ503 を各々比較器504,505 で比較する。
一致したものがあると、その組のアンド回路605 の出力
が“１”となり、受信した論理アドレスのページ＃で指
定されたＡＴＢのエントリに格納されているページ記述
子がセレクタ607 で選択され、その出力に論理アドレス
のＰＲＡが結合されて記憶装置の実アドレスとなる。

もし、アンド回路605 のいずれも一致しない場合は、対
応する部分空間ページ表がＡＴＢにロードされておら
ず、よってアドレス変換できないため、アンド回路606
で例外検出を報告する。

発明の効果 以上説明したように、本発明によれば、複数台のプロセ
ッサと記憶装置間にアドレス変換装置を設け、該装置に
はアドレス変換バッファとディレクトリを組としたもの
とを複数組設け、プロセッサからのアドレス変換バッフ
ァにページ表をロードし有効にしたり、無効にすること
により、具備した複数組のアドレス変換バッファの組内
で必要に応じてアドレス変換バッファを使用できる柔軟
な情報処理装置を提供できるという効果がある。また、
各プロセッサ内にアドレス変換バッファを設ける場合に
比べて、ハードウェア量が少なくすることができると共
に、ハードウェア資源を有効に使用することができる。

また、異種のページサイズ用のアドレス変換バッファを
設けることにより、プログラムの規模に従ってこれ等を
使い分けるようにすれば、メモリの使用効率を向上でき
るという効果もある。

さらに、これ等アドレス変換バッファの一組を複数のプ
ロセッサで共有して使用可能とすることにより、アドレ
ス変換バッファの有効使用ができ、同じものをロードす
る時間が不要となり、システム性能の向上が図れる。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
はアドレス変換装置内の一組のＡＴＢと記憶装置内の部
分空間ページ表との関係を示す図、第３図（Ａ）はアド
レス変換バッファ制御命令の付随情報のフォーマット
図、（Ｂ）はそのＳ，Ｍ，Ａフィールドの制御態様を示
す図、第４図はアドレス変換バッファ制御命令の付随情
報中のＭ，Ａフィールドによる動作概念を示した図、第
５図はアドレス変換バッファのブロック図、第６図はプ
ロセッサからの論理アドレスから実アドレスを得るため
のブロック図である。 主要部分の符号の説明 501,506 ……ＡＴＢ 502,507 ……プロセッサ番号レジスタ 503,508 ……部分空間番号レジスタ 504,505, 509,510 ……比較器 512 ……制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数台のプロセッサと、これ等プロセッサ
   からの論理アドレスを実アドレスに変換するアドレス変
   換装置と、前記論理アドレスを前記実アドレスへ変換す
   るためのページ記述子が予め準備された複数のアドレス
   部分空間ページテーブルと、前記アドレス変換装置によ
   り変換された実アドレスによりアクセスされる記憶装置
   とを含む情報処理装置であって、前記アドレス変換装置
   は、前記部分空間ページテーブルを複数格納可能な複数
   のアドレス変換バッファと、前記アドレス変換バッファ
   に夫々対応して設けられ、それに格納された前記部分空
   間ページテーブルを特定する部分空間番号を格納する複
   数の部分空間番号レジスタと、前記アドレス変換バッフ
   ァに夫々対応して設けられ、それに格納された前記部分
   空間ページテーブルを使用するプロセッサを特定するプ
   ロセッサ番号を格納する複数のプロセッサ番号レジスタ
   と、前記プロセッサから必要とする部分空間ページテー
   ブルが指定されたとき、指定部分空間ページテーブルを
   空状態のアドレス変換バッファへ格納し、このバッファ
   に対応する部分空間番号レジスタとプロセッサ番号レジ
   スタとに対応する部分空間番号と指定プロセッサ番号と
   を夫々格納制御する手段と、前記プロセッサから不必要
   な部分空間ページテーブルが指定されたとき、それに対
   応するプロセッサ番号レジスタの対応プロセッサ番号を
   リセットする手段とを含むことを特徴とする情報処理装
   置。
2. 【請求項２】前記プロセッサ番号レジスタの各々には、
   対応部分空間ページテーブルを必要とする複数台のプロ
   セッサの番号が登録可能とされていることを特徴とする
   特許請求の範囲第１項の情報処理装置。
3. 【請求項３】前記アドレス変換バッファは、第１のペー
   ジサイズ用のアドレス変換バッファ群と、第２のページ
   サイズ用のアドレス変換バッファ群とを有し、これ等第
   １及び第２のアドレス変換バッファの全てには夫々対応
   して前記プロセッサ番号レジスタと前記部分空間番号レ
   ジスタとが設けられていることを特徴とする特許請求の
   範囲第１項若しくは第２項の情報処理装置。