JP3004278B2

JP3004278B2 - マルチプロセッサシステム

Info

Publication number: JP3004278B2
Application number: JP63296939A
Authority: JP
Inventors: 正幸池田; 守幸高村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 2000-01-31
Anticipated expiration: 2015-01-31
Also published as: JPH02141863A

Description

【発明の詳細な説明】〔概要〕物理的に分散された記憶装置（LM₀〜）を、それぞ
れ、独立に備えた複数個のプロセッシングエレメント
（PE_i,i＝0,1,〜）からなるマルチプロセッサシステム
における分散メモリアクセス手段に関し、マルチプロセッサシステム内の全記憶装置のアドレス
空間を、一元的にアクセスする構成では、自己の持つ記
憶装置のアドレス空間に対するアクセスも遅くなって、
システム性能が低下する問題を解消することを目的と
し、上記各プロセッシングエレメント（PE_i,i＝0,1,〜）
が持つ記憶装置（LM₀〜）のアドレス空間に、各記憶装
置（LM₀〜）の全アドレス空間を示すローカル空間
と、該ローカル空間を包含し、各プロセッシングエレ
メント（PE_i,i＝0,1,〜）の各記憶装置の全アドレス空
間の一部、又は全部を示すグローバル空間を設け、そ
れぞれ、独立なアドレスでアクセスする構成とし、上記
各プロセッシングエレメント（PE_i,i＝0,1,〜）が発行
する第１の命令では、上記ローカル空間をアクセス
し、上記各プロセッシングエレメント（PE_i,i＝0,1,
〜）が発行する第２の命令では、上記グローバル空間
をアクセスするように構成する。

〔産業上の利用分野〕

本発明は、物理的に分散された記憶装置（LM₀〜）
を、それぞれ、独立に備えた複数個のプロセッシングエ
レメント（PE_i,i＝0,1,〜）からなるマルチプロセッサ
システムにける分散メモリアクセス手段に関する。

最近の計算機システムに対するテクノロジーの進歩に
限界がある為、単体の計算機システムでの処理能力の向
上には限界がある。

一方、ユーザプログラムは益々巨大化して、然も、高
速処理を要求する動向にある。

そこで、複数個のプロセッシングエレメント（PE_i）
を並列に並べて、異なるプログラムを同時に実行するこ
とにより、データ処理の高速化を実現しようとすること
が行われる。

このとき、他のプロセッシングエレメント（PE_j）で
演算した結果を使用して自己のプロセッシングエレメン
ト（PE_j）での演算を行うことがよくあるが、この場合
には、他のプロセッシングエレメント（PE_j）の記憶装
置（LM_j）からのデータ転送が必要となる。

かかる、他のプロセッシングエレメント（PE_j）の記
憶装置（LO_j）からのデータ転送を可能にするアクセス
機構を備えたときに、該マルチプロセッサシステム全体
の処理能力を低下させないメモリアクセス手段が要求さ
れる。

〔従来の技術と発明が解決しようとする課題〕

第３図は従来の分散メモリアクセス方式を説明する図
であって、（ａ）はアドレス変換機構の一例を示し、
（ｂ）は従来方式による分散メモリに対するアクセスの
概念を示した図である。

通常、計算機システムは記憶装置のアドレス空間を、
ユーザに対して実記憶のアドレス空間より大きく見せ、
プログラムの作成を容易にさせる為、仮想記憶方式をと
ることが多い。

この場合、命令から発行される記憶装置に対するアク
セスアドレスは論理アドレスである為、該論理アドレス
（仮想アドレス）を実記憶アドレスに変換する為のハー
ドウェアが必要となる。

本図の（ｂ）は物理的に分散された記憶装置（LM₀,₁,
〜）11を、各々独立に持つ複数個のプロセッシングエレ
メント（PE_i,i＝0,1,〜）からなるマルチプロセッサシ
ステムにおいて、該マルチプロセッサシステムの全体の
記憶空間を一元的にアクセスできるような手段を備えた
場合のメモリアクセスの概念を示したものである。

この場合、各プロセッシングエレメント（PE_i,i＝0,
1,〜）１から発行される論理アドレスは、例えば、
（ａ）図に示した、64ビットで構成され、アドレス変換
機構12により、例えば、プロセッシングエレメント（PE
_i,i＝0,1,〜）識別子（PE−ID）と各プロセッシングエ
レメント（PE_i,i＝0,1,〜）１が持つ記憶装置（LM₀,₁,
〜）11内の実アドレス（32ビット）とに変換されること
で、上記一元管理された記憶空間を一元アクセスするこ
とができる。

しかし、このためにはアドレス変換のための構成が複
雑になり、処理時間も多く必要になる。

このようにすると、他のプロセッシングエレメントが
もつ記憶装置をアクセスする場合はこれでよいが、自己
の記憶装置をアクセスする場合にも、（ａ）図に示した
同じアドレス変換機構12を用いて同様にアドレス変換が
行われる。各プロセッシングエレメントで実行されるプ
ログラムでは自己の記憶装置11をアクセスすることが多
いことから、アドレス変換処理の分だけマルチプロセッ
サシステム全体の処理能力が下がるという問題があっ
た。

〔課題を解決するための手段〕

第１図は本発明の分散メモリアクセス手段の原理を示
した図である。

プロセッサと記憶装置とを有するプロセッシングエレ
メントを、ネットワークで複数個結合したマルチプロセ
ッサシステムであって、各プロセッシングエレメントは、通常命令により、自プロセッシングエレメント内の記憶
装置をアドレスするローカル空間を指定し、通常命令より大なるアドレス空間を指定できる特定命令
により、ネットワークを介してシステム全体に割り当て
られたグローバル空間をアドレスするように構成されたプロセッサと、通常命令により指定された論理アドレスを自プロセッシ
ングエレメント内の記憶装置の実アドレスに変換するロ
ーカルアドレス変換機構と、特定命令により指定された論理アドレスをネットワーク
内のプロセッシングエレメントの識別コードとそのプロ
セッシングエレメント内の記憶装置の実アドレスとに変
換するグローバルアドレス変換機構とを有し、ネットワークは、グローバルアドレス変換機構により
指定される識別コードのプロセッシングエレメント内の
記憶装置へのアドレシングを行うように構成する。

〔作用〕マルチプロセッサシステムは、各プロセッシングエレ
メント内の記憶装置として物理的に分散された形の巨大
メモリを有するが、頻度の高い通常命令による自プロセ
ッシングエレメント内の記憶装置へのアクセス時には高
速に変換されるので高速アクセスができ、システム全体
の処理速度を高く維持できる。一方、特定命令によれば
マルチプロセッサシステムのどこにあるデータでもアク
セスすることができる。すなわち、この場合はグローバ
ル空間は一元的に見える。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の分散メモリアクセス手段の原
理を示した図であり、第２図が本発明の一実施例を示し
た図であり、（a1），（a2）はアドレス変換機構の構成
例を示し、（ｂ）はあるプロセッシングエレメント（PE
_i）からのメモリ空間の見え方を示しており、ローカル
アドレス変換手段13,グローバルアドレス変換手段12
と，該グローバルアドレス変換機構12を使用できる特定
の命令手段が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら第２図によって、本発明
の分散メモリアクセス手段を説明する。

本発明においては、各プロセッシングエレメント（PE
_i,i＝0,1,〜）１が持っている記憶装置（LM_i,i＝0,1,
〜）にローカル空間と，グローバル空間の２つの空
間を設けて、該ローカル空間は、それぞれのプロセッ
シングエレメント（PE_i,i＝0,1,〜）１が発行する通常
の命令でしかアクセスできないように、該ローカル空間
に対するアドレスのビット幅を小さく、例えば、４バ
イトとし、（a1）図に示したローカルアドレス変換手段
13で論理アドレス→実アドレス変換を高速に行えるよう
にする。

そして、グローバル空間は、それぞれのプロセッシ
ングエレメント（PE_i,i＝0,1,〜）１が発行する特定の
命令、例えば、あるプロセッシングエレメント（PE_i）
１から他のプロセッシングエレメント（PE_j）１の記憶
装置（LM_j）11をアクセスできるように、該グローバル
空間に対するアドレスのビット幅は大きく、例えば、
８バイトとし、（a2）図に示したグローバルアドレス変
換手段12で論理アドレス→実アドレス変換を行う為、上
記ローカルアドレス変換手段13に比較して変換時間が長
くなる。

（ｂ）図にあるプロセッシングエレメント（PE_i）１
から見た当該マルチプロセッサシステムのメモリ空間の
見え方を示したもので、本発明においては、該プロセッ
シングエレメント（PE_i）１からのメモリ空間が２つ存
在するようにした所に特徴がある。

即ち、通常命令でローカル空間をアクセスした場合
には、小さいビット幅（例えば、４バイト幅）のローカ
ルアドレス変換手段13により、自己の記憶装置（LM_i）1
1にのみマッピングされることで、グローバル空間に
属する領域（第１図の斜線で示した部分）でも高速アク
セスが可能となる。

該プロセッシングエレメント（PE_i）１が特定の命令
を使用してグローバル空間をアクセスした場合には、
大きいビット幅（例えば、８バイト幅）のグローバルア
ドレス変換手段12により、自己の記憶装置（LM_i）11は
勿論、他の全てのプロセッシングエレメント（PE_j）１
の記憶装置（LM_j）11に対してマッピングされ、当該マ
ルチプロセッサシステムの全メモリ空間が、ユーザから
一元的に見ることができる。

このように、本発明は、物理的に分散された記憶装置
（LM₀〜）を、それぞれ、独立に備えた複数個のプロセ
ッシングエレメント（PE_i,i＝0,1,〜）からなるマルチ
プロセッサシステムにおいて、記憶装置に階層（上位階
層の高速メモリ→低位階層の低速メモリ）を設け、共用
のメモリ空間（グローバル空間）が自己の記憶装置
（LM_i）上にある場合には、上位階層のアクセス手段、
即ち、通常の命令によるアクセス手段で高速にアクセス
できるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の分散メモリア
クセス手段は、物理的に分散された記憶装置（LM₀〜）
を、それぞれ、独立に備えた複数個のプロセッシングエ
レメント（PE_i,i＝0,1,〜）からなるマルチプロセッサ
システムにおいて、上記各プロセッシングエレメント
（PE_i,i＝0,1,〜）が持つ記憶装置（LM₀〜）のアドレス
空間に、各記憶装置（LM₀〜）の全アドレス空間を示す
ローカル空間と、該ローカル空間を包含し、各プロ
セッシングエレメント（PE_i,i＝0,1,〜）の各記憶装置
の全アドレス空間の一部、又は全部を示すグローバル空
間を設け、それぞれ、異なるビット幅（ローカル空間
へのアクセスアドレスのビット幅＜グローバル空間への
アクセスアドレスのビット幅）のアドレスでアクセスす
る構成として、上記各プロセッシングエレメント（PE_i,
i＝0,1,〜）が発行する第１の命令（通常命令）では、
上記ローカル空間をアクセスし、上記各プロセッシン
グエレメント（PE_i,i＝0,1,〜）が発行する第２の命令
（特定の命令）では、上記グローバル空間をアクセス
するようにしたものであるので、該マルチプロセッサシ
ステム内のグローバル空間がユーザから一元的に見え
ると共に、自己の記憶装置（LM_i）にマッピングされた
領域（第１図で斜線で示した部分）に対しては、ローカ
ル空間として、通常の命令でアクセスすることにより
高速アクセスが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の分散メモリアクセス手段の原理を示し
た図，第２図は本発明の一実施例を示した図，第３図は従来の分散メモリアクセス方式を説明する図，である。図面において、１はプロセッシングエレメント（PE₀,₁,〜）， 11は記憶装置（LM₀,₁,〜）， 12はグローバルアドレス変換手段，又は、アドレス変換
手段， 13はローカルアドレス変換手段，はローカル空間，はグローバル空間，をそれぞれ示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−52261（ＪＰ，Ａ) 特開昭60−175161（ＪＰ，Ａ) 特開昭56−155465（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】プロセッサと記憶装置とを有するプロセッ
シングエレメントを、ネットワークで複数個結合したマ
ルチプロセッサシステムであって、各プロセッシングエレメントは、通常命令により自プロセッシングエレメント内の記憶装
置をアドレスするローカル空間を指定し、通常命令より
大なるアドレス空間を指定できる特定命令によりネット
ワークを介してシステム全体に割り当てられたグローバ
ル空間をアドレスするように構成されたプロセッサと、通常命令により指定された論理アドレスを自プロセッシ
ングエレメント内の記憶装置の実アドレスに変換するロ
ーカルアドレス変換機構と、特定命令により指定された論理アドレスをネットワーク
内のプロセッシングエレメントの識別コードとそのプロ
セッシングエレメント内の記憶装置の実アドレスとに変
換するグローバルアドレス変換機構と、を有することを特徴とするマルチプロセッサシステム。