JPH03211651A

JPH03211651A - データ処理装置

Info

Publication number: JPH03211651A
Application number: JP2008041A
Authority: JP
Inventors: Shoji Taniguchi; 章二谷口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-01-17
Filing date: 1990-01-17
Publication date: 1991-09-17
Anticipated expiration: 2013-11-11
Also published as: JP2823625B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第８図〜第１０図）発明が解決しようとする課題課題を解決するための手段原理説明図（第１図）作用実施例実施例のブロック図（第２図）メモリの格納状態（第３図）詳細実施例のブロック図（第４図）状態遷移図（第５図）詳細実施例のタイミングチャート（第６図）詳細実施例
のメモリ格納状態（第７図）発明の効果〔概要〕装置内部でダイレクトメモリアクセス転送処理を行うデ
ータ処理装置に係り、特に不定長ブロックデータを処理
するデータ処理装置に関し、不定長ブロックデータのダ
イレクトメモリアクセス転送を行うデータ処理装置にお
いて、バッファ領域の利用効率を高め、データ処理が簡
単なデータ処理装置を提供することを目的とし、メモリ
と、データのダイレクトメモリアクセス転送を行うダイ
レクトメモリアクセス制御部と、を備えたデータ処理装
置において、前記メモリは複数の不定長ブロックデータ
を格納するための連続する格納領域を有する格納部と、
前記格納部に格納された各不定長ブロックデータの占有
領域を示す領域情報を記憶する領域情報格納部と、を備
え、前記ダイレクトメモリアクセス制御部は前記不定長
ブロックデータを前記格納部の連続的な領域に転送する
連続領域転送制御部を備えるように構成する。

〔産業上の利用分野〕

本発明は、装置内部でダイレクトメモリアクセス（ＤＭ
Ａ）転送処理を行うデータ処理装置に係り、特に不定長
ブロックデータを処理するデータ処理装置に関する。

不定長ブロックデータの処理を行うデータ処理装置にお
いて、処理すべきデータをＤＭＡ転送によりメモリ内に
一時的に格納する場合がある。この−時的に格納された
不定長ブロックデータ群は、後に各不定長ブロックデー
タ単位で処理を行う必要がある。したがって、各不定長
ブロックデータ単位で認識可能にメモリ内に格納しなけ
ればならない。

〔従来例〕

第８図に従来のデータ通信装置の概要ブロックを示す。

データ通信装置５０は、外部からシリアルに転送された
データを受信しシリアル／パラレル変換（以下、Ｓ／Ｐ
変換と呼ぶ。）を行う受信部９と、受信部９でパラレル
データに変換された受信データをＤＭＡ転送するための
制御を行うＤＭＡ制御部５１と、データ通信装置５０全
体の制御を行うためのＣＰＵｌ０と、データを転送する
ためのデータバス３と、アドレス情報を転送するための
アドレスバス４と、データを格納するメモリ５２と、を
備えて構成されている。

メモリ５２には受信データを一時的に格納するための受
信バッファ部５３と、受信バッファ部５３内の格納状態
を示すためのディスクリブタ部５４と、が設けられてい
る。

受信バッファ部５３は第９図に示すように一度に転送さ
れる不定長ブロックデータの最大炎の領域を有する複数
の受信バッファＢＦ　　、ＢＦ２、・・・　ＢＦ　　を
備えて構成されている。

ディスクリブタ部５４は、第９図に示すように受信バッ
ファを指定するポインタ部ＰＰ　　、２・・・　Ｐ　および転送したデータのバイト数が記録さ
れるサイズ部Ｓ　　８２、・・・　Ｓ　を有する複１１数のディスクリブタＤＥ　　ＳＤＥ　　、・・・　ＤＥ
ｎ２が設けられており、各ディスクリブタは各受信バッファ
に一対一に対応している。

ここで、データ処理装置において取り扱う不定長ブロッ
クデータのデータ形式についてＨＤＬＣ（Ｈｉｇｈ　１
ｅｂｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ　ｐｒ
ｏｃｅｄｕｒｅ）のフレーム形式のデータを例にあげて
説明する。

ＨＤＬＣにおける１フレームは、例えば、第１０図に示
すように、フレームの開始を示す１バイトの開始フラグ
と、後述する制御情報を受信すべき１つもしくは複数の
二次局または１つの複合局の指定、または、実行した動
作または状態を報告した二次局または複合局の表示に使
用される１または２バイトのアドレス情報と、相手局に
対する動作の指令または指令に対する応答に用いられる
１または２バイトの制御情報と、最大炎があらかじめ定
められた不定長の転送データと、ビット誤り検出用の２
バイトのフレームチエツクシーケンスと、データの終了
を示す１バイトの終了フラグと、を備えて構成されてい
る。このように転送データが最大炎があらかじめ定めら
れた不定長のデータであるため、フレーム自体も不定長
のブロックデータとなる。

次に、動作について説明する。ここで、第１受信バッフ
ァＢＦ、および第２受信バツフアＢＦ２にはすでに受信
データＤ　１受信データＤ２がそれぞれ格納されている
ものとする。

受信部９は外部よりシリアルデータを受信するとパラレ
ルデータに変換し、ＤＭＡ制御部５１に転送要求を行う
。Ｄ　Ｍ　Ａ制御部５１は要求を受は付けると、メモリ
５２のディスクリブタ部５４のいまだデータが格納され
ていない受信バッファである図示しない第３受信バツフ
アＢＦ３に対応する第３デイスクリブタＤ　Ｅ　３のポ
インタ部Ｐ３に格納されたアドレスをアドレスバス４を
介して読み込み、ポインタ部Ｐ３が示すアドレスに存在
する第３受信バツフアＢ　Ｆ　ａにデータバス３を介し
て受信データを転送する。転送が終了すると第３デイス
クリブタＤ　Ｅ　ａのサイズ部Ｓ３に転送した受信デー
タのバイト数を書き込む。以下、不定長データを受信す
るごとに同様の動作を行う。

〔発明が解決しようとする課題〕

上記従来のデータ処理装置においては、各受信バッファ
のうちデータが書き込まれていない未使用の空領域は他
に用いられることはない。したがって、各受信バッファ
領域の空領域の総計が不定長ブロックデータの最大デー
タ長より大きい場合でも、これらの領域を利用すること
が出来ず、無駄な領域となり、不必要に受信バッファ領
域を確保しなければならないという問題点があった。ま
た、各不定長ブロックデータが不連続な領域に格納され
ているため、複数の不定長ブロックデータに対し、同様
な処理を行う場合などには制御部のアクセスが複雑にな
ってしまうという問題点があった。

そこで本発明は、不定長ブロックデータのＤＭＡ転送を
行うデータ処理装置において、バッファ領域の利用効率
を高め、データ処理が簡単なデータ処理装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明の原理構成図を第１図に示す。

データ処理装置１はデータのＤＭＡ転送を行うＤＭＡ制
御部２と、データの受は渡しを行うデータバス３と、ア
ドレスの受は渡しを行うアドレスバス４とデータを格納
するメモリ５とを備えて構成されている。

ＤＭＡ制御部２は、不定長ブロックデータをメモリの格
納部の連続する領域に順次転送する連続領域転送制御部
６を備えて構成されている。

メモリ５は複数の不定長ブロックデータを格納する連続
する記憶領域を有する格納部７と、格納部に格納された
不定長ブロックデータの占有領域を示す領域情報を格納
する領域情報格納部８を備えて構成されている。

〔作用〕ＤＭＡ制御部２は、外部よりのデータの転送要求を受は
付けると、連続領域転送制御部にデータの転送を指示す
る。連続領域転送制御部６はメモリの領域情報格納部８
から領域情報■　を読出し、それに基づいて格納部の第
ｎ領域Ａ　に格納する。

当該データの格納が終了すると、連続領域転送制御部は
第ｎ領域Ａ　に連続する第（ｎ＋１）領域Ａ　　を意味
する格納情報■　　を領域情報格納ｎ＋ｉ　　　　　　
　　　　　ｎ＋１部８に格納する。再び外部よりのデータの転送要求がＤ
ＭＡ制御部２に出されると、連続領域転送制御部６は領
域情報格納部８の第（ｎ＋１）領域を意味する領域情報
■　　を読出し、当該データｎ＋１を第（ｎ＋１）領域Ａ　に格納する。

したがって、複数のデータはメモリ５の格納部７に連続
して格納されることとなる。

〔実施例〕

第２図乃至第７図を参照して本発明の詳細な説明する。

第２図に本発明の実施例のブロック図を示す。

第８図の従来例と同一の部分には同一の符号を付し詳細
な説明は省略する。

第８図の従来例と異なる点はメモリ１１に受信データを
連続した領域に格納する共通受信バッファ１２および格
納した受信データの格納情報を記録するフレーム情報テ
ーブル１３を設けた点と、Ｄ　Ｍ　Ａ制御部３内にデー
タを連続した領域に格納する連続領域転送制御部６を備
えた点である。

第３図に共通受信バッファ１２およびフレーム情報テー
ブル１３の概要構成を示す。

フレーム情報テーブル１３は、各受信データを格納した
先頭アドレスを格納する複数の先頭アドレス部Ｈ、Ｈ、
・・・と、データの有無を示すた２めのステータス部Ｃ、Ｃ、・・・とを備えて構成２されており、先頭アドレス部およびステータス部は１つ
づつ対となってディスクリブタＤ　Ｅ　ｉ、ＤＥ　　、
・・・を構成している。

次に、動作について説明する。なお、初期状態において
は共通受信バッファ１２にはデータは格納されていない
ものとする。

受信部９が受信データを受信するとＤＭＡ制御部２にデ
ータの転送を要求する。ＤＭＡ制御部３の連続領域転送
制御部６は第１デイスクリブタＤＥ１の先頭アドレス部
Ｈ１を読み込み、この先頭アドレス部Ｈ１によって指示
されたアドレスを先頭アドレスとして、アドレスを増加
させながら受信データを１バイトづつ転送する。

受信データＤ１を転送し終わると連続領域転送制御部６
は第１デイスクリブタＤ　Ｅ　＋のステータス部ＣＩに
有効データ有りの状態情報を書き込み、さらに、先頭ア
ドレス部Ｈ１に受信したデータの転送先アドレスを書き
込む。その後、ＤＭＡ制御部２は転送要求待ち状態にな
る。以後は、データ転送要求ごとに同様の動作を行う。

第４図乃至第７図を参照して本発明のより詳細な実施例
を説明する。

第２図の実施例と同一の部分には同一の符号を付し詳細
な説明は省略する。

データ通信装置１００は、外部よりフレーム形式で送信
されてくるシリアルデータをＳ／Ｐ変換する受信部９と
、受信部９でＳ／Ｐ変換されたパラレルデータをメモリ
へＤＭＡ転送するＤＭＡ制御部２と、受信データの処理
および装置全体の制御を行うＣＰＵＩ　Ｏと、データを
記憶するメモリ１１と、データをデータ通信装置内で受
は渡しするデータバス３と、アドレスを受は渡しするア
ドレスバス４と、を備えて構成されている。なお、以下
においては、８ビツトのデータバスおよび２４ビツトの
アドレスバスを備えているものとして説明する。

メモリ１１は、受信したフレームデータを書き込む連続
した領域を有する共通受信バッファ１２と、各フレーム
データの格納領域の境界を示す境界情報を書き込むフレ
ーム情報テーブル１３と、を備えて構成されている。

受信部９は３つのシフトレジスタ１４．１５．１６と、
フラグ検出および零削除制御を行う検出制御部１７と、
受信データに付加されてくるＣ　ＲＣ（Ｃｙｃｌｉｃ　
Ｒｅｄｕｎｄａｎｃ７　Ｃｈｅｃｋ　）コードのエラー
チエツクを行うＣＲＣチエッカ１８と、受信データのオ
ーバーフローを防ぐためのバッファとして用いる受信Ｆ
　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏ＋Ｎ
）１９と、を備えて構成されている。

シフトレジスタ１４と検出制御部１７は協働して、受信
データの開始フラグおよび終了フラグの検出ならびに自
動挿入されている零削除の制御を行う。

シフトレジスタ１５およびシフトレジスタ１６は、ＣＲ
Ｃコードが後述する受信ＦＩＦＯに取り込まれないよう
にする。

受信部制御回路２０は受信部９の状態をＤＭＡ制御部２
へ知らせる状態通知信号ＥＯＦおよびＤＭＡ転送要求信
号ＤＲＱを発生する信号発生回路（図示せず）を備えて
構成されている。

ＤＭＡ制御部２は受信部９からの状態通知信号ＥＯＦお
よびＤＭＡ転送要求信号ＤＲＱによって状態遷移しＤＭ
Ａ転送動作を実行するＤＭＡ制御部制御回路２１と、各
種データを記憶するＤＭＡレジスタ部２２と、を備えて
構成されている。

ＤＭＡレジスタ部２２は、フレーム情報テーブル１３の
情報書込み番地を記憶する各８ビツトの３つのレジスタ
ＤＰＲ（Ｌ）　　ＤＰＲ（Ｍ）ＤＰＲ（Ｈ）（以下、こ
れら３つのレジスタを１つのレジスタとして取り扱う場
合にはＤＰＲ（Ｌ、ＭＳＨ）と表現する。）と、データ
を書き込む番地を記憶する各８ビツトの３つのレジスタ
ＡＤＤＲ（Ｌ）　、ＡＤＤＲ（Ｍ）　、ＡＤＤＲ（Ｈ）
レジスタ（以下、これら３つのレジスタを１つのレジス
タとして取り扱う場合にはＡＤＤＲ（Ｌ。

Ｍ、Ｈ）と表現する。）と、受信ツク・ソファの残りバ
イト数を記憶する２つのレジスタＢＣＲ（Ｌ）、ＢＣＲ
（Ｈ）（以下、これら２つのレジスタを１つのレジスタ
として取り扱う場合にはレジスタＢＣＲ（ＬＳＨ）と表
現する。）と、を備えて構成されている。

なお、以下の説明においては、レジスタＤＰＲ（ＬＳＭ
、Ｈ）はフレーム情報テーブルへのデータ書き込みごと
にインクリメントして更新されるものとし、ＡＤＤＲ（
Ｌ、ＭＳＨ）は受信データのバッファへの書込み終了毎
にインクリメントされ更新されるものとし、レジスタＢ
ＣＲ（Ｌ、Ｈ）は受信データのバッファへの書込み毎に
デクリメントして更新されるものとする。

次にフレーム形式の不定長ブロックデータを受信すると
きのＤＭＡ制御部２の動作について第５図の状態遷移図
を参照して説明する。

停止状態Ｃ１にあるＤＭＡ制御部２は、状態通知信号Ｅ
ＯＦが反転状態（すなわち、ＥＯＦ＝“Ｈ″）となると
、データ待ち状態Ｃ２に遷移する。次に、ＤＭＡ転送要
求信号ＤＲＱが出力されると、ＤＭＡ制御部２は、デー
タ転送状態Ｃ３に遷移する。その後、データ転送が終了
すると、ＤＭＡ制御部２は、再びデータ待ち状態Ｃ２に
遷移する。ＤＭＡ制御部２はデータ待ち状態Ｃ２におい
て状態通知信号ＥＯＦが“Ｈ″になるとさらに反転する
と、転送されたデータをテーブルに書き込むテーブル書
込状態Ｃ４に遷移する。その後、テーブル書込終了後、
停止状態Ｃ１に遷移する。

以後は、同様の動作を繰り返すこととなる。

次に、フレーム形式の不定長ブロックデータを受信する
ときのＤＭＡ制御部２の詳細動作について第６図のタイ
ミングチャートを参照して説明する。

まず、初期設定として、ＣＰＵ１０によりＤＭＡレジス
タ部２２のレジスタＤＰＲ（Ｌ、Ｍ。

Ｈ）にフレーム情報を格納すべきフレーム情報テーブル
の格納先頭アドレスＨＯＴが書込まれ、レジスタＡＤＤ
Ｒ（Ｌ、Ｍ、Ｈ）にデータを書き込むべき受信バッファ
領域のデータ書込先頭アドレスＨＯＢが書込まれ、レジ
スタＢＣＲ（Ｌ、Ｈ）に使用可能領°域の全バイト数す
なわち共通受信バッファの全バイト数が書込まれている
ものとする。

時刻ｔ１において、受信部９により受信フレーム形式デ
ータの開始フラグが検出されると、状態通知信号ＥＯＦ
が“Ｌ”となり、ＤＭＡ制御部２は停止状態からデータ
待ち状態Ｃ２になる。

その後、第１番目のデータがレジスタ１４および検出制
御部１７によりフラグ検出および零削除が行われ、レジ
スタ１５およびレジスタ１６を介して受信ＰＩＦＯ１９
に入力されると、時刻ｔ２において受信部９はＤＭＡ転
送要求償号ＤＲＱを“Ｈ”にしＤＭＡ制御部２のＤＭＡ
制御部制御回路２１に対し、ＤＭＡ転送要求を出す。こ
れによりＤＭＡ制御部制御回路２１はデータ待ち状態か
らデータ転送状態へと状態遷移する。

次に時刻ｔ３においてＤＭＡ制御部制御回路２１はバス
権要求償号Ｅ（ＲＱをＩＩ　Ｈｓにし、ＣＰＵｌ０に対
してバス権を要求する◇時刻ｔ４において、バス権の要
求に対してＣＰＵｌ０はバス権許可信号ＨＡＣＫを“Ｈ
″にする。これと同時にＤＭＡ制御部２はバス制御信号
ＩＲＤをＨ′にし、レジスタＡＤＤＲ（Ｌ。

Ｍ、Ｈ）から受信バッファ領域の格納先頭アドレスＨＯ
Ｂをアドレスバスに出力する。さらにＤＭＡ制御部２は
メモリ書込信号ＭＷＲを“Ｈ”にして、メモリ書込可能
状態とする。

時刻ｔ５においてＤＭＡ制御部制御回路２１はＤＭＡ転
送受付信号ＤＡＣＫを“Ｈ”にして、受信部９に対して
ＤＭＡ転送要求を受は付けたことを示す。さらにバス制
御信号ＩＲＤを“Ｌ”にして受信ＰＩＦ０１９に受信デ
ータ、すなわち、第１データｄ１をデータバス３に出力
するように要求する。これによりデータバス３には受信
ＰＩＦＯ１９の受信したフレームデータ内の第１データ
ｄ１が出力される。

時刻ｔ６においてＤＭＡ制御部はメモリ書込信号ＭＷＲ
をＬ“にしてデータバス３に出力されているデータ、す
なわち第１データｄ１をメモリ１１の格納先頭アドレス
（ＨＯＢ）に相当する共通受信バッファ１２の領域に転
送する。

時刻ｔ７においてＤＭＡ制御部制御回路２１は、転送要
求受付信号ＤＡＣＫを“Ｌ”にする。また、ＤＭＡ制御
部２はバス制御信号ＩＲＤを“Ｈ”にし、メモリ書込信
号ＭＷＲを”Ｈ”にする。

時刻ｔ８において、ＤＭＡ制御部制御回路２１はバス権
要求信号ＨＲＱを“Ｌ”にしてバス権を放棄する。さら
にレジスタＡＤＤＲ（Ｌ、ＭＳＨ）およびレジスタＢＣ
Ｒ（Ｌ、Ｈ）を更新し、データ待ち状態になる。

時刻ｔ９において、ＣＰＵＩ　Ｏはバス権受付信号ＨＡ
ＣＫを“Ｌ”にする。

その後、受信部９からの新たなりＭＡ転送要求信号ＤＲ
Ｑデータ転送要求が出されると、上記の動作を繰り返し
、順次アドレス（ＨＯＢ＋１）、（ＨＯＢ＋２）　、−
（ＨＯＢ＋Ｎ−１）（７）それぞれにＩＫ２データｄ　
１第３データｄ　１・・・、第３ＮデータｄＮを転送する。このように受信部９で終了フ
ラグを検出するまで上記の動作が繰り返され、データの
転送が行われることになる。

時刻ｔｌｏにおいて受信部９で終了フラグを検出すると
、状態通知信号ＥＯＦは“Ｌ”になり、ＤＭＡ制御部２
はテーブル書込状態に遷移する。

時刻ｔ１１において、ＤＭＡ制御部制御回路２１は自動
的にバス権要求信号ＨＲＱを“Ｈ”にしてＣＰＵｌ０に
対しバス権を要求する。

時刻ｔ　において、ＣＰＵｌ０はバス権受付信２号ＨＡＣＫを“Ｈ”にする。これによりＤＭＡ制御部２
はバス制御信号ＩＲＤを“Ｈ”にし、アドレスバス４に
レジスタＤＰＲ（Ｌ、ＭＳＨ）から読出したフレーム情
報テーブルの格納先頭アドレス（ＨＯＴ）を出力する。

同時にメモリ書込信号ＭＷＲを“Ｈ”にしてメモリを書
込み可能状態にさせる。

時刻ｔ１３において、ＤＭＡ制御部制御回路２１は１６
進数の１、すなわち、“ＯＩＨ”をデータバス３に出力
する。この“ＯＩＨ”は書き込まれたディスクリブタの
先頭アドレス部が有効であることを示すステータスであ
る。

時刻ｔ１４において、ＤＭＡ＠御部は前記“ＯＩＨ”を
ＨＯＴで示されるアドレス、すなわち、第７図に示すス
テータス部Ｃ１に書き込む。

時刻ｔ１５において、ＤＭＡ制御部はＭＷＲを”Ｈ″に
する。

時刻ｔ１６において、ＤＭＡ制御部はバス権要求信号Ｈ
ＲＱを“Ｌ”にしてバス権を放棄する。

時刻ｔ１７において、ＣＰＵｌ０はバス権受付信号ＨＡ
ＣＫを”Ｌ”にする。

時刻ｔ１８において、再びＤ　Ｍ　Ａ　ｔＡ！１７部制
御回路２１は自動的にバス権要求信号ＨＲＱを“Ｈ”に
してＣＰＵｌ０に対しバス権を要求する。

時刻ｔ１９において、ＣＰＵＩ　Ｏはバス権受付信号Ｈ
ＡＣＫをＨ’にする。これによりＤＭＡ制御部はバス制
御信号ＩＲＤをＨ”にし、アドレスバスにレジスタＤＰ
Ｒ（Ｌ、Ｍ、Ｈ）から読出した情報テーブルの格納先頭
アドレス（ＨＯＴ　＋１）を出力する。同時にメモリ書
込信号ＭＷＲを“Ｈ”にしてメモリを書込み可能状態に
させる。

時刻ｔ２Ｇにおいて、ＤＭＡ制御部制御回路２１は、デ
ータバス３にレジスタＡＤＤＲ（Ｌ）の内容を出力する
。

時刻ｔ２１において、ＤＭＡ制御部制御回路２１はレジ
スタＡＤＤＲ（Ｌ）の内容をフレーム情報テーブル１３
上の（ＨＯＴ）で示されるアドレスに書き込む。

時刻ｔ２２において、ＤＭＡ制御部制御回路２１はメモ
リ書込信号ＭＷＲを＋ｔ　Ｈｓにする。

時刻ｔ２３において、ＤＭＡ制御部はバス権要求信号Ｉ
ＲＱを“Ｌ”にしてバス権を放棄する。

時刻ｔ２４において、ＣＰＵはバス権受付信号を“Ｌ”
にする。

以下、時刻ｔ１８〜ｔ２４の処理と同様の処理を繰り返
し、フレーム情報テーブル１３のアドレス（ＨＯＴ＋２
）、（）（ＯＴ＋３）にそれぞれしジスタＡＤＤＲ（Ｍ
）　、レジスタＡＤＤＲ（Ｈ）の内容を書き込む。この
ようにして第７図に示す先頭アドレス部Ｈ１に当該フレ
ーム形式データの共通受信バッファ１２における先頭ア
ドレスが格納されることとなる。

その後、時刻ｔ２５においてＤＭＡ制御部２は停止状態
となる。

以上の説明のように、フレーム形式のデータを受信する
ごとに上記一連の動作を繰り返す。

第７図に第２番目のフレーム形式データＤ２を受信後の
メモリ１１のフレーム情報テーブル１３および共通受信
バッファ１２の状態を示す。図中斜線部はＤＭＡ制御部
２によってすでにデータが書き込まれた領域を示してお
り、先頭アドレス部Ｈ２に次にフレーム形式データが格
納されるべき共通受信バッファ１２の領域の先頭アドレ
スが格納されている。また、ステータス部Ｃ３には、未
だデータが転送されていないことを示す“ＯＯＨ”が書
き込まれたままである。

以上説明したように、各フレーム形式のデータを共通受
召バッファ１２の連続する領域に格納することができる
とともにフレーム情報テーブル１３の情報により、ＣＰ
Ｕが各フレーム形式のデータの境界を認識することが可
能である。

以上の実施例においては、すでに格納した不定長ブロッ
クデータの最終アドレス＋１のアドレスを先頭アドレス
とする領域に次の不定長ブロックデータを格納するよう
に構成していたが、最終アドレス十Ｎ　（Ｎは正の整数
）なるアドレスを先頭アドレスとする領域に次の不定長
ブロックデータを格納するように構成することも可能で
ある。ただし、この場合においてＮは小さいもののほう
が無駄な空き領域を少なくする上では望ましい。

また、本実施例では領域情報として各フレームのデータ
が格納された領域の先頭アドレスを用いたが、各格納領
域のバイト数を用いても同様の効果が得られる。

〔発明の効果〕

本発明は以上の説明のように、不定長ブロックデータを
格納部内の連続する領域に格納することができるので、
無駄な空き領域を削減することができ、格納部の利用効
率を向上させることができる。

また、不定長データを連続する領域に格納することによ
りＣＰＵが各不定長ブロックデータに同一の処理を行う
場合にはアクセス処理が簡単になる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の実施例のブロック図、第３図は第２図
の実施例のメモリ格納状態説明図、第４図は本発明の実施例のより詳細なブロック図、第５図は第４図の実施例の状態遷移説明図、第６図は第
４図の実施例のタイミングチャート、第７図は第４図の
実施例のメモリの格納状態説明図、第８図は従来例のブロック図、第９図は従来のメモリの格納状態説明図、第１０図はＨ
ＤＬＣのデータ形式説明図である。１・・・データ処理装置２・・・ＤＭＡ制御部３・・・データバス４・・・アドレスバス５・・・メモリ６・・・連続領域転送制御部７・・・格納部８・・・領域情報格納部９・・・受信部１０・・・ＣＰＵ１１・・・メモリ１２・・・共通受信バッファ１３・・・フレーム情報テーブル１４．１５．１６・・・シフトレジスタ１７・・・検出
制御部１８・・・ＣＲＣチエッカ１９−・・受信ＦＩＦＯ２０・・・受信部制御回路１・・・ＤＭＡ制御部制御回路２・・・ＤＭＡレジスタ部

Claims

【特許請求の範囲】メモリ（５）と、データのダイレクトメモリアクセス転
送を行うダイレクトメモリアクセス制御部（２）と、を
備えたデータ処理装置において、前記メモリ（５）は複
数の不定長ブロックデータを格納するための連続する格
納領域を有する格納部（７、１２）と、前記格納部（７
、１２）に格納された各不定長ブロックデータ（Ｄ＿１
、Ｄ＿２、Ｄ＿３、Ｄ＿４）の占有領域（Ａ＿ｎ、Ａ＿
ｎ＿＋＿１）を示す領域情報（Ｉ＿ｎ、Ｉ＿ｎ＿＋＿１
）を記憶する領域情報格納部（８、１３）を備え、前記ダイレクトメモリアクセス制御部（２）は前記不定
長ブロックデータを前記格納部（７、１２）の連続的な
領域に転送する連続領域転送制御部（６）を備えたこと
を特徴とするデータ処理装置。