JPH0476148B2 - - Google Patents
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- Publication number
- JPH0476148B2 JPH0476148B2 JP61017135A JP1713586A JPH0476148B2 JP H0476148 B2 JPH0476148 B2 JP H0476148B2 JP 61017135 A JP61017135 A JP 61017135A JP 1713586 A JP1713586 A JP 1713586A JP H0476148 B2 JPH0476148 B2 JP H0476148B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- reception
- transmission
- buffer memory
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 8
- 230000007175 bidirectional communication Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 2
- 230000006870 function Effects 0.000 claims 2
- 238000009825 accumulation Methods 0.000 claims 1
- 230000006854 communication Effects 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ伝送システムにおける受信制
御方式に関する。
御方式に関する。
従来、データ伝送システムにおける受信制御方
式は、ノードに設けられている受信バツフアメモ
リに、データ伝送路からの受信データの蓄積が終
了すると、受信完了という割込みを発明して、受
信制御プログラムに通知し、受信制御プログラム
は、受信完了の割込みが発生したことを検出する
と、受信バツフアメモリ内に蓄積されている受信
データに含まれている受信データ長の情報を読み
取り、受信データ長を解釈して、このデータ長だ
け受信バツフアメモリ内にある受信データを主メ
モリにDMA転送するための受信DMAコマンド
を起動していた。
式は、ノードに設けられている受信バツフアメモ
リに、データ伝送路からの受信データの蓄積が終
了すると、受信完了という割込みを発明して、受
信制御プログラムに通知し、受信制御プログラム
は、受信完了の割込みが発生したことを検出する
と、受信バツフアメモリ内に蓄積されている受信
データに含まれている受信データ長の情報を読み
取り、受信データ長を解釈して、このデータ長だ
け受信バツフアメモリ内にある受信データを主メ
モリにDMA転送するための受信DMAコマンド
を起動していた。
上述したデータ伝送システムにおける受信制御
方式では、伝送されるデータ長が可変であるため
受信制御プログラムは、データ伝送路から受信し
たデータを主メモリに格納するためには、受信デ
ータを受信バツフアメモリに蓄積後発生する受信
完了の割込みを処理し、受信バツフアメモリ内の
受信データ長を読んで、受信データのデータ長を
知り、このデータ長だけ、受信バツフアメモリ内
の受信データを主メモリにDMA転送するための
受信DMAコマンドを起動するので、受信制御に
要する処理時間が増加するという問題点がある。
方式では、伝送されるデータ長が可変であるため
受信制御プログラムは、データ伝送路から受信し
たデータを主メモリに格納するためには、受信デ
ータを受信バツフアメモリに蓄積後発生する受信
完了の割込みを処理し、受信バツフアメモリ内の
受信データ長を読んで、受信データのデータ長を
知り、このデータ長だけ、受信バツフアメモリ内
の受信データを主メモリにDMA転送するための
受信DMAコマンドを起動するので、受信制御に
要する処理時間が増加するという問題点がある。
本発明は、データ伝送システムの各ノードの受
信制御部において、データ伝送路から受信バツフ
アメモリへ受信データの蓄積が終了すると、受信
制御プログラムに対しては、受信完了の割込みを
発生せずに、受信データ長のカウントと保持を行
う受信データカウントレジスタと、受信制御プロ
グラムが、受信したデータ長だけ受信DMAコマ
ンドを起動したのと同等な受信DMA起動信号を
受信DMA制御部に出力する回路を設けることに
より、上記の受信制御に要する処理時間が増加す
るという欠点を解決し、受信制御プログラムは、
データ伝送路からデータを受信する前に、あらか
じめ受信DMAコマンドを起動して受信DMAの
設定を行つておけば、データ伝送路から受信した
データ長だけの受信データを受信バツフアメモリ
に蓄積してこれを直ちに主メモリに格納すること
ができる受信制御方式を提供する。
信制御部において、データ伝送路から受信バツフ
アメモリへ受信データの蓄積が終了すると、受信
制御プログラムに対しては、受信完了の割込みを
発生せずに、受信データ長のカウントと保持を行
う受信データカウントレジスタと、受信制御プロ
グラムが、受信したデータ長だけ受信DMAコマ
ンドを起動したのと同等な受信DMA起動信号を
受信DMA制御部に出力する回路を設けることに
より、上記の受信制御に要する処理時間が増加す
るという欠点を解決し、受信制御プログラムは、
データ伝送路からデータを受信する前に、あらか
じめ受信DMAコマンドを起動して受信DMAの
設定を行つておけば、データ伝送路から受信した
データ長だけの受信データを受信バツフアメモリ
に蓄積してこれを直ちに主メモリに格納すること
ができる受信制御方式を提供する。
次に本発明の実施例について図面を用いて説明
する。第１図はデータの送信機能と受信機能を有
するノード１０とノード１１が双方向性通信を行
うために、ノード１０がノード１１にデータを送
信する伝送路１２と、ノード１０がノード１１か
らデータを受信する伝送路１３から成るデータ伝
送システムの構成図である。第２図は、各ノード
の送受信制御部の構成図である。各ノードは、受
信データのノードアドレス判定と伝送誤り検出を
行う受信伝送路アクセス制御部２２、データ伝送
路から受信したデータを蓄積するための受信バツ
フアメモリ２３、データ伝送路から受信したデー
タのデータ長をカウントして、このデータ長を保
持するための受信データカウントレジスタ２４、
受信バツフアメモリ２３に蓄積された受信データ
を主メモリ２ＢへDMA転送するための受信
DMA回路２５、受信バツフアメモリ２３に受信
データの書込がが終了したことを検出後、受信バ
ツフアメモリ２３内に蓄積されている受信データ
を受信データカウントレジスタ２４に保持されて
いるデータ長だけ主メモリ２ＢへDMA転送する
制御を行う受信バツフア制御部２６、送信伝送路
にデータを送信するための送信権を獲得後、送信
データに伝送誤り検出符号の付加を行い、送信バ
ツフアメモリから送信データを読み出してデータ
伝送路に送信するための送信伝送路アクセス制御
部２７、送信データを蓄積するための送信バツフ
アメモリ２８、主メモリ内にある送信データを送
信バツフアメモリ２８にDMA転送するための送
信DMA回路２９、主メモリ２Ｂから送信バツフ
アメモリ２８に送信データの書込みが終了したこ
とを検出後、送信伝送路アクセス制御部２７に対
して送信要求起動を行う送信バツフアメモリ制御
部２Ａを備えている。
する。第１図はデータの送信機能と受信機能を有
するノード１０とノード１１が双方向性通信を行
うために、ノード１０がノード１１にデータを送
信する伝送路１２と、ノード１０がノード１１か
らデータを受信する伝送路１３から成るデータ伝
送システムの構成図である。第２図は、各ノード
の送受信制御部の構成図である。各ノードは、受
信データのノードアドレス判定と伝送誤り検出を
行う受信伝送路アクセス制御部２２、データ伝送
路から受信したデータを蓄積するための受信バツ
フアメモリ２３、データ伝送路から受信したデー
タのデータ長をカウントして、このデータ長を保
持するための受信データカウントレジスタ２４、
受信バツフアメモリ２３に蓄積された受信データ
を主メモリ２ＢへDMA転送するための受信
DMA回路２５、受信バツフアメモリ２３に受信
データの書込がが終了したことを検出後、受信バ
ツフアメモリ２３内に蓄積されている受信データ
を受信データカウントレジスタ２４に保持されて
いるデータ長だけ主メモリ２ＢへDMA転送する
制御を行う受信バツフア制御部２６、送信伝送路
にデータを送信するための送信権を獲得後、送信
データに伝送誤り検出符号の付加を行い、送信バ
ツフアメモリから送信データを読み出してデータ
伝送路に送信するための送信伝送路アクセス制御
部２７、送信データを蓄積するための送信バツフ
アメモリ２８、主メモリ内にある送信データを送
信バツフアメモリ２８にDMA転送するための送
信DMA回路２９、主メモリ２Ｂから送信バツフ
アメモリ２８に送信データの書込みが終了したこ
とを検出後、送信伝送路アクセス制御部２７に対
して送信要求起動を行う送信バツフアメモリ制御
部２Ａを備えている。
相手ノードから受信送路２０を経て受信したデ
ータは、受信伝送路アクセス制御部２２において
ノードアドレス及び伝送誤りのチエツクが行わ
れ、伝送誤りがない場合は、受信データを受信バ
ツフアメモリ２３に書込んで蓄積するとともに、
受信データのデータ長をカウントして、受信デー
タの受信バツフアメモリ２３への書込みが終了し
た時点で、受信データのデータ長を受信データカ
ウントレジスタ２４に保持する。同時に、受信バ
ツフア制御部２６は、受信データの受信バツフア
メモリ２３への書込みが終了したことを検出後、
受信DMA回路２５に対して、受信DMA起動を
行い、受信データカウントレジスタ２４に保持さ
れているデータ長だけ受信バツフアメモリ２３内
の受信データを主メモリ２ＢへDMA転送し、こ
の受信DMA転送が終了すると受信制御プログラ
ムに対して受信終了の要因で割込みを発生し、受
信動作を完了する。
ータは、受信伝送路アクセス制御部２２において
ノードアドレス及び伝送誤りのチエツクが行わ
れ、伝送誤りがない場合は、受信データを受信バ
ツフアメモリ２３に書込んで蓄積するとともに、
受信データのデータ長をカウントして、受信デー
タの受信バツフアメモリ２３への書込みが終了し
た時点で、受信データのデータ長を受信データカ
ウントレジスタ２４に保持する。同時に、受信バ
ツフア制御部２６は、受信データの受信バツフア
メモリ２３への書込みが終了したことを検出後、
受信DMA回路２５に対して、受信DMA起動を
行い、受信データカウントレジスタ２４に保持さ
れているデータ長だけ受信バツフアメモリ２３内
の受信データを主メモリ２ＢへDMA転送し、こ
の受信DMA転送が終了すると受信制御プログラ
ムに対して受信終了の要因で割込みを発生し、受
信動作を完了する。
以上説明したように、本発明はデータ伝送シス
テムの各ノードの受信バツフア制御部に受信デー
タをデータ長をカウントする回路と、データの受
信が終了した時点で、受信データのデータ長カウ
ント回路により計数したデータ長を保持する受信
データカウントレジスタを設けることにより、デ
ータ伝送路から受信したデータのデータ長が受信
データ毎に可変長になつた場合でも、受信制御プ
ログラムは、データを受信する前にあらかじめ受
信DMAの起動を設定しておけば、データを受信
する毎に受信バツフアメモリ内の受信データに含
まれている受信データを読み取らなくても、受信
バツフア制御部が受信データカウントレジスタに
保持した受信データ長だけ受信DMA回路に対し
て受信バツフアメモリ内のデータを主メモリへ
DMA転送の起動を行うので、データ伝送路に伝
送されるデータには、データ長を表わす情報は不
要であり、また受信制御プログラムには、受信デ
ータ毎にデータ長を読み取り、受信DMAの設定
を行うことが不要なため、受信制御プログラムの
受信制御に要する処理時間が短縮できる効果があ
る。
テムの各ノードの受信バツフア制御部に受信デー
タをデータ長をカウントする回路と、データの受
信が終了した時点で、受信データのデータ長カウ
ント回路により計数したデータ長を保持する受信
データカウントレジスタを設けることにより、デ
ータ伝送路から受信したデータのデータ長が受信
データ毎に可変長になつた場合でも、受信制御プ
ログラムは、データを受信する前にあらかじめ受
信DMAの起動を設定しておけば、データを受信
する毎に受信バツフアメモリ内の受信データに含
まれている受信データを読み取らなくても、受信
バツフア制御部が受信データカウントレジスタに
保持した受信データ長だけ受信DMA回路に対し
て受信バツフアメモリ内のデータを主メモリへ
DMA転送の起動を行うので、データ伝送路に伝
送されるデータには、データ長を表わす情報は不
要であり、また受信制御プログラムには、受信デ
ータ毎にデータ長を読み取り、受信DMAの設定
を行うことが不要なため、受信制御プログラムの
受信制御に要する処理時間が短縮できる効果があ
る。
第１図は、２つのノードが双方向性通信を行う
ためにデータ伝送路で接続されたデータ伝送シス
テムの構成図、第２図は本発明の一実施例を示す
構成図である。 ２０……受信系伝送路、２１……送信系伝送
路、２２……受信伝送路アクセス制御部、２３…
…受信バツフアメモリ、２４……受信データカウ
ントレジスタ、２５……受信DMA回路、２６…
…受信バツフア制御部、２７……送信伝送路アク
セス制御部、２８……送信バツフアメモリ、２９
……送信DMA回路、２Ａ……送信バツフア制御
部、２Ｂ……主メモリ、２Ｃ……主制御部。
ためにデータ伝送路で接続されたデータ伝送シス
テムの構成図、第２図は本発明の一実施例を示す
構成図である。 ２０……受信系伝送路、２１……送信系伝送
路、２２……受信伝送路アクセス制御部、２３…
…受信バツフアメモリ、２４……受信データカウ
ントレジスタ、２５……受信DMA回路、２６…
…受信バツフア制御部、２７……送信伝送路アク
セス制御部、２８……送信バツフアメモリ、２９
……送信DMA回路、２Ａ……送信バツフア制御
部、２Ｂ……主メモリ、２Ｃ……主制御部。
Claims (1)
- １ データの送信機能と受信機能を有する２つの
ノードを双方向性通信を行うために送信伝送系と
受信伝送系から成るデータ伝送路により接続して
対向通信を行うデータ伝送システムにおいて、各
ノードに受信データのノードアドレス判定と伝送
誤り検出を行う手段と、受信データを蓄積するた
めの受信バツフアメモリ、受信データのデータ長
をカウントする手段と、前記受信データカウント
手段により計数した受信データ長を保持するため
の受信データカウントレジスタと、受信バツフア
メモリ内にある受信データを主メモリにDMA転
送する手段と、データ伝送路から受信バツフアメ
モリに受信データの蓄積が終了したことにより前
記受信データを受信バツフアメモリから主メモリ
にDMA転送するための受信DMA起動を行う手
段と、送信データを蓄積するための送信バツフア
メモリと、主メモリ内にある送信データを送信バ
ツフアメモリにDMA転送する手段と、主メモリ
から送信バツフアメモリへの送信データのDMA
転送が終了したことにより、前記送信データを送
信バツフアメモリからデータ伝送路に送信要求起
動を行う手段と、送信データに送信先ノードアド
レスと伝送誤り検出符号の付加を行う手段を設
け、前記ノードがデータ伝送路からデータを受信
した場合はあらかじめ受信DMAコマンドにより
設定しておいた受信バツフアメモリから主メモリ
へのDMA転送が、受信バツフアメモリに受信デ
ータの蓄積と受信データカウントレジスタに受信
データ長の保持が終了したことにより起動され、
受信データのデータ長が受信データ毎に可変長に
なつた場合でも、前記受信データカウントレジス
タに保持された受信データ長だけ、受信バツフア
メモリ内のデータを主メモリへDMA転送するこ
とを特徴とするデータ伝送システムにおける受信
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017135A JPS62174852A (ja) | 1986-01-28 | 1986-01-28 | デ−タ伝送システムにおける受信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017135A JPS62174852A (ja) | 1986-01-28 | 1986-01-28 | デ−タ伝送システムにおける受信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62174852A JPS62174852A (ja) | 1987-07-31 |
| JPH0476148B2 true JPH0476148B2 (ja) | 1992-12-02 |
Family
ID=11935579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017135A Granted JPS62174852A (ja) | 1986-01-28 | 1986-01-28 | デ−タ伝送システムにおける受信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174852A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120656A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | 送受信データ処理装置 |
| US5151895A (en) * | 1990-06-29 | 1992-09-29 | Digital Equipment Corporation | Terminal server architecture |
-
1986
- 1986-01-28 JP JP61017135A patent/JPS62174852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62174852A (ja) | 1987-07-31 |
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