KR19980022997A - 디지탈 영상의 이산여현변환 블럭 지정장치 - Google Patents

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Abstract

본 발명은 디지탈 기록/재생장치에 있어서, 디지탈 영상의 이산여현변환 블럭의 계수를 초기 스캘링에 앞서 그 이산여현변환 계수의 특성에 따라 클래스 번호가 결정될때까지 이를 하나의 듀얼 포트 메모리(Dual Port Memory)만을 사용하여 각 블럭에 대하여 한 블럭 지연시킴으로써 메모리의 크기 및 이로인한 생산비 절감을 이룰 수 있도록 하는 디지탈 영상의 이산여현변환 블럭 지연장치를 제공하는데 그 목적이 있는 것으로, 이와같은 목적은 하나의 이산여현변환 블럭의 어드레스 및 AC계수 데이타와 지연되지 않은 또 하나느이 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 인가받아 각각 소정 지연시간동안 지연시켜 출력하는 지연수단; 상기 지연수단에 의해 한 클럭 지연된 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 라이트 인에이블 신호에 의해 인가받아 각 어드레스에 해당하는 영역에 각 AC계수 데이타를 저장하고, 한 블럭의 시간만큼 저장된 각 블럭의 AC계수 데이타를 램클럭과 리드 어드레스에 의하여 리드하여 순차적으로 초기 스캘링 수단으로 출력하는 저장수단으로 구성함으로써 달성된다.

Description

디지탈 영상의 이산여현변환 블럭 지연장치
본 발명은 디지탈 기록/재생장치에 있어서, 디지탈 영상의 이산여현변환 블럭의 계수를 초기 스캘링에 앞서 그 이산여현변환 계수의 특성에 따라 클래스 번호가 결정될때까지 이를 하나의 듀얼 포트 메모리(Dual Port Memory)만을 사용하여 각 블럭에 대하여 한 블럭 지연시키는 디지탈 영상의 이산여현변환 블럭 지연장치에 관한 것이다.
일반적으로 이산여현변환된 디지탈 영상의 데이타는 보통 8×8 화소단위의 블럭으로 결정되어 클레스 번호(Class Number)에 따라 초기 스캘링이 이루어진다.
이러한 클래스 번호는 양자화 번호(Quantizing Number)의 설정에 앞서 먼저 결정되는데, 이는 각 블럭의 액티비티(activity)에 따라 블럭단위로 4 클래스(0~3)로 나누어 진다.
이에 앞서, 상기 이산여현변환 블럭의 계수는 양자화되기 전에 먼저 초기 스캘링(Initial scaling)이 행하여 지는데, 이는 이산여현변환후에 한 블럭의 DC계수는 9비트로 표현되지만, AC계수는 10비트로 표현되기 때문에 이를 일치시키기 위하여 클래스 번호에 따라 10비트의 AC계수를 9비트로 변환시키기 위함이다.
이를 위한 클래스 번호는 이산여현변환 계수의 특성에 따라 각 블럭단위로 결정되며, 초기 스캘링을 수행하기 위해서는 그 블럭의 클래스 번호가 결정될때까지 한 블럭단위의 지연이 필요하게 된다.
이러한 한 블럭단위의 지연을 위하여 종래 디지탈 영상의 이산여현변환 블럭 지연장치는 도1에 도시된 바와같이, 라이트 인에이블 신호(WE)를 반전시키는 반전기(INV); 상기 반전기(INV)의 출력에 의해 카운터부(100)로부터 출력되는 이산여현변환 블럭의 AC계수에 대한 어드레스(ADD) 및 데이타(DATA)를 인가받아 저장하고, 제어신호(CS1)에 의해 이를 한 블럭 지연시켜 출력하는 제 1 메모리(110); 상기 라이트 인에이블 신호(WE)에 의해 카운터부(100)로부터 출력되는 어드레스(ADD) 및 데이타(DATA)를 인가받아 저장하고, 제어신호(CS2)에 의해 이를 한 블럭 지연시켜 출력하는 제 2 메모리(120); 상기 제 1 메모리(110) 및 제 2 메모리(120)의 출력을 인가받아 하나의 출력 데이타만을 선택하여 출력하는 멀티플렉서(130)로 구성된다.
이와같은 구성된 종래 디지탈 영상의 이산여현변환 블럭 지연장치는 잘 알려진 바와같이, 두개의 싱글 포트 블럭 메모리(110, 120)를 이용하여 핑퐁(ping-pong)구조로 구현되어 이산여현변환 블럭단위의 AC계수를 메모리(110, 120)에 의해 교번하여 지연시킴으로써 이후에 입력되는 이산여현블럭을 모두 한 블럭씩 클래스 번호가 결정될때까지 지연되도록 하기 위해 널리 이용된다.
이를 도1을 참조하여 구체적으로 설명하면, 먼저 카운터(100)는 8×8 화소 단위의 이산여현변환 블럭의 AC계수만을 카운트하여 추출함으로써 AC계수에 대한 6비트의 어드레스(ADD) 및 10비트의 AC계수의 데이타(DATA)를 출력하게 된다.
현재 라이트 인에이블 신호(WE)가 디스에이블 상태라고 한다면 이 신호는 반전기(INV)에 의해 인에이블되어 제 1 메모리(110)로 인가됨으로써 상기 제 1 메모리(110)는 인에이블 되고, 그와는 반대로 제 2 메모리(120)는 디스에이블 된다.
그러므로, 상기 카운터부(100)로부터 출력되는 첫번째의 이산여현변환 블럭의 AC계수에 대한 어드레스(ADD) 및 데이타(DATA)는 제 1 메모리(100)에만 인가되어 블럭단위로 저장된다.
이후, 라이트 인에이블 신호(WE)가 인에이블 되었다면, 제 1 메모리(110)는 디스에이블 되고, 제 2 메모리(120)는 인에이블됨으로써 카운터부(100)로부터 출력되는 두번째 이산여현변환 블럭의 어드레스(ADD) 및 데이타(DATA)를 제 2 메모리(120)에서 인가받아 저장하게 된다.
이렇게 제 1 메모리(110)에는 첫번째 이산여현변환 블럭의 AC계수가 저장되고, 제 2 메모리(120)에는 두번째의 이산여현변환 블럭의 AC계수가 저장된 다음 클래스 번호 결정 수단(미도시)에 의해 첫번째 이산여현변환 블럭에 대해 클래스 번호가 결정되었다면, 제어신호(CS1)가 인에이블되어 제 1 메모리(110)에 저장된 첫번째 이산여현변환 블럭의 AC계수가 멀티플렉서(130)로 출력된다.
이때, 제 1 메모리(110)는 저장된 AC계수가 출력됨과 동시에 카운터(100)로부터 인가되는 세번째 이산여현변환 블럭의 어드레스(ADD)와 AC계수의 데이타(DATA)를 라이트 인에이블신호(WE)에 의해 연속적으로 저장하게 되고, 상기 멀티플렉서(130)는 상기 제 1 메모리(110)의 출력을 선택하여 출력하게 된다.
계속해서, 두번째 이산여현변환 블럭에 대한 클래스 번호가 결정되었다면, 제어신호(CS1)는 디스에이블되고, 제어신호(CS2)가 인에이블되어 제 2 메모리(120)에 저장된 두번째 이산여변변환 블럭의 AC계수가 멀티플렉서(130)로 출력되며, 이때 상기 멀티플렉서(130)는 제 1 메모리(120)의 출력을 선택하여 출력하게 된다.
이때도 상기 제 2 메모리(120)는 저장된 AC계수가 출력됨과 동시에 카운터부(100)로부터 인가되는 네번째 이산여현변환 블럭의 어드레스(ADD)와 AC계수의 데이타(DATA)를 라이트 인에이블신호(WE)에 의해 연속적으로 저장하게 된다.
이렇게, 카운터부(100)로부터 출력되는 세번째 이산여현변환 블럭의 어드레스(ADD)와 데이타(DATA)가 라이트 인에이블신호(WE)에 의해 제 1 메모리(110)에 저장되고, 또한 네번째 이산여현변환 블럭의 어드레스(ADD)와 데이타(DATA)가 라이트 인에이블 신호(WE)에 의해 제 2 메모리(120)에 저장 완료되었다면, 상기에서 설명한 바와같이 연속적으로 클래스 번호가 결정되기 위한 시간 즉, 한 블럭동안 지연되어 제어신호(CS1, CS2)에 의해 순차적으로 멀티플렉서(130)로 인가되어 선택적으로 출력된다.
즉, 다시말해서 제 1 메모리(110)는 홀수번째 이산여현변환 블럭의 AC계수를 한 블럭 지연시키고, 제 2 메모리(120)는 짝수번째 이산여현변환 블럭의 AC계수를 연속적으로 한 블럭 지연시키게 된다.
이로써 이렇게 지연된 각 이산여현변환 블럭에 대해 클래스 번호가 결정되면 이 이산여현변환 블럭의 AC계수는 초기 스캘링 수단(미도시)에 의해 스캘링되어 10비트에서 9비트로 변환된다.
그러나 이와 같은 종래의 디지탈 영상의 이산여현변환 블럭 지연장치는, 이산여현변환 블럭의 AC계수를 지연시키기 위해 두개의 싱글 포트 블럭 메모리를 사용한 핑퐁구조로 구현되어 있기 때문에, 기판상에 배치되는 회로의 크기가 커지며, 이 두개의 블럭 메모리의 출력을 선택하기 위한 멀티플렉서가 필요하므로 이 또한 회로의 크기가 증대됨과 아울러 원가상승의 요인이 되는 문제점이 있었다.
또한, 주문형 반도체(ASIC)의 개발시에도 내부 게이트의 수가 많아지므로 회로설계상의 복잡성과 칩 사이즈가 커지게 되는 문제점이 수반된다.
따라서, 본 발명은 상기의 단점을 개선하기 위해, 두개의 싱글 포트 블럭 메모리 대신에 하나의 듀얼 포트 메모리(Dual Port Memory)를 사용하여 두개의 이산여현변환 블럭을 어드레스를 달리하여 저장한 다음 듀얼 포트 메모리 자체에서 이를 리드 어드레스에 의해 선택적으로 하나의 출력 단자를 통해 출력하도록 하여 메모리의 크기를 줄임과 동시에 이로인한 원가절감을 이룰 수 있도록 하는 디지탈 영상의 이산여현변환 블럭 지연장치를 제공하는데 그 목적이 있다.
도1은 종래 디지탈 영상의 이산여현변환 블럭 지연장치를 나타낸 블럭도.
도2는 본 발명 디지탈 영상의 이산여현변환 블럭 지연장치를 나타낸 블록도.
＊ 도면의 주요 부분에 대한 부호의 설명
100 : 카운터, 110, 120 : 메모리, 130 : 멀티플렉서, 200, 210 : 디플립플롭, 220 : 듀얼 포트 메모리, 230 : 초기 스켈링부
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 디지탈 영상의 이산여현변환 블럭 지연장치는, 하나의 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 인가받아 각각 소정 지연시간동안 지연시켜 출력하는 지연수단; 상기 지연수단에 의해 한 클럭 지연된 이산여현변환 블럭의 어드레스 및 AC계수 데이타와 지연되지 않은 또 하나의 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 라이트 인에이블 신호에 의해 인가받아 각 어드레스에 해당하는 영역에 각 AC계수 데이타를 저장하고, 한 블럭의 시간만큼 저장된 각 블럭의 AC계수 데이타를 램 클럭과 리드 어드레스에 의하여 리드하여 순차적으로 초기 스캘링 수단으로 출력하는 저장수단으로 구성함을 특징으로 한다.
그 결과, 하나의 듀얼 포트 메모리(220)를 사용하여 두개의 블럭에 대한 AC계수를 각 어드레스 영역에 블럭단위로 저장할 수 있게 되어 기판상의 회로의 크기를 줄일 수 있고 주문형 반도체의 구현이 용이한 잇점이 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명한다.
도2는 본 발명 디지탈 영상의 이산여현변환 블럭 지연장치를 도시한 실시예 블럭도이다.
본 실시예에 따르면, 하나의 이산여현변환 블럭의 어드레스(ADD1) 및 AC계수 데이타(DATA1)를 인가받아 각각 1클럭씩 지연시켜 출력하는 제 1 플립플롭(200) 및 제 2 플립플롭(210); 라이트 인에이블 신호(WE1, WE2)에 의해 한 클럭 지연된 이산여현변환 블럭의 어드레스(ADD1) 및 AC계수 데이타(DATA1)와 지연되지 않은 어드레스(ADD2) 및 AC계수 데이타(DATA2)를 인가받아 그 어드레스(ADD1, ADD2)에 해당하는 영역에 각 AC계수 데이타(DATA1, DATA2)를 저장하고, 한 블럭의 시간만큼 저장된 각 블럭의 AC계수 데이타를 램 클럭(RAM_CLK)과 어드레스(ADD2)에 의하여 리드하여 순차적으로 초기 스캘링부(230)로 출력(Q_DATA2)하는 듀얼 포트 메모리(220)로 구성함을 특징으로 한다.
이와같이 구성된 본 발명의 바람직한 실시예를 도2를 참조하여 보다 구체적으로 설명한다.
먼저, 카운터부(미도시)로부터 출력되는 첫번째의 이산여현변환 블럭의 각각 6비트로 구성된 어드레스(ADD1)를 인가받아 이를 한 클럭 지연시키게 되고, 10비트로 구성된 AC계수 데이타(DATA)를 제 2 플립플롭(210)에서 인가받아 한 클럭을 지연시켜 출력하게 된다.
이는, 종래와 같이 싱글포트 메모리를 두개를 사용할때는 각각의 메모리에 한 블럭씩만이 저장되므로 다른 이산여현변환 블럭의 라이트와 리드시의 어드레스와 같아도 되지만, 듀얼포트 메모리를 사용하는 경우에는 두개의 이산여현변환 블럭의 데이타가 하나의 메모리에 저장되게 되어 라이트와 리드시에 어드레스가 같을 경우에는 오동작을 유발하게 된다.
따라서, 이의 데이타 겹침을 예방하기 위하여 하나의 이산여현변환 블럭에 대해 한 클럭씩을 지연시킴으로써 두개의 블럭이 어드레스가 같은 경우에도 서로 다른 어드레스를 갖도록 한다.
또한, 미처 이전의 이산여현변환 블럭의 AC계수 데이타를 리드하기도 전에 다음 블럭의 AC계수 데이타가 겹쳐 쓰이는 것(overwrite)을 방지한다.
그러므로, 듀얼 포트 메모리(220)에서는 라이트 인에이블 신호(WE1)에 의해 상기 제1 플립플롭(200) 및 제 2 플립플롭(210)의 한 클럭 지연된 어드레스(ADD1) 및 AC계수 데이타(DATA1)를 인가받아 그 어드레스(ADD1) 영역에 AC계수 데이타(DATA1)를 라이트하여 저장하게 되고, 또한 라이트 인에이블 신호(WE2)에 의해 지연되지 않은 또 다른 블럭의 어드레스(ADD2) 및 AC계수 데이타(DATA2)를 인가받아 그 어드레스(ADD2) 영역에 AC계수의 데이타(DATA2)를 라이트하여 저장하게 된다.
이렇게 두개의 이산여현변환 블럭의 AC계수 데이타(DATA1, DATA2)가 각 정의된 어드레스(ADD1, ADD2)에 저장완료되면 외부로부터 인가되는 램 클럭(RAM_CLK)에 의해 먼저 첫번째 이산여현변환 블럭의 AC계수 데이타가 동기되어 한 주기의 램 클럭(RAM_CLK)이 발생하는 동안 10비트씩의 AC계수 데이타를 어드레스(ADD2)에 의해 리드하여 초기 스캘링부(230)로 순차적으로 출력(Q_DATA2)하게 되며, 데이타 리드시에는 항시 어드레스(ADD2)를 이용하여 리드함으로써 듀얼 포트 메모리(220)의 하나의 출력단자를 통해서만 출력(Q_DATA2)하게 된다.
그러므로, 종래와 같이 두개의 싱글포트 블럭 메모리를 사용하는 경우에 출력의 선택을 위해 필요로 하는 멀티플렉서가 불필요하게 된다.
한편, 처음 10비트의 AC계수 데이타가 듀얼포트 메모리(220)에서 출력되면 이와 동시에 세번째의 이산여현변환 블럭의 처음 어드레스와 AC계수 데이타는 제 1 플립플롭(200) 및 제 2 플립플롭(210)에 의해 한 클럭 지연되어 라이트 인에이블 신호(WE1)에 의해 그 어드레스 영역에 데이타가 저장되고, 이후 첫번째 이산여현변환 블럭의 AC계수 데이타가 빠져나간 어드레스 영역에 세번째 이산여현변환 블럭의 AC계수 데이타가 순차적으로 저장된다.
상기 듀얼포트 메모리(220)로부터 첫번째 저장된 이산여현변환 블럭의 AC계수가 출력완료되면, 두번째 이산여현변환 블럭의 AC계수 데이타가 램 클럭(RAM_CLK)에 동기되어 한 주기의 램 클럭(RAM_CLK)이 발생하는 동안 10비트씩의 AC계수 데이타를 초기 스캘링부(230)로 순차적으로 출력하게 된다.
이때도, 처음 10비트의 AC계수 데이타가 듀얼포트 메모리(220)에서 출력되면 이와 동시에 라이트 인에이블 신호(WE2)에 의해 네번째의 이산여현변환 블럭의 AC계수 데이타가 그 어드레스 영역에 저장되고, 이후 두번째 이산여현변환 블럭의 AC계수 데이타가 빠져나간 어드레스 영역에 네번째 이산여현변환 블럭의 AC계수 데이타가 연속적으로 저장된다.
이 경우도 마찬가지로 데이타 리드시에는 항시 어드레스(ADD2)를 이용하여 리드함으로써 듀얼 포트 메모리(220)의 하나의 출력단자를 통해서만 출력(Q_DATA2)하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명 디지탈 영상의 이산여현변환 블럭 지연장치는, 두개의 싱글 포트 블럭 메모리 대신에 하나의 듀얼 포트 메모리를 사용하여 두개의 이산여현변환 블럭을 어드레스를 달리하여 저장한 다음 듀얼 포트 메모리 자체에서 이를 리드 어드레스에 의해 선택적으로 하나의 출력 단자를 통해 출력하도록 함으로써 메모리의 크기를 줄임과 동시에 이로 인한 원가절감을 이룰 수 있도록 하며, 또한 주문형 반도체의 구현시에도 설계상의 복잡성을 해결한 효과가 있게 된다.

Claims (5)

  1. 하나의 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 인가받아 각각 소정 지연시간동안 지연시켜 출력하는 지연수단; 상기 지연수단에 의해 한 클럭 지연된 이산여현변환 블럭의 어드레스 및 AC계수 데이타와 지연되지 않은 또 하나의 이산여현변환 블럭의 어드레스 및 AC계수 데이타를 라이트 인에이블 신호에 의해 인가받아 각 어드레스에 해당하는 영역에 각 AC계수 데이타를 저장하고, 한 블럭의 시간만큼 저장된 각 블럭의 AC계수 테이타를 램 클럭과 리드 어드레스에 의하여 리드하여 순차적으로 초기 스캘링 수단으로 출력하는 저장수단으로 구성함을 특징으로 하는 디지탈 영상의 이산여현변환 블럭 지연장치.
  2. 제1항에 있어서, 지연수단의 지연시간은 어드레스의 1클럭에 대한 시간인 것을 특징으로 하는 디지탈 영상의 이산여현변환 블럭 지연장치.
  3. 제1항 또는 제2항에 있어서, 지연수단은 디플립플롭으로 구성한 것을 특징으로 하는 디지탈 영상의 이산여현변환 블럭 지연장치.
  4. 제1항에 있어서, 저장수단에 인가되는 리드 어드레스는 지연되지 않은 이산여현변환 블럭의 어드레스인 것을 특징으로 하는 디지탈 영상의 이산여현변환 블럭 지연장치.
  5. 제1항 또는 제4항에 있어서, 저장수단은 듀얼 포트 메모리인 것을 특징으로 하는 디지탈 영상의 이산여현변환 블럭 지연장치.
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