JP2004184550A - 走査駆動用集積回路 - Google Patents
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- 239000011159 matrix material Substances 0.000 claims description 8
- 230000001174 ascending effect Effects 0.000 claims description 6
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 14
- 101100004188 Arabidopsis thaliana BARD1 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101100328883 Arabidopsis thaliana COL1 gene Proteins 0.000 description 5
- 101100328886 Caenorhabditis elegans col-2 gene Proteins 0.000 description 5
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 4
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 4
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 4
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 101100126625 Caenorhabditis elegans itr-1 gene Proteins 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100328890 Arabidopsis thaliana COL3 gene Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
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- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0283—Arrangement of drivers for different directions of scanning
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
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Abstract
【課題】チップサイズの大幅な縮小を実現する走査駆動用集積回路を提供すること。
【解決手段】第１の領域ＡＯＤＤでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥， ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥， ＳＲＥＧ１７５）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで配置している。第２の領域ＡＥＶＥＮでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥， ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥， ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥， ＳＲＥＧ１７６）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで配置している。
【選択図】 図１
【解決手段】第１の領域ＡＯＤＤでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥， ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥， ＳＲＥＧ１７５）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで配置している。第２の領域ＡＥＶＥＮでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥， ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥， ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥， ＳＲＥＧ１７６）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで配置している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フラットパネルディスプレイ等に用いられる走査駆動用の集積回路（ＩＣまたはＬＳＩ）に係り、特にチップ上の回路配置を工夫した技術に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイでは、パネル上に複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設け、走査用ドライバＬＳＩにより走査ラインを線順次で選択して駆動し、選択された各走査ライン上の各画素に信号用ドライバＬＳＩにより表示信号電圧（画像情報）を印加または書き込んで、画像を表示するようにしている。
【０００３】
図５〜図７に、モバイルフォン（携帯電話）等に用いられている有機ＥＬディスプレイの一例を示す。図５はディスプレイの正面図、図６は側面図、図７は背面図である。
【０００４】
この有機ＥＬディスプレイ１００では、実装スペースの関係からディスプレイパネル１０２の背面に、ＰＣＢ（Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）実装でプリント基板１０４上に画像表示用のコントローラ１０６が配置されるとともに、プリント基板１０４とパネル１０２との間にＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ） 実装でフィルム１１２，１１４上に走査用ドライバＬＳＩ１０８、信号用ドライバＬＳＩ１１０がそれぞれ配置される。なお、コントローラ１０６は、ＰＣＢ実装に代えて、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）実装とすることもできる。
【０００５】
パネル１０２上の走査ライン（図示せず）に接続される走査用駆動端子（ＲＯＷ ｎ）は、走査用ドライバＬＳＩ１０８からの配線の引き回しの効率性やパネル端子ピッチの制約などを考慮して、奇数番目のものと偶数番目のものとに分けて、パネル１０２の左右両側に配置される。たとえば、奇数番目の端子（ＲＯＷ ２ｊ−１）（ｊ＝１，２，３，‥‥）はパネル１０２の左辺に配置され、偶数番目の端子（ＲＯＷ ２ｊ）はパネル１０２の右辺に配置される。より詳細には、パネル１０２上にたとえば１７６本の走査ラインが設けられているとすると、図５および図７に示すように、パネル１０２の左辺（裏面側からみて右辺）に沿って８８個の奇数番目の走査用駆動端子ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５が縦一列に配置されるとともに、パネル１０２の右辺（裏面側からみて左辺）に沿って８８個の偶数番目の走査用駆動端子ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６が縦一列に配置される。
【０００６】
なお、パネル１０２上の信号ライン（図示せず）に接続される信号用駆動端子（ＣＯＬ ｍ）は、パネル１０２の上辺または下辺のいずれか一方の辺に沿って横一列に配置される。この例では、４３２本の信号ラインに対応して４３２個の信号用駆動端子ＣＯＬ１，ＣＯＬ２，ＣＯＬ３，‥‥，ＣＯＬ４３１，ＣＯＬ４３２が設けられている。
【０００７】
走査用ドライバＬＳＩ１０８においても、図７に示すように、ＴＣＰ出力端子（リード）ＲＯＷ１，ＲＯＷ２，ＲＯＷ３，‥‥，ＲＯＷ１７４，ＲＯＷ１７５，ＲＯＷ１７６を奇数番目のもの（ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５）と偶数番目のもの（ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６）とに左右２分割して一列に配列している。これによって、パネル左辺に配置されている奇数番目の各走査用駆動端子までの配線とパネル右辺に配置されている偶数番目の各走査用駆動端子までの配線とをそれぞれ交差させずに効率よく引き回すことができる。
【０００８】
図８に、走査用ドライバＬＳＩ１０８におけるチップ上の端子配列を示す。図示のように、このＬＳＩ１０８は、ＴＣＰに有利な棒状のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（ＶＳＳＯＬＥＤ，ＶＯＬＥＤ，ＶＳＳ，ＳＴＶ，‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥，ＯＵＴ４，ＯＵＴ２を一列に配置している。
【０００９】
本発明に関係する主要な入力端子またはパッドとして、ＶＳＳＯＬＥＤ，ＶＯＬＥＤは、電源回路（図示せず）から駆動用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば１５Ｖ）をそれぞれ入力する端子である。ＶＳＳ、ＶＤＤは、電源回路からロジック用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば３．３Ｖ）をそれぞれ入力する端子である。ＳＴＶは、コントローラ１０６からフレームの開始を示すタイミングパルスまたはスタートパルスＳＴＶを入力する端子である。Ｌ／Ｒは、コントローラ１０６から走査ラインの走査順序または走査方向（順方向／逆方向）を指示する制御信号ＬＲを入力する端子である。ＣＰＶは、コントローラ１０６から走査ラインを線順次で走査するための線順次サイクルを規定するクロックＣＰＶを入力する端子である。
【００１０】
出力端子またはパッド群は、奇数番目のもの（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目のもの（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とに２分割されて一列に配置されている。奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）は、上記奇数番目のＴＣＰ出力リード（ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５）に対応した順序で一列に配置される。より詳細には、１番目の出力パッドＯＵＴ１がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）は、上記偶数番目のＴＣＰ出力リード（ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６）に対応した順序で一列に配置される。より詳細には、２番目の出力パッドＯＵＴ２がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００１１】
図９に、走査用ドライバＬＳＩ１０８における要部の回路構成およびレイアウトを示す。図１０に、図９の回路構成およびレイアウトの詳細を示す。
【００１２】
図１０において、出力パッド群１２０の前段に駆動部１２２が配置され、駆動部１２２の前段に選択部１２４が配置される。駆動部１２２は、各出力パッドＯＵＴｉ（ｉ＝１，２，‥‥，１７６）に対応するデコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとからなる駆動回路ＤＲｉを有している。選択部１２４は、各駆動回路ＤＲｉに対応するフリップフロップＳＲＥＧｉからなる１つのシフトレジスタＳＲを有している。
【００１３】
レイアウト的には、奇数番目の出力パッド群（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目の出力パッド群（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とにそれぞれ対応または対向する位置関係で、駆動部１２２でも奇数番目の駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）と偶数番目の駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）とが二組に分かれて配置されている。かかる奇数番目／偶数番目の組分け配置により、Ｎ番目の出力パッドＯＵＴｉとＮ番目の駆動回路ＤＲｉとがＹ方向で同じ並びに配置されている。したがって、各駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５，ＤＲ１７６，ＤＲ１７４，‥‥，ＤＲ４，ＤＲ２の出力端子は、互いに配線を交差させることなく平行に各出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥‥，ＯＵＴ４，ＯＵＴ２に配線接続される。
【００１４】
一方、選択部１２４のフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６は奇数と偶数とに分かれることなく１番目のフリップフロップＳＲＥＧ１から１７６番目のフリップフロップＳＲＥＧ１７６まで昇順にＸ方向一列に配置されている。したがって、各フリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６の出力端子は、多層配線構造で適当に配線を交差させて各駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６の入力端子に配線接続される。
【００１５】
この例では、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベル（高抵抗出力Ｈレベル）で駆動するために、各駆動回路ＤＲｉの出力バッファＯＵＴＢＵＦｉに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダＤＥＣｉに３つの出力端子と出力バッファＯＵＴＢＵＦｉに３つの入力端子がそれぞれ設けられている。また、上記の３値レベルを切り換えるタイミングを得るために、デコーダＤＥＣｉの主入力端子にそれと対応するフリップフロップＳＲＥＧｉの出力端子が配線接続されるだけでなく、隣接するフリップフロップＳＲＥＧｉ−１およびＳＲＥＧｉ＋１の出力端子もデコーダＤＥＣｉの逆方向選択用の入力端子（ＬＲ＝Ｒ）および順方向選択用の入力端子（ＬＲ＝Ｌ）にそれぞれ配線接続される。
【００１６】
選択部１２４のシフトレジスタＳＲは双方向のデータシフト機能を有している。両端のフリップフロップＳＲＥＧ１，ＳＲＥＧ１７６のデータ入力端子にはコントローラ１０６よりフレームの開始のタイミングを示すスタートパルスＳＴＶが走査方向（順方向／逆方向）に応じて選択的に入力される。両端以外の各フリップフロップＳＲＥＧｉのデータ入力端子には、隣接するフリップフロップＳＲＥＧｉ−１の反転出力またはフリップフロップＳＲＥＧｉ＋１の反転出力がそれぞれインバータＩＮＶを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７６が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力するとともに、線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶをクロック端子に入力するようになっている。
【００１７】
図１１に、図９および図１０の回路構成における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００１８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶが選択部１２４の１番目のフリップフロップＳＲＥＧ１に入力されると、クロック信号ＣＰＶの立ち上がり（ＣＰＶ＝１）でこのスタートパルスＳＴＶがシフトデータとしてフリップフロップＳＲＥＧ１にロードまたはラッチされ、フリップフロップＳＲＥＧ１の出力がそれまでのＨレベルからＬレベルに変わる。
【００１９】
１番目のフリップフロップＳＲＥＧ１の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路ＤＲ１の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドＯＵＴ１および走査用駆動端子ＲＯＷ１を介して１番目の走査ラインを選択的に駆動する。ここで、ハイインピーダンスのＨレベル（１５Ｖ）とは、数ＭΩ程度の高抵抗で１５Ｖの電圧が出力されることを意味する。また、ＨレベルおよびＬレベルは、低抵抗出力を意味する。一方で、フリップフロップＳＲＥＧ１の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして２番目のフリップフロップＳＲＥＧ２のデータ入力端子に与えられる。
【００２０】
次のクロックサイクルで、ＣＰＶが立ち上がると（ＣＰＶ＝２）、これに応動して２番目のフリップフロップＳＲＥＧ２が前段ＳＲＥＧ１からのシフトデータをラッチして、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ２以外のフリップフロップはＣＰＶの立ち上がり（ＣＰＶ＝２）でＬレベルをラッチする。特に、１番目のフリップフロップＳＲＥＧ１の出力はそれまでのＬレベルからＨレベルに戻る。
【００２１】
２番目のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ２および走査用駆動端子ＲＯＷ２を介して２番目の走査ラインを選択的に駆動する。一方で、フリップフロップＳＲＥＧ２の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして３番目のフリップフロップＳＲＥＧ３のデータ入力端子に与えられる。また、１番目の駆動回路ＤＲ１は、次段のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ１に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００２２】
次のクロックサイクルで、ＣＰＶが立ち上がると（ＣＰＶ＝３）、これに応動して３番目のフリップフロップＳＲＥＧ３が前段ＳＲＥＧ２からのシフトデータをラッチし、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ３以外のフリップフロップはＣＰＶの立ち上がり（ＣＰＶ＝３）でＬレベルをラッチする。２番目のフリップフロップＳＲＥＧ２の出力はそれまでのＬレベルからＨレベルに戻る。
【００２３】
３番目のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ３および走査用駆動端子ＲＯＷ３を介して３番目の走査ラインを選択的に駆動する。一方で、フリップフロップＳＲＥＧ３の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして４番目のフリップフロップＳＲＥＧ４のデータ入力端子に与えられる。また、２番目の駆動回路ＤＲ２は、次段のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わったことに応答して、駆動出力電圧をアクティブなＬレベルから非アクティブなＨレベルに戻す。また、１番目の駆動回路ＤＲ１は、次段フリップフロップＳＲＥＧ２の出力がＬレベルからＨレベルに戻ったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００２４】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップＳＲＥＧおよび駆動回路ＤＲで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで上から順次または下から順次選択的に駆動される。
【００２５】
【発明が解決しようとする課題】
上記のように、従来の走査用ドライバＬＳＩ１０８では、選択部１２４と駆動部１２２との間で、フリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６の出力端子がそれぞれの配線を複雑に交差させながらＸ方向およびＹ方向に引き延ばして駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６の入力端子に配線接続されるため、Ｙ方向の配線領域サイズＳを相当大きくとる必要がある。しかも、上記のような３値出力および走査方向（順方向／逆方向）の切換制御を行うために、各駆動回路ＤＲｉのデコーダＤＥＣｉに３つの入力端子を設ける場合は、選択部１２４と駆動部１２２との間の配線の数も３倍となり、配線領域サイズＳは倍増することになる。
【００２６】
このように、選択部１２４と駆動部１２２との間に大きな配線領域サイズＳが設定されることで、チップのＹ方向サイズ（チップ幅サイズ）が増して、チップ面積が大きくなるという問題があった。
【００２７】
なお、上記した従来の回路構成において、駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６のデコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３，‥‥，ＤＥＣ１７４，ＤＥＣ１７５，ＤＥＣ１７６をフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６と同じ順序または並びに配列して、両者間の配線領域サイズＳを小さくする変形も考えられる。しかし、その場合は、デコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３，‥‥，ＤＥＣ１７４，ＤＥＣ１７５，ＤＥＣ１７６と出力バッファ（ＯＵＴＢＵＦ１，ＯＵＴＢＵＦ３，‥‥，ＯＵＴＢＵＦ１７３，ＯＵＴＢＵＦ１７５）、（ＯＵＴＢＵＦ１７６，ＯＵＴＢＵＦ１７４，‥‥，ＯＵＴＢＵＦ４，ＯＵＴＢＵＦ２）との間で、配置順序の相違を補うために上記と同様に多数の配線を複雑に交差させてＸ方向およびＹ方向に引き回すことにより、この場所でＹ方向に大きな配線領域サイズを設定しなければならず、チップ全体のサイズはほとんど変わらない。
【００２８】
また、図１２に示すように、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５と偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６とを向い合わせで中心部に配置し、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５の順序に対応した順序で奇数番目のデコーダＤＥＣ１，ＤＥＣ３，‥‥，ＤＥＣ１７３，ＤＥＣ１７５、奇数番目の出力バッファＯＵＴＢＵＦ１，ＯＵＴＢＵＦ３，‥‥，ＯＵＴＢＵＦ１７３，ＯＵＴＢＵＦ１７５および奇数番目の出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５を右側に配置し、偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６の順序に対応した順序で偶数番目のデコーダＤＥＣ２，ＤＥＣ４，‥‥，ＤＥＣ１７４，ＤＥＣ１７６、偶数番目の出力バッファＯＵＴＢＵＦ２，ＯＵＴＢＵＦ４，‥‥，ＯＵＴＢＵＦ１７４，ＯＵＴＢＵＦ１７６および偶数番目の出力パッドＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６を左側に配置するレイアウトも考えられる。
【００２９】
図１２のレイアウトは、多数の配線を複雑に交差させる大きな配線領域を設けなくて済み、しかもＸ方向のサイズを半減できる反面、Ｙ方向のサイズを倍増させることになる。しかし、ＴＣＰにおいてＹ方向のサイズ（チップ幅サイズ）はテープの長さ方向でもあり、このテープ長さ方向でチップサイズを大きくすることはテープリールの巻き取りに支障が出る（チップが折れやすくなる）ため実用的ではない。
【００３０】
本発明は、上述した従来技術の問題点を解決するものであり、チップサイズの大幅な縮小を実現する走査駆動用集積回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の走査駆動用集積回路は、複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に同じ並びで配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる。
【００３２】
本発明の走査駆動用集積回路では、第１および第２の領域において各出力パッドに対応する駆動回路と選択回路とを第２の方向に同じ並びで配置する構成により、各出力パッドと各駆動回路との間および各駆動回路と各選択回路との間を第２の方向に延びる配線によって接続することが可能であり、第２の方向における配線領域サイズを可及的に短くし、チップサイズを著しく縮小することができる。
【００３３】
本発明の好適な一態様によれば、奇数番目の選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択し、偶数番目の選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択する。この場合、第１および第２のシフトレジスタが、第１および第２のシフトデータをそれぞれ双方向に転送することも可能である。
【００３４】
また、本発明の好適な一態様によれば、線順次走査のサイクルを規定する基本クロック信号を１／２分周して第１および第２の転送クロック信号を生成する転送クロック発生器と、１フレームの開始のタイミングを表すスタートパルスに応動して基本クロック信号の連続する２サイクルにわたって第１および第２のシフトデータを生成するシフトデータ発生器とが備えられる。
【００３５】
また、本発明の好適な一態様によれば、第１の方向がチップの長手方向に対応し、チップの長手方向に延びる一方の辺に沿って出力パッドが一列に配置される。この場合、チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置されてよい。
【００３６】
また、本発明の好適な一態様によれば、チップがＴＣＰで実装される。
【００３７】
本発明のその他の走査駆動用集積回路は、ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部とを有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される。
【００３８】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の好適な実施形態を説明する。
【００３９】
この実施形態における走査用ドライバＬＳＩは、主にチップ上の回路配置またはレイアウトを特徴とするものであり、チップの外観構成および対外的機能は従来技術のものと同じであってもよい。したがって、この実施形態の走査用ドライバＬＳＩも、たとえば図８のように、ＴＣＰ用のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（ＶＳＳＯＬＥＤ，ＶＯＬＥＤ，ＶＳＳ，ＳＴＶ，‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥，ＯＵＴ４，ＯＵＴ２を一列に配置してよい。すなわち、出力パッド群は、奇数番目のもの（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目のもの（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とに２分割されて一列に配置される。より詳細には、奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）においては、１番目の出力パッドＯＵＴ１がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。また、偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）においては、２番目の出力パッドＯＵＴ２がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００４０】
以下の説明では、図５〜図７の有機ＥＬディスプレイにおいて従来の走査用ドライバＬＳＩ１０８をこの実施形態の走査用ドライバＬＳＩに置き換えて説明する。
【００４１】
図１に、本発明の一実施形態における走査用ドライバＬＳＩにおける要部の回路構成およびレイアウトを示す。図２に、図１の回路構成およびレイアウトの詳細を示す。
【００４２】
図１に示すように、この実施形態でも、チップ上で出力パッド部１０の前段に駆動部１２を配置し、駆動部１２の前段に選択部１４を配置している。
【００４３】
レイアウト的には、チップ長手方向（Ｘ方向）で隣接する２つの領域ＡＯＤＤ，ＡＥＶＥＮを設定し、第１の領域ＡＯＤＤには、奇数番目の走査ラインに対応する奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）をまとめて配置するとともに、第２の領域ＡＥＶＥＮには、偶数番目の走査ラインに対応する偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）をまとめて配置している。ここで、各駆動回路ＤＲｉ（ｉ＝１，２，３，‥‥，１７６）は、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとを有している。出力バッファＯＵＴＢＵＦｉは、ロジック用の電圧レベル（たとえば３．３Ｖ系）を駆動用の電圧レベル（たとえば１５Ｖ系）に変換するためのレベルシフタや、走査ラインを所定の駆動電圧で駆動するための１つまたは複数の駆動素子たとえば駆動トランジスタ等を含んでいる。
【００４４】
第１の領域ＡＯＤＤでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）は全体で１つのシフトレジスタＳＲ−Ｏを構成している。
【００４５】
第２の領域ＡＥＶＥＮでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）は全体で１つのシフトレジスタＳＲ−Ｅを構成している。
【００４６】
この実施形態では、ゼネレータ１６を設ける。このゼネレータ１６には、コントローラ１０６（図４、図６）よりフレームの開始のタイミングを示すスタートパルスＳＴＶと線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶとが与えられる。スタートパルスＳＴＶは、たとえばクロック信号ＣＰＶの１サイクル分のパルス幅を有するＨレベルのパルス信号として与えられる。
【００４７】
ゼネレータ１６は、たとえば図３に示すようなシフトデータ発生器１８と転送クロック発生器２０とを有する。シフトデータ発生器１８はスルーの転送回路２２と遅延回路２４とを有する。スルーの転送回路２２は、入力したスタートパルスＳＴＶをそのまま奇数番目用の第１のシフトデータＳＦＴ−Ｏとして出力する。遅延回路２４は、スタートパルスＳＴＶを１クロックサイクルの時間だけ遅延させたものを偶数番目用の第２のシフトデータＳＦＴ−Ｅとして出力する。遅延回路２４の代わりにワンショット回路を用いることもできる。
【００４８】
転送クロック発生器２０は１／２分周器２６とインバータ２８とを有する。１／２分周器２６は、入力したクロック信号ＣＰＶを１／２分周したものを第１の転送クロック信号またはシフトパルス２ＣＬＫ−Ｏとして出力する。インバータ２８は、１／２分周器２６の出力（２ＣＬＫ−Ｏ）を論理反転したものを第２の転送クロック信号またはシフトパルス２ＣＬＫ−Ｅとして出力する。
【００４９】
ゼネレータ１６より出力される信号のうち、第１のシフトデータＳＦＴ−Ｏは、第１の領域ＡＯＤＤ内に配置されている奇数番目のフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）の中の両端のフリップフロップＳＲＥＧ１，ＳＥＧ１７５のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。一方、第２のシフトデータＳＦＴ−Ｅは、第２の領域ＡＥＶＥＮ内に配置されている偶数番目のフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）の中の両端のフリップフロップＳＲＥＧ２，ＳＥＧ１７６のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。
【００５０】
また、第１のシフトパルス２ＣＬＫ−Ｏは、第１の領域ＡＯＤＤ内の奇数番目の各フリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）のクロック端子に入力される。一方、第２のシフトパルス２ＣＬＫ−Ｅは、第２の領域ＡＥＶＥＮ内の偶数番目の各フリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）のクロック端子に入力される。
【００５１】
この実施形態でも、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベルで駆動するために、各駆動回路ＤＲｉの出力バッファＯＵＴＢＵＦｉに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダＤＥＣｉに３つの出力端子と出力バッファＯＵＴＢＵＦｉに３つの入力端子が設けられている。
【００５２】
また、上記の３値レベルを切り換えるタイミングを得るために、デコーダＤＥＣｉの主入力端子にそれと対応するフリップフロップＳＲＥＧｉの出力端子が配線接続されるだけでなく、上記第１のシフトパルス２ＣＬＫ−Ｏおよび第２のシフトパルス２ＣＬＫ−Ｅにそれぞれ対応するクロック信号２ＣＫ−Ｏ，２ＣＫ−ＥもデコーダＤＥＣｉの逆方向選択用の入力端子（ＬＲ＝Ｒ）または順方向選択用の入力端子（ＬＲ＝Ｌ）にそれぞれ配線接続される。図２では、詳細な構成を省略するが、各フリップフロップＳＲＥＧｉの近傍に、ゼネレータ１６からの第１のシフトパルス２ＣＬＫ−Ｏと第２のシフトパルス２ＣＬＫ−Ｅをそれぞれスルーでクロック信号２ＣＫ−Ｏ，２ＣＫ−Ｅとして各対応するデコーダＤＥＣｉに転送する回路または配線を設けてよい。
【００５３】
第１の領域ＡＯＤＤ内において、シフトレジスタＳＲ−Ｏは、双方向のデータシフト機能を有している。両端（ＳＲＥＧ１，ＳＲＥＧ１７５）以外の各フリップフロップＳＲＥＧｉのデータ入力端子には、隣接するフリップフロップＳＲＥＧｉ−１の反転出力またはフリップフロップＳＲＥＧｉ＋１の反転出力がそれぞれインバータＩＮＶを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップＳＲＥＧ１， ＳＲＥＧ３，‥‥，ＳＲＥＧ１７５が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力する。
詳細を省略するが、第２の領域ＡＥＶＥＮ内においても、シフトレジスタＳＲ−Ｅが双方向のデータシフト機能を有しており、各段のフリップフロップＳＲＥＧｉが上記と同様に結線され、コントローラ１０６からの制御信号ＬＲを同様に入力する。
【００５４】
上記のようなレイアウトによれば、第１の領域ＡＯＤＤでは、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５がそれぞれ奇数番目の対応する駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップＳＲＥＧｉと各対応する駆動回路ＤＲｉとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ１を可及的に短くすることができる。また、奇数番目の駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５がそれぞれ奇数番目の対応する出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路ＤＲｉと各対応する出力パッドＯＵＴｉとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ３を可及的に短くすることができる。また、各駆動回路ＤＲｉ内でも、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ２を可及的に短くすることができる。。
【００５５】
第２の領域ＡＥＶＥＮ内も第１の領域ＡＯＤＤ内と全く同じである。すなわち、偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６がそれぞれ偶数番目の対応する駆動回路ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップＳＲＥＧｉと各対応する駆動回路ＤＲｉとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ１を可及的に短くすることができる。また、偶数番目の駆動回路ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６がそれぞれ偶数番目の対応する出力パッドＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路ＤＲｉと各対応する出力パッドＯＵＴｉとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ３を可及的に短くすることができる。また、各駆動回路ＤＲｉ内でも、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ２を可及的に短くすることができる。
【００５６】
図４に、この実施形態における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００５７】
ゼネレータ１６には、コントローラ１０６からの基本クロック信号ＣＰＶが常時与えられる。ゼネレータ１６内の転送クロック発生器２０は、この基本クロック信号ＣＰＶに応動して、１／２分周器２６よりクロック信号ＣＰＶを１／２分周した第１のシフトパルス２ＣＬＫ−Ｏを出力し、インバータ２８より第１のシフトパルス２ＣＬＫ−Ｏと逆相の第２のシフトパルス２ＣＬＫ−Ｅを出力する。
【００５８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶがゼネレータ１６に入力されると、ゼネレータ１６のシフトデータ発生器１８が先ずスタートパルスＳＴＶと実質的に同一の第１のシフトデータＳＦＴ−Ｏを出力し、このシフトデータＳＦＴ−Ｏを第１の領域ＡＯＤＤ内で先頭フリップフロップである１番目のフリップフロップＳＲＥＧ１に与える。この直後に、第１のシフトパルス２ＣＬＫ−Ｏが立ち上がると（ＣＰＶ＝１，２ＣＬＫ−Ｏ＝１）、これに応動して１番目のフリップフロップＳＲＥＧ１がＨレベルのシフトデータＳＦＴ−Ｏをロードまたはラッチし、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ１以外は、第１のシフトパルス２ＣＬＫ−Ｏでトリガされる奇数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００５９】
１番目のフリップフロップＳＲＥＧ１の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路ＤＲ１の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドＯＵＴ１および走査用駆動端子ＲＯＷ１を介してパネル１０２上の１番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に階調に応じたたとえばＰＷＭ変調の信号電圧を供給して、１番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ１の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段つまり３番目のフリップフロップＳＲＥＧ３のデータ入力端子に与えられる。
【００６０】
上記のような第１のシフトデータＳＦＴ−Ｏを出力してから基本クロックＣＰＶの１サイクル遅れて、ゼネレータ１６のシフトデータ発生器１８が第２のシフトデータＳＦＴ−Ｅを出力し、このシフトデータＳＦＴ−Ｅを第２の領域ＡＥＶＥＮ内の先頭フリップフロップである２番目のフリップフロップＳＲＥＧ２に与える。この直後に、第２のシフトパルス２ＣＬＫ−Ｅが立ち上がると（ＣＰＶ＝２，２ＣＬＫ−Ｅ＝２）、２番目のフリップフロップＳＲＥＧ２がこのシフトデータＳＦＴ−Ｅをラッチし、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ２以外は、第２のシフトパルス２ＣＬＫ−Ｅでトリガされる偶数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００６１】
２番目のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ２および走査用駆動端子ＲＯＷ２を介して２番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に信号電圧を供給して、２番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ２の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の４番目のフリップフロップＳＲＥＧ４のデータ入力端子に与えられる。
【００６２】
また、１番目の駆動回路ＤＲ１は、それと対応するフリップフロップＳＲＥＧ１経由で入力されるクロック信号２ＣＫ−ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ１に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００６３】
次に、第１のシフトパルス２ＣＬＫ−Ｏが立ち上がると（ＣＰＶ＝３，２ＣＬＫ−Ｅ＝３）、第１の領域ＡＯＤＤ内で３番目のフリップフロップＳＲＥＧ３がＨレベルの第１のフリップフロップＳＲＥＧ１の出力信号の反転信号をラッチし、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ３以外は、第１のシフトパルス２ＣＬＫ−Ｏでトリガされる奇数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチして、Ｈレベルを出力する。特に、１番目のフリップフロップＳＲＥＧ１の出力がそれまでのＬレベルからＨレベルに変わる。
【００６４】
３番目のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路ＤＲ３の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ３および走査用駆動端子ＲＯＷ３を介して３番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に信号電圧を供給して、３番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ３の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の５番目のフリップフロップＳＲＥＧ５のデータ入力端子に与えられる。
【００６５】
また、２番目の駆動回路ＤＲ２は、それと対応するフリップフロップＳＲＥＧ２経由で入力されるクロック信号２ＣＫ−ＥがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ２に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、１番目の駆動回路ＤＲ１は、それと対応するフリップフロップＳＲＥＧ１経由で入力されるクロック信号２ＣＫ−ＯがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。なお、走査ラインの駆動では、アクティブなＬレベル（０Ｖ）から先ずローインピーダンスのＨレベル（１５Ｖ）に切り換えてライン上の充電または放電を高速に行ってから、ハイインピータースのＨＺレベル（１５Ｖ）に切り換えて次のフレームまでライン電位をほぼ一定に保持するようにしている。
【００６６】
次に、第２のシフトパルス２ＣＬＫ−Ｅが立ち上がると（ＣＰＶ＝４，２ＣＬＫ−Ｅ＝４）、第２の領域ＡＥＶＥＮ内で４番目のフリップフロップＳＲＥＧ４がＨレベルの第２のフリップフロップＳＲＥＧ２の出力信号の反転信号をラッチして、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ４以外は、第２のシフトパルス２ＣＬＫ−Ｅでトリガされる偶数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチして、Ｈレベルを出力する。特に、２番目のフリップフロップＳＲＥＧ２の出力がそれまでのＬレベルからＨレベルに変わる。
【００６７】
４番目のフリップフロップＳＲＥＧ４の出力がＨレベルからＬレベルに変わると、これに応動して４番目の駆動回路ＤＲ４の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ４および走査用駆動端子ＲＯＷ４を介して４番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に階調に応じた信号電圧を供給して、４番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ４の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の６番目のフリップフロップＳＲＥＧ６のデータ入力端子に与えられる。
【００６８】
また、３番目の駆動回路ＤＲ３は、それと対応するフリップフロップＳＲＥＧ３経由で入力されるクロック信号２ＣＫ−ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ３に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、２番目の駆動回路ＤＲ２は、それと対応するフリップフロップＳＲＥＧ２経由で入力されるクロック信号２ＣＫ−ＥがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００６９】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップＳＲＥＧｉおよび駆動回路ＤＲｉで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで順方向に上から順次または下から順次選択的に駆動される。
【００７０】
また、パネル１２上の走査方向を逆方向にするときは、第１の領域ＡＯＤＤ内では第１のシフトデータＳＦＴ−Ｏを最初に１７５番目のフリップフロップＳＲＥＧ１７５に入力するとともに、第２の領域ＡＥＶＥＮ内では第２のシフトデータＳＦＴ−Ｅを最初に１７６番目のフリップフロップＳＲＥＧ１７６に入力し、第１および第２のシフトレジスタＳＲ−Ｏ，ＳＲ−ＥにおいてシフトデータＳＦＴ−Ｏ，ＳＦＴ−Ｅの転送方向を上記と逆にすればよい。
【００７１】
上記したように、この実施形態では、出力パッド部１０と駆動部１２と選択部１４との間で、各出力パッドＯＵＴｉに対応する駆動回路ＤＲｉと選択回路つまりフリップフロップＳＲＥＧｉとをＹ方向（チップ幅方向）に同じ並びで配置して、Ｙ方向に延びる配線によって相互接続する構成により、各部（１０，１２，１４）間のＹ方向配線領域サイズを可及的に短くし、チップ幅サイズを著しく縮小することができる。一例として、従来型（図９）のチップ幅サイズが１３１９．０５μｍであったものを、本実施形態によればチップ幅サイズを１０８８．０５まで（つまり２３１μｍ：約１５％も）短くすることができる。すなわち、チップ面積を約１５％縮小できる。このことは、同一サイズの半導体ウエハから取れるチップの個数を約１５％増やせることを意味する。
【００７２】
上記した実施形態では、走査ラインを３値レベルで駆動し、走査方向（順方向／逆方向）の切換を可能とするために、選択部１４側から駆動部１２の各駆動回路ＤＲｉに３つの信号を与えるようにした。しかし、たとえば、走査ラインを２値レベルで駆動し、かつ走査方向を固定する場合は、選択部１４の各フリップフロップＳＲＥＧ１から駆動部１２の各駆動回路ＤＲｉに１つの出力信号を与えるだけの配線構造とすることも可能であり、各駆動回路ＤＲｉにおいてデコーダＤＥＣｉを省くことも可能である。また、上記実施形態における出力パッドＯＵＴ、駆動回路ＤＲおよび選択回路ＳＲＥＧの個数（１７６個）は一例であり、走査ラインの本数に応じて任意の個数を選択できる。
【００７３】
本発明の走査用ドライバＬＳＩは、上記実施形態の有機ＥＬディスプレイに限定されるものではなく、同様のマトリクス表示方式で線順次走査を行う任意のディスプレイたとえば液晶ディスプレイやＬＥＤディスプレイ等にも適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明の走査駆動用集積回路によれば、チップサイズを大幅に縮小することができ、生産性やコスト性さらには実装性等の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図２】図１の回路構成およびレイアウトの詳細を示すブロック図である。
【図３】実施形態におけるシフトデータ発生器および転送クロック発生器の一回路構成例を示すブロック図である。
【図４】実施形態の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図５】有機ＥＬディスプレイのパネルの一構成例を示す略正面図である。
【図６】図５のパネルの構成を示す略側面図である。
【図７】図５のパネルの構成を示す略背面図である。
【図８】走査用ドライバＬＳＩのチップ上の端子配置を示す略平面図である。
【図９】従来の走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図１０】図９の回路構成およびレイアウトの詳細を示すブロック図である。
【図１１】従来の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図１２】従来の走査用ドライバＬＳＩのその他の回路構成およびレイアウトの詳細を示すブロック図である。
【符号の説明】
１０ 出力パッド部
１２ 駆動部
１４ 選択部
１６ ゼネレータ
１８ シフトデータ発生器
２０ 転送クロック発生器
ＳＲ−Ｏ 第１のシフトレジスタ
ＳＲ−Ｅ 第２のシフトレジスタ
ＳＲＥＧ１， ＳＲＥＧ３，‥‥， ＳＲＥＧ１７３， ＳＲＥＧ１７５ 奇数番目のフリップフロップ
ＳＲＥＧ２， ＳＲＥＧ４，‥‥， ＳＲＥＧ１７４， ＳＲＥＧ１７６ 偶数番目のフリップフロップ
ＤＲ１， ＤＲ３，‥‥， ＤＲ１７３， ＤＲ１７５ 奇数番目の駆動回路
ＤＲ２， ＤＲ４，‥‥， ＤＲ１７４， ＤＲ１７６ 偶数番目の駆動回路
ＤＥＣ１， ＤＥＣ３，‥‥， ＤＥＣ１７３， ＤＥＣ１７５ 奇数番目のデコーダ
ＤＥＣ２， ＤＥＣ４，‥‥， ＤＥＣ１７４， ＤＥＣ１７６ 偶数番目のデコーダ
ＯＵＴＢＵＦ１， ＯＵＴＢＵＦ３，‥‥， ＯＵＴＢＵＦ１７５ 奇数番目の出力バッファ
ＯＵＴＢＵＦ２， ＯＵＴＢＵＦ４，‥‥， ＯＵＴＢＵＦ１７６ 偶数番目の出力バッファ
ＯＵＴ１， ＯＵＴ３，‥‥， ＯＵＴ１７３， ＯＵＴ１７５ 奇数番目の出力パッド
ＯＵＴ２， ＯＵＴ４，‥‥， ＯＵＴ１７４， ＯＵＴ１７６ 偶数番目の出力パッド
１０６ コントローラ
ＲＯＷ１， ＲＯＷ３，‥‥， ＲＯＷ１７３， ＲＯＷ１７５ 奇数番目の走査用駆動端子
ＲＯＷ２， ＲＯＷ４，‥‥， ＲＯＷ１７４， ＲＯＷ１７６ 偶数番目の走査用駆動端子
【発明の属する技術分野】
本発明は、フラットパネルディスプレイ等に用いられる走査駆動用の集積回路（ＩＣまたはＬＳＩ）に係り、特にチップ上の回路配置を工夫した技術に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイでは、パネル上に複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設け、走査用ドライバＬＳＩにより走査ラインを線順次で選択して駆動し、選択された各走査ライン上の各画素に信号用ドライバＬＳＩにより表示信号電圧（画像情報）を印加または書き込んで、画像を表示するようにしている。
【０００３】
図５〜図７に、モバイルフォン（携帯電話）等に用いられている有機ＥＬディスプレイの一例を示す。図５はディスプレイの正面図、図６は側面図、図７は背面図である。
【０００４】
この有機ＥＬディスプレイ１００では、実装スペースの関係からディスプレイパネル１０２の背面に、ＰＣＢ（Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）実装でプリント基板１０４上に画像表示用のコントローラ１０６が配置されるとともに、プリント基板１０４とパネル１０２との間にＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ） 実装でフィルム１１２，１１４上に走査用ドライバＬＳＩ１０８、信号用ドライバＬＳＩ１１０がそれぞれ配置される。なお、コントローラ１０６は、ＰＣＢ実装に代えて、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）実装とすることもできる。
【０００５】
パネル１０２上の走査ライン（図示せず）に接続される走査用駆動端子（ＲＯＷ ｎ）は、走査用ドライバＬＳＩ１０８からの配線の引き回しの効率性やパネル端子ピッチの制約などを考慮して、奇数番目のものと偶数番目のものとに分けて、パネル１０２の左右両側に配置される。たとえば、奇数番目の端子（ＲＯＷ ２ｊ−１）（ｊ＝１，２，３，‥‥）はパネル１０２の左辺に配置され、偶数番目の端子（ＲＯＷ ２ｊ）はパネル１０２の右辺に配置される。より詳細には、パネル１０２上にたとえば１７６本の走査ラインが設けられているとすると、図５および図７に示すように、パネル１０２の左辺（裏面側からみて右辺）に沿って８８個の奇数番目の走査用駆動端子ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５が縦一列に配置されるとともに、パネル１０２の右辺（裏面側からみて左辺）に沿って８８個の偶数番目の走査用駆動端子ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６が縦一列に配置される。
【０００６】
なお、パネル１０２上の信号ライン（図示せず）に接続される信号用駆動端子（ＣＯＬ ｍ）は、パネル１０２の上辺または下辺のいずれか一方の辺に沿って横一列に配置される。この例では、４３２本の信号ラインに対応して４３２個の信号用駆動端子ＣＯＬ１，ＣＯＬ２，ＣＯＬ３，‥‥，ＣＯＬ４３１，ＣＯＬ４３２が設けられている。
【０００７】
走査用ドライバＬＳＩ１０８においても、図７に示すように、ＴＣＰ出力端子（リード）ＲＯＷ１，ＲＯＷ２，ＲＯＷ３，‥‥，ＲＯＷ１７４，ＲＯＷ１７５，ＲＯＷ１７６を奇数番目のもの（ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５）と偶数番目のもの（ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６）とに左右２分割して一列に配列している。これによって、パネル左辺に配置されている奇数番目の各走査用駆動端子までの配線とパネル右辺に配置されている偶数番目の各走査用駆動端子までの配線とをそれぞれ交差させずに効率よく引き回すことができる。
【０００８】
図８に、走査用ドライバＬＳＩ１０８におけるチップ上の端子配列を示す。図示のように、このＬＳＩ１０８は、ＴＣＰに有利な棒状のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（ＶＳＳＯＬＥＤ，ＶＯＬＥＤ，ＶＳＳ，ＳＴＶ，‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥，ＯＵＴ４，ＯＵＴ２を一列に配置している。
【０００９】
本発明に関係する主要な入力端子またはパッドとして、ＶＳＳＯＬＥＤ，ＶＯＬＥＤは、電源回路（図示せず）から駆動用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば１５Ｖ）をそれぞれ入力する端子である。ＶＳＳ、ＶＤＤは、電源回路からロジック用のＬレベル電圧（たとえば０Ｖ）、Ｈレベル電圧（たとえば３．３Ｖ）をそれぞれ入力する端子である。ＳＴＶは、コントローラ１０６からフレームの開始を示すタイミングパルスまたはスタートパルスＳＴＶを入力する端子である。Ｌ／Ｒは、コントローラ１０６から走査ラインの走査順序または走査方向（順方向／逆方向）を指示する制御信号ＬＲを入力する端子である。ＣＰＶは、コントローラ１０６から走査ラインを線順次で走査するための線順次サイクルを規定するクロックＣＰＶを入力する端子である。
【００１０】
出力端子またはパッド群は、奇数番目のもの（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目のもの（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とに２分割されて一列に配置されている。奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）は、上記奇数番目のＴＣＰ出力リード（ＲＯＷ１，ＲＯＷ３，‥‥，ＲＯＷ１７３，ＲＯＷ１７５）に対応した順序で一列に配置される。より詳細には、１番目の出力パッドＯＵＴ１がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）は、上記偶数番目のＴＣＰ出力リード（ＲＯＷ２，ＲＯＷ４，‥‥，ＲＯＷ１７４，ＲＯＷ１７６）に対応した順序で一列に配置される。より詳細には、２番目の出力パッドＯＵＴ２がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００１１】
図９に、走査用ドライバＬＳＩ１０８における要部の回路構成およびレイアウトを示す。図１０に、図９の回路構成およびレイアウトの詳細を示す。
【００１２】
図１０において、出力パッド群１２０の前段に駆動部１２２が配置され、駆動部１２２の前段に選択部１２４が配置される。駆動部１２２は、各出力パッドＯＵＴｉ（ｉ＝１，２，‥‥，１７６）に対応するデコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとからなる駆動回路ＤＲｉを有している。選択部１２４は、各駆動回路ＤＲｉに対応するフリップフロップＳＲＥＧｉからなる１つのシフトレジスタＳＲを有している。
【００１３】
レイアウト的には、奇数番目の出力パッド群（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目の出力パッド群（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とにそれぞれ対応または対向する位置関係で、駆動部１２２でも奇数番目の駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）と偶数番目の駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）とが二組に分かれて配置されている。かかる奇数番目／偶数番目の組分け配置により、Ｎ番目の出力パッドＯＵＴｉとＮ番目の駆動回路ＤＲｉとがＹ方向で同じ並びに配置されている。したがって、各駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５，ＤＲ１７６，ＤＲ１７４，‥‥，ＤＲ４，ＤＲ２の出力端子は、互いに配線を交差させることなく平行に各出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥‥，ＯＵＴ４，ＯＵＴ２に配線接続される。
【００１４】
一方、選択部１２４のフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６は奇数と偶数とに分かれることなく１番目のフリップフロップＳＲＥＧ１から１７６番目のフリップフロップＳＲＥＧ１７６まで昇順にＸ方向一列に配置されている。したがって、各フリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６の出力端子は、多層配線構造で適当に配線を交差させて各駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６の入力端子に配線接続される。
【００１５】
この例では、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベル（高抵抗出力Ｈレベル）で駆動するために、各駆動回路ＤＲｉの出力バッファＯＵＴＢＵＦｉに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダＤＥＣｉに３つの出力端子と出力バッファＯＵＴＢＵＦｉに３つの入力端子がそれぞれ設けられている。また、上記の３値レベルを切り換えるタイミングを得るために、デコーダＤＥＣｉの主入力端子にそれと対応するフリップフロップＳＲＥＧｉの出力端子が配線接続されるだけでなく、隣接するフリップフロップＳＲＥＧｉ−１およびＳＲＥＧｉ＋１の出力端子もデコーダＤＥＣｉの逆方向選択用の入力端子（ＬＲ＝Ｒ）および順方向選択用の入力端子（ＬＲ＝Ｌ）にそれぞれ配線接続される。
【００１６】
選択部１２４のシフトレジスタＳＲは双方向のデータシフト機能を有している。両端のフリップフロップＳＲＥＧ１，ＳＲＥＧ１７６のデータ入力端子にはコントローラ１０６よりフレームの開始のタイミングを示すスタートパルスＳＴＶが走査方向（順方向／逆方向）に応じて選択的に入力される。両端以外の各フリップフロップＳＲＥＧｉのデータ入力端子には、隣接するフリップフロップＳＲＥＧｉ−１の反転出力またはフリップフロップＳＲＥＧｉ＋１の反転出力がそれぞれインバータＩＮＶを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７６が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力するとともに、線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶをクロック端子に入力するようになっている。
【００１７】
図１１に、図９および図１０の回路構成における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００１８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶが選択部１２４の１番目のフリップフロップＳＲＥＧ１に入力されると、クロック信号ＣＰＶの立ち上がり（ＣＰＶ＝１）でこのスタートパルスＳＴＶがシフトデータとしてフリップフロップＳＲＥＧ１にロードまたはラッチされ、フリップフロップＳＲＥＧ１の出力がそれまでのＨレベルからＬレベルに変わる。
【００１９】
１番目のフリップフロップＳＲＥＧ１の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路ＤＲ１の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドＯＵＴ１および走査用駆動端子ＲＯＷ１を介して１番目の走査ラインを選択的に駆動する。ここで、ハイインピーダンスのＨレベル（１５Ｖ）とは、数ＭΩ程度の高抵抗で１５Ｖの電圧が出力されることを意味する。また、ＨレベルおよびＬレベルは、低抵抗出力を意味する。一方で、フリップフロップＳＲＥＧ１の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして２番目のフリップフロップＳＲＥＧ２のデータ入力端子に与えられる。
【００２０】
次のクロックサイクルで、ＣＰＶが立ち上がると（ＣＰＶ＝２）、これに応動して２番目のフリップフロップＳＲＥＧ２が前段ＳＲＥＧ１からのシフトデータをラッチして、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ２以外のフリップフロップはＣＰＶの立ち上がり（ＣＰＶ＝２）でＬレベルをラッチする。特に、１番目のフリップフロップＳＲＥＧ１の出力はそれまでのＬレベルからＨレベルに戻る。
【００２１】
２番目のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ２および走査用駆動端子ＲＯＷ２を介して２番目の走査ラインを選択的に駆動する。一方で、フリップフロップＳＲＥＧ２の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして３番目のフリップフロップＳＲＥＧ３のデータ入力端子に与えられる。また、１番目の駆動回路ＤＲ１は、次段のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ１に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００２２】
次のクロックサイクルで、ＣＰＶが立ち上がると（ＣＰＶ＝３）、これに応動して３番目のフリップフロップＳＲＥＧ３が前段ＳＲＥＧ２からのシフトデータをラッチし、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ３以外のフリップフロップはＣＰＶの立ち上がり（ＣＰＶ＝３）でＬレベルをラッチする。２番目のフリップフロップＳＲＥＧ２の出力はそれまでのＬレベルからＨレベルに戻る。
【００２３】
３番目のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ３および走査用駆動端子ＲＯＷ３を介して３番目の走査ラインを選択的に駆動する。一方で、フリップフロップＳＲＥＧ３の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして４番目のフリップフロップＳＲＥＧ４のデータ入力端子に与えられる。また、２番目の駆動回路ＤＲ２は、次段のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わったことに応答して、駆動出力電圧をアクティブなＬレベルから非アクティブなＨレベルに戻す。また、１番目の駆動回路ＤＲ１は、次段フリップフロップＳＲＥＧ２の出力がＬレベルからＨレベルに戻ったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００２４】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップＳＲＥＧおよび駆動回路ＤＲで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで上から順次または下から順次選択的に駆動される。
【００２５】
【発明が解決しようとする課題】
上記のように、従来の走査用ドライバＬＳＩ１０８では、選択部１２４と駆動部１２２との間で、フリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６の出力端子がそれぞれの配線を複雑に交差させながらＸ方向およびＹ方向に引き延ばして駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６の入力端子に配線接続されるため、Ｙ方向の配線領域サイズＳを相当大きくとる必要がある。しかも、上記のような３値出力および走査方向（順方向／逆方向）の切換制御を行うために、各駆動回路ＤＲｉのデコーダＤＥＣｉに３つの入力端子を設ける場合は、選択部１２４と駆動部１２２との間の配線の数も３倍となり、配線領域サイズＳは倍増することになる。
【００２６】
このように、選択部１２４と駆動部１２２との間に大きな配線領域サイズＳが設定されることで、チップのＹ方向サイズ（チップ幅サイズ）が増して、チップ面積が大きくなるという問題があった。
【００２７】
なお、上記した従来の回路構成において、駆動回路ＤＲ１，ＤＲ２，ＤＲ３，‥‥，ＤＲ１７４，ＤＲ１７５，ＤＲ１７６のデコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３，‥‥，ＤＥＣ１７４，ＤＥＣ１７５，ＤＥＣ１７６をフリップフロップＳＲＥＧ１，ＳＲＥＧ２，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７５，ＳＲＥＧ１７６と同じ順序または並びに配列して、両者間の配線領域サイズＳを小さくする変形も考えられる。しかし、その場合は、デコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３，‥‥，ＤＥＣ１７４，ＤＥＣ１７５，ＤＥＣ１７６と出力バッファ（ＯＵＴＢＵＦ１，ＯＵＴＢＵＦ３，‥‥，ＯＵＴＢＵＦ１７３，ＯＵＴＢＵＦ１７５）、（ＯＵＴＢＵＦ１７６，ＯＵＴＢＵＦ１７４，‥‥，ＯＵＴＢＵＦ４，ＯＵＴＢＵＦ２）との間で、配置順序の相違を補うために上記と同様に多数の配線を複雑に交差させてＸ方向およびＹ方向に引き回すことにより、この場所でＹ方向に大きな配線領域サイズを設定しなければならず、チップ全体のサイズはほとんど変わらない。
【００２８】
また、図１２に示すように、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５と偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６とを向い合わせで中心部に配置し、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５の順序に対応した順序で奇数番目のデコーダＤＥＣ１，ＤＥＣ３，‥‥，ＤＥＣ１７３，ＤＥＣ１７５、奇数番目の出力バッファＯＵＴＢＵＦ１，ＯＵＴＢＵＦ３，‥‥，ＯＵＴＢＵＦ１７３，ＯＵＴＢＵＦ１７５および奇数番目の出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５を右側に配置し、偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６の順序に対応した順序で偶数番目のデコーダＤＥＣ２，ＤＥＣ４，‥‥，ＤＥＣ１７４，ＤＥＣ１７６、偶数番目の出力バッファＯＵＴＢＵＦ２，ＯＵＴＢＵＦ４，‥‥，ＯＵＴＢＵＦ１７４，ＯＵＴＢＵＦ１７６および偶数番目の出力パッドＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６を左側に配置するレイアウトも考えられる。
【００２９】
図１２のレイアウトは、多数の配線を複雑に交差させる大きな配線領域を設けなくて済み、しかもＸ方向のサイズを半減できる反面、Ｙ方向のサイズを倍増させることになる。しかし、ＴＣＰにおいてＹ方向のサイズ（チップ幅サイズ）はテープの長さ方向でもあり、このテープ長さ方向でチップサイズを大きくすることはテープリールの巻き取りに支障が出る（チップが折れやすくなる）ため実用的ではない。
【００３０】
本発明は、上述した従来技術の問題点を解決するものであり、チップサイズの大幅な縮小を実現する走査駆動用集積回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の走査駆動用集積回路は、複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に同じ並びで配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる。
【００３２】
本発明の走査駆動用集積回路では、第１および第２の領域において各出力パッドに対応する駆動回路と選択回路とを第２の方向に同じ並びで配置する構成により、各出力パッドと各駆動回路との間および各駆動回路と各選択回路との間を第２の方向に延びる配線によって接続することが可能であり、第２の方向における配線領域サイズを可及的に短くし、チップサイズを著しく縮小することができる。
【００３３】
本発明の好適な一態様によれば、奇数番目の選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択し、偶数番目の選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する駆動回路を選択する。この場合、第１および第２のシフトレジスタが、第１および第２のシフトデータをそれぞれ双方向に転送することも可能である。
【００３４】
また、本発明の好適な一態様によれば、線順次走査のサイクルを規定する基本クロック信号を１／２分周して第１および第２の転送クロック信号を生成する転送クロック発生器と、１フレームの開始のタイミングを表すスタートパルスに応動して基本クロック信号の連続する２サイクルにわたって第１および第２のシフトデータを生成するシフトデータ発生器とが備えられる。
【００３５】
また、本発明の好適な一態様によれば、第１の方向がチップの長手方向に対応し、チップの長手方向に延びる一方の辺に沿って出力パッドが一列に配置される。この場合、チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置されてよい。
【００３６】
また、本発明の好適な一態様によれば、チップがＴＣＰで実装される。
【００３７】
本発明のその他の走査駆動用集積回路は、ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部とを有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される。
【００３８】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の好適な実施形態を説明する。
【００３９】
この実施形態における走査用ドライバＬＳＩは、主にチップ上の回路配置またはレイアウトを特徴とするものであり、チップの外観構成および対外的機能は従来技術のものと同じであってもよい。したがって、この実施形態の走査用ドライバＬＳＩも、たとえば図８のように、ＴＣＰ用のスリムチップとして構成され、チップの長手方向に延びる一方の辺に沿って入力端子またはパッド（ＶＳＳＯＬＥＤ，ＶＯＬＥＤ，ＶＳＳ，ＳＴＶ，‥‥）を一列に配置し、対向する他方の辺に沿って出力端子またはパッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５，ＯＵＴ１７６，ＯＵＴ１７４，‥，ＯＵＴ４，ＯＵＴ２を一列に配置してよい。すなわち、出力パッド群は、奇数番目のもの（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）と偶数番目のもの（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）とに２分割されて一列に配置される。より詳細には、奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）においては、１番目の出力パッドＯＵＴ１がチップ一端寄りに配置され、チップ中心部に向って３番目以降の奇数出力パッドＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。また、偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）においては、２番目の出力パッドＯＵＴ２がチップ他端寄りに配置され、チップ中心部に向って４番目以降の偶数出力パッドＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６がチップ長手方向（Ｘ方向）に一定間隔で昇順に一列に配置される。
【００４０】
以下の説明では、図５〜図７の有機ＥＬディスプレイにおいて従来の走査用ドライバＬＳＩ１０８をこの実施形態の走査用ドライバＬＳＩに置き換えて説明する。
【００４１】
図１に、本発明の一実施形態における走査用ドライバＬＳＩにおける要部の回路構成およびレイアウトを示す。図２に、図１の回路構成およびレイアウトの詳細を示す。
【００４２】
図１に示すように、この実施形態でも、チップ上で出力パッド部１０の前段に駆動部１２を配置し、駆動部１２の前段に選択部１４を配置している。
【００４３】
レイアウト的には、チップ長手方向（Ｘ方向）で隣接する２つの領域ＡＯＤＤ，ＡＥＶＥＮを設定し、第１の領域ＡＯＤＤには、奇数番目の走査ラインに対応する奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）をまとめて配置するとともに、第２の領域ＡＥＶＥＮには、偶数番目の走査ラインに対応する偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）をまとめて配置している。ここで、各駆動回路ＤＲｉ（ｉ＝１，２，３，‥‥，１７６）は、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとを有している。出力バッファＯＵＴＢＵＦｉは、ロジック用の電圧レベル（たとえば３．３Ｖ系）を駆動用の電圧レベル（たとえば１５Ｖ系）に変換するためのレベルシフタや、走査ラインを所定の駆動電圧で駆動するための１つまたは複数の駆動素子たとえば駆動トランジスタ等を含んでいる。
【００４４】
第１の領域ＡＯＤＤでは、奇数番目の走査ラインの順序に対応する順序で奇数番目の出力パッド（ＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５）、駆動回路（ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５）およびフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）は全体で１つのシフトレジスタＳＲ−Ｏを構成している。
【００４５】
第２の領域ＡＥＶＥＮでは、偶数番目の走査ラインの順序に対応する順序で偶数番目の出力パッド（ＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６）、駆動回路（ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６）およびフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）をそれぞれＸ方向に一列に配置するとともに、各走査ラインに対応する出力パッドＯＵＴｉ、駆動回路ＤＲｉおよびフリップフロップＳＲＥＧｉをＹ方向（チップ幅方向）に同じ並びで（一列に）配置している。フリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）は全体で１つのシフトレジスタＳＲ−Ｅを構成している。
【００４６】
この実施形態では、ゼネレータ１６を設ける。このゼネレータ１６には、コントローラ１０６（図４、図６）よりフレームの開始のタイミングを示すスタートパルスＳＴＶと線順次サイクルの周波数を有するシフトパルスまたは同期クロック信号ＣＰＶとが与えられる。スタートパルスＳＴＶは、たとえばクロック信号ＣＰＶの１サイクル分のパルス幅を有するＨレベルのパルス信号として与えられる。
【００４７】
ゼネレータ１６は、たとえば図３に示すようなシフトデータ発生器１８と転送クロック発生器２０とを有する。シフトデータ発生器１８はスルーの転送回路２２と遅延回路２４とを有する。スルーの転送回路２２は、入力したスタートパルスＳＴＶをそのまま奇数番目用の第１のシフトデータＳＦＴ−Ｏとして出力する。遅延回路２４は、スタートパルスＳＴＶを１クロックサイクルの時間だけ遅延させたものを偶数番目用の第２のシフトデータＳＦＴ−Ｅとして出力する。遅延回路２４の代わりにワンショット回路を用いることもできる。
【００４８】
転送クロック発生器２０は１／２分周器２６とインバータ２８とを有する。１／２分周器２６は、入力したクロック信号ＣＰＶを１／２分周したものを第１の転送クロック信号またはシフトパルス２ＣＬＫ−Ｏとして出力する。インバータ２８は、１／２分周器２６の出力（２ＣＬＫ−Ｏ）を論理反転したものを第２の転送クロック信号またはシフトパルス２ＣＬＫ−Ｅとして出力する。
【００４９】
ゼネレータ１６より出力される信号のうち、第１のシフトデータＳＦＴ−Ｏは、第１の領域ＡＯＤＤ内に配置されている奇数番目のフリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）の中の両端のフリップフロップＳＲＥＧ１，ＳＥＧ１７５のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。一方、第２のシフトデータＳＦＴ−Ｅは、第２の領域ＡＥＶＥＮ内に配置されている偶数番目のフリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）の中の両端のフリップフロップＳＲＥＧ２，ＳＥＧ１７６のデータ入力端子に走査方向（順方向／逆方向）に応じて選択的に入力される。
【００５０】
また、第１のシフトパルス２ＣＬＫ−Ｏは、第１の領域ＡＯＤＤ内の奇数番目の各フリップフロップ（ＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５）のクロック端子に入力される。一方、第２のシフトパルス２ＣＬＫ−Ｅは、第２の領域ＡＥＶＥＮ内の偶数番目の各フリップフロップ（ＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６）のクロック端子に入力される。
【００５１】
この実施形態でも、走査ラインを３値レベルつまりＬレベル、ＨレベルおよびＨＺ（ハイインピーダンス）レベルで駆動するために、各駆動回路ＤＲｉの出力バッファＯＵＴＢＵＦｉに３個の駆動素子たとえば駆動トランジスタ（図示せず）が設けられている。そして、それら３個の駆動トランジスタを択一的にオンさせるためにデコーダＤＥＣｉに３つの出力端子と出力バッファＯＵＴＢＵＦｉに３つの入力端子が設けられている。
【００５２】
また、上記の３値レベルを切り換えるタイミングを得るために、デコーダＤＥＣｉの主入力端子にそれと対応するフリップフロップＳＲＥＧｉの出力端子が配線接続されるだけでなく、上記第１のシフトパルス２ＣＬＫ−Ｏおよび第２のシフトパルス２ＣＬＫ−Ｅにそれぞれ対応するクロック信号２ＣＫ−Ｏ，２ＣＫ−ＥもデコーダＤＥＣｉの逆方向選択用の入力端子（ＬＲ＝Ｒ）または順方向選択用の入力端子（ＬＲ＝Ｌ）にそれぞれ配線接続される。図２では、詳細な構成を省略するが、各フリップフロップＳＲＥＧｉの近傍に、ゼネレータ１６からの第１のシフトパルス２ＣＬＫ−Ｏと第２のシフトパルス２ＣＬＫ−Ｅをそれぞれスルーでクロック信号２ＣＫ−Ｏ，２ＣＫ−Ｅとして各対応するデコーダＤＥＣｉに転送する回路または配線を設けてよい。
【００５３】
第１の領域ＡＯＤＤ内において、シフトレジスタＳＲ−Ｏは、双方向のデータシフト機能を有している。両端（ＳＲＥＧ１，ＳＲＥＧ１７５）以外の各フリップフロップＳＲＥＧｉのデータ入力端子には、隣接するフリップフロップＳＲＥＧｉ−１の反転出力またはフリップフロップＳＲＥＧｉ＋１の反転出力がそれぞれインバータＩＮＶを介して走査方向（順方向／逆方向）に応じて選択的に入力される。また、全てのフリップフロップＳＲＥＧ１， ＳＲＥＧ３，‥‥，ＳＲＥＧ１７５が、コントローラ１０６からの走査方向（順方向／逆方向）を示す制御信号ＬＲを制御端子または付属の制御回路に入力する。
詳細を省略するが、第２の領域ＡＥＶＥＮ内においても、シフトレジスタＳＲ−Ｅが双方向のデータシフト機能を有しており、各段のフリップフロップＳＲＥＧｉが上記と同様に結線され、コントローラ１０６からの制御信号ＬＲを同様に入力する。
【００５４】
上記のようなレイアウトによれば、第１の領域ＡＯＤＤでは、奇数番目のフリップフロップＳＲＥＧ１，ＳＲＥＧ３，‥‥，ＳＲＥＧ１７３，ＳＲＥＧ１７５がそれぞれ奇数番目の対応する駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップＳＲＥＧｉと各対応する駆動回路ＤＲｉとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ１を可及的に短くすることができる。また、奇数番目の駆動回路ＤＲ１，ＤＲ３，‥‥，ＤＲ１７３，ＤＲ１７５がそれぞれ奇数番目の対応する出力パッドＯＵＴ１，ＯＵＴ３，‥‥，ＯＵＴ１７３，ＯＵＴ１７５とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路ＤＲｉと各対応する出力パッドＯＵＴｉとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ３を可及的に短くすることができる。また、各駆動回路ＤＲｉ内でも、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ２を可及的に短くすることができる。。
【００５５】
第２の領域ＡＥＶＥＮ内も第１の領域ＡＯＤＤ内と全く同じである。すなわち、偶数番目のフリップフロップＳＲＥＧ２，ＳＲＥＧ４，‥‥，ＳＲＥＧ１７４，ＳＲＥＧ１７６がそれぞれ偶数番目の対応する駆動回路ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６とＹ方向で同じ並びに配置される。選択部１４と駆動部１２との間では、各フリップフロップＳＲＥＧｉと各対応する駆動回路ＤＲｉとの間で１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ１を可及的に短くすることができる。また、偶数番目の駆動回路ＤＲ２，ＤＲ４，‥‥，ＤＲ１７４，ＤＲ１７６がそれぞれ偶数番目の対応する出力パッドＯＵＴ２，ＯＵＴ４，‥‥，ＯＵＴ１７４，ＯＵＴ１７６とＹ方向で同じ並びに配置される。駆動部１２と出力パッド部１０との間では、各駆動回路ＤＲｉと各対応する出力パッドＯＵＴｉとの間で１本の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ３を可及的に短くすることができる。また、各駆動回路ＤＲｉ内でも、デコーダＤＥＣｉと出力バッファＯＵＴＢＵＦｉとがＹ方向で同じ並びに配置されるので、１本または複数本（この例では３本）の信号線をＹ方向に平行に配線すればよく、Ｘ方向に引き回す必要はないので、Ｙ方向の配線領域サイズＳ２を可及的に短くすることができる。
【００５６】
図４に、この実施形態における各部の信号の波形またはタイミングを示す。なお、図示の例は、走査方向が順方向（ＬＲ＝Ｌ）に選択されている場合である。
【００５７】
ゼネレータ１６には、コントローラ１０６からの基本クロック信号ＣＰＶが常時与えられる。ゼネレータ１６内の転送クロック発生器２０は、この基本クロック信号ＣＰＶに応動して、１／２分周器２６よりクロック信号ＣＰＶを１／２分周した第１のシフトパルス２ＣＬＫ−Ｏを出力し、インバータ２８より第１のシフトパルス２ＣＬＫ−Ｏと逆相の第２のシフトパルス２ＣＬＫ−Ｅを出力する。
【００５８】
各フレームの開始でコントローラ１０６よりＨレベルのスタートパルスＳＴＶがゼネレータ１６に入力されると、ゼネレータ１６のシフトデータ発生器１８が先ずスタートパルスＳＴＶと実質的に同一の第１のシフトデータＳＦＴ−Ｏを出力し、このシフトデータＳＦＴ−Ｏを第１の領域ＡＯＤＤ内で先頭フリップフロップである１番目のフリップフロップＳＲＥＧ１に与える。この直後に、第１のシフトパルス２ＣＬＫ−Ｏが立ち上がると（ＣＰＶ＝１，２ＣＬＫ−Ｏ＝１）、これに応動して１番目のフリップフロップＳＲＥＧ１がＨレベルのシフトデータＳＦＴ−Ｏをロードまたはラッチし、その出力をそれまでのＨレベルからＬレベルに変える。ＳＲＥＧ１以外は、第１のシフトパルス２ＣＬＫ−Ｏでトリガされる奇数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００５９】
１番目のフリップフロップＳＲＥＧ１の出力がＨレベルからＬレベルに変わると、これに応動して１番目の駆動回路ＤＲ１の出力もそれまでの非アクティブなＨＺレベルつまりハイインピーダンスのＨレベル（１５Ｖ）からアクティブなＬレベル（０Ｖ）に変わり、このＬレベルの駆動電圧が出力パッドＯＵＴ１および走査用駆動端子ＲＯＷ１を介してパネル１０２上の１番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に階調に応じたたとえばＰＷＭ変調の信号電圧を供給して、１番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ１の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段つまり３番目のフリップフロップＳＲＥＧ３のデータ入力端子に与えられる。
【００６０】
上記のような第１のシフトデータＳＦＴ−Ｏを出力してから基本クロックＣＰＶの１サイクル遅れて、ゼネレータ１６のシフトデータ発生器１８が第２のシフトデータＳＦＴ−Ｅを出力し、このシフトデータＳＦＴ−Ｅを第２の領域ＡＥＶＥＮ内の先頭フリップフロップである２番目のフリップフロップＳＲＥＧ２に与える。この直後に、第２のシフトパルス２ＣＬＫ−Ｅが立ち上がると（ＣＰＶ＝２，２ＣＬＫ−Ｅ＝２）、２番目のフリップフロップＳＲＥＧ２がこのシフトデータＳＦＴ−Ｅをラッチし、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ２以外は、第２のシフトパルス２ＣＬＫ−Ｅでトリガされる偶数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチし、Ｈレベルの出力を維持する。
【００６１】
２番目のフリップフロップＳＲＥＧ２の出力がＨレベルからＬレベルに変わると、これに応動して２番目の駆動回路ＤＲ２の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ２および走査用駆動端子ＲＯＷ２を介して２番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に信号電圧を供給して、２番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ２の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の４番目のフリップフロップＳＲＥＧ４のデータ入力端子に与えられる。
【００６２】
また、１番目の駆動回路ＤＲ１は、それと対応するフリップフロップＳＲＥＧ１経由で入力されるクロック信号２ＣＫ−ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ１に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。
【００６３】
次に、第１のシフトパルス２ＣＬＫ−Ｏが立ち上がると（ＣＰＶ＝３，２ＣＬＫ−Ｅ＝３）、第１の領域ＡＯＤＤ内で３番目のフリップフロップＳＲＥＧ３がＨレベルの第１のフリップフロップＳＲＥＧ１の出力信号の反転信号をラッチし、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ３以外は、第１のシフトパルス２ＣＬＫ−Ｏでトリガされる奇数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチして、Ｈレベルを出力する。特に、１番目のフリップフロップＳＲＥＧ１の出力がそれまでのＬレベルからＨレベルに変わる。
【００６４】
３番目のフリップフロップＳＲＥＧ３の出力がＨレベルからＬレベルに変わると、これに応動して３番目の駆動回路ＤＲ３の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ３および走査用駆動端子ＲＯＷ３を介して３番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に信号電圧を供給して、３番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ３の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の５番目のフリップフロップＳＲＥＧ５のデータ入力端子に与えられる。
【００６５】
また、２番目の駆動回路ＤＲ２は、それと対応するフリップフロップＳＲＥＧ２経由で入力されるクロック信号２ＣＫ−ＥがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ２に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、１番目の駆動回路ＤＲ１は、それと対応するフリップフロップＳＲＥＧ１経由で入力されるクロック信号２ＣＫ−ＯがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。なお、走査ラインの駆動では、アクティブなＬレベル（０Ｖ）から先ずローインピーダンスのＨレベル（１５Ｖ）に切り換えてライン上の充電または放電を高速に行ってから、ハイインピータースのＨＺレベル（１５Ｖ）に切り換えて次のフレームまでライン電位をほぼ一定に保持するようにしている。
【００６６】
次に、第２のシフトパルス２ＣＬＫ−Ｅが立ち上がると（ＣＰＶ＝４，２ＣＬＫ−Ｅ＝４）、第２の領域ＡＥＶＥＮ内で４番目のフリップフロップＳＲＥＧ４がＨレベルの第２のフリップフロップＳＲＥＧ２の出力信号の反転信号をラッチして、出力をそれまでのＨレベルからＬレベルに変える。このＳＲＥＧ４以外は、第２のシフトパルス２ＣＬＫ−Ｅでトリガされる偶数番目のいずれのフリップフロップＳＲＥＧｉもＬレベルをラッチして、Ｈレベルを出力する。特に、２番目のフリップフロップＳＲＥＧ２の出力がそれまでのＬレベルからＨレベルに変わる。
【００６７】
４番目のフリップフロップＳＲＥＧ４の出力がＨレベルからＬレベルに変わると、これに応動して４番目の駆動回路ＤＲ４の出力もそれまでの非アクティブなＨＺレベルからアクティブなＬレベルに変わり、このＬレベルの駆動電圧（０Ｖ）が出力パッドＯＵＴ４および走査用駆動端子ＲＯＷ４を介して４番目の走査ラインを選択的に駆動する。この時、信号用ドライバＬＳＩ１１０が各信号用駆動端子ＣＯＬ１，ＣＯＬ２，‥‥，ＣＯＬ４３２を介してパネル１０２上の各信号線に階調に応じた信号電圧を供給して、４番目の走査ライン上の各画素に所望の画像情報を書き込む。一方で、フリップフロップＳＲＥＧ４の出力（Ｌレベル）はインバータＩＮＶにより論理反転され、Ｈレベルのシフトデータとして次段の６番目のフリップフロップＳＲＥＧ６のデータ入力端子に与えられる。
【００６８】
また、３番目の駆動回路ＤＲ３は、それと対応するフリップフロップＳＲＥＧ３経由で入力されるクロック信号２ＣＫ−ＯがＨレベルからＬレベルに変わったことに応答して、出力パッドＯＵＴ３に出力する駆動電圧をそれまでのアクティブなＬレベル（０Ｖ）から非アクティブなＨレベル（１５Ｖ）に切り換える。また、２番目の駆動回路ＤＲ２は、それと対応するフリップフロップＳＲＥＧ２経由で入力されるクロック信号２ＣＫ−ＥがＬレベルからＨレベルに変わったことに応答して、駆動出力電圧をＨレベルからＨＺレベルに切り換える。
【００６９】
以降のクロックサイクルでも上記と同様の動作が後段のフリップフロップＳＲＥＧｉおよび駆動回路ＤＲｉで繰り返されることにより、１フレーム期間内にパネル１０２上の全ての走査ラインが１本ずつ線順次のサイクルで順方向に上から順次または下から順次選択的に駆動される。
【００７０】
また、パネル１２上の走査方向を逆方向にするときは、第１の領域ＡＯＤＤ内では第１のシフトデータＳＦＴ−Ｏを最初に１７５番目のフリップフロップＳＲＥＧ１７５に入力するとともに、第２の領域ＡＥＶＥＮ内では第２のシフトデータＳＦＴ−Ｅを最初に１７６番目のフリップフロップＳＲＥＧ１７６に入力し、第１および第２のシフトレジスタＳＲ−Ｏ，ＳＲ−ＥにおいてシフトデータＳＦＴ−Ｏ，ＳＦＴ−Ｅの転送方向を上記と逆にすればよい。
【００７１】
上記したように、この実施形態では、出力パッド部１０と駆動部１２と選択部１４との間で、各出力パッドＯＵＴｉに対応する駆動回路ＤＲｉと選択回路つまりフリップフロップＳＲＥＧｉとをＹ方向（チップ幅方向）に同じ並びで配置して、Ｙ方向に延びる配線によって相互接続する構成により、各部（１０，１２，１４）間のＹ方向配線領域サイズを可及的に短くし、チップ幅サイズを著しく縮小することができる。一例として、従来型（図９）のチップ幅サイズが１３１９．０５μｍであったものを、本実施形態によればチップ幅サイズを１０８８．０５まで（つまり２３１μｍ：約１５％も）短くすることができる。すなわち、チップ面積を約１５％縮小できる。このことは、同一サイズの半導体ウエハから取れるチップの個数を約１５％増やせることを意味する。
【００７２】
上記した実施形態では、走査ラインを３値レベルで駆動し、走査方向（順方向／逆方向）の切換を可能とするために、選択部１４側から駆動部１２の各駆動回路ＤＲｉに３つの信号を与えるようにした。しかし、たとえば、走査ラインを２値レベルで駆動し、かつ走査方向を固定する場合は、選択部１４の各フリップフロップＳＲＥＧ１から駆動部１２の各駆動回路ＤＲｉに１つの出力信号を与えるだけの配線構造とすることも可能であり、各駆動回路ＤＲｉにおいてデコーダＤＥＣｉを省くことも可能である。また、上記実施形態における出力パッドＯＵＴ、駆動回路ＤＲおよび選択回路ＳＲＥＧの個数（１７６個）は一例であり、走査ラインの本数に応じて任意の個数を選択できる。
【００７３】
本発明の走査用ドライバＬＳＩは、上記実施形態の有機ＥＬディスプレイに限定されるものではなく、同様のマトリクス表示方式で線順次走査を行う任意のディスプレイたとえば液晶ディスプレイやＬＥＤディスプレイ等にも適用可能である。
【００７４】
【発明の効果】
以上説明したように、本発明の走査駆動用集積回路によれば、チップサイズを大幅に縮小することができ、生産性やコスト性さらには実装性等の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図２】図１の回路構成およびレイアウトの詳細を示すブロック図である。
【図３】実施形態におけるシフトデータ発生器および転送クロック発生器の一回路構成例を示すブロック図である。
【図４】実施形態の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図５】有機ＥＬディスプレイのパネルの一構成例を示す略正面図である。
【図６】図５のパネルの構成を示す略側面図である。
【図７】図５のパネルの構成を示す略背面図である。
【図８】走査用ドライバＬＳＩのチップ上の端子配置を示す略平面図である。
【図９】従来の走査用ドライバＬＳＩ内の要部の回路構成およびレイアウトを示すブロック図である。
【図１０】図９の回路構成およびレイアウトの詳細を示すブロック図である。
【図１１】従来の走査用ドライバＬＳＩにおける各部の信号の波形またはタイミングを示すタイミング図である。
【図１２】従来の走査用ドライバＬＳＩのその他の回路構成およびレイアウトの詳細を示すブロック図である。
【符号の説明】
１０ 出力パッド部
１２ 駆動部
１４ 選択部
１６ ゼネレータ
１８ シフトデータ発生器
２０ 転送クロック発生器
ＳＲ−Ｏ 第１のシフトレジスタ
ＳＲ−Ｅ 第２のシフトレジスタ
ＳＲＥＧ１， ＳＲＥＧ３，‥‥， ＳＲＥＧ１７３， ＳＲＥＧ１７５ 奇数番目のフリップフロップ
ＳＲＥＧ２， ＳＲＥＧ４，‥‥， ＳＲＥＧ１７４， ＳＲＥＧ１７６ 偶数番目のフリップフロップ
ＤＲ１， ＤＲ３，‥‥， ＤＲ１７３， ＤＲ１７５ 奇数番目の駆動回路
ＤＲ２， ＤＲ４，‥‥， ＤＲ１７４， ＤＲ１７６ 偶数番目の駆動回路
ＤＥＣ１， ＤＥＣ３，‥‥， ＤＥＣ１７３， ＤＥＣ１７５ 奇数番目のデコーダ
ＤＥＣ２， ＤＥＣ４，‥‥， ＤＥＣ１７４， ＤＥＣ１７６ 偶数番目のデコーダ
ＯＵＴＢＵＦ１， ＯＵＴＢＵＦ３，‥‥， ＯＵＴＢＵＦ１７５ 奇数番目の出力バッファ
ＯＵＴＢＵＦ２， ＯＵＴＢＵＦ４，‥‥， ＯＵＴＢＵＦ１７６ 偶数番目の出力バッファ
ＯＵＴ１， ＯＵＴ３，‥‥， ＯＵＴ１７３， ＯＵＴ１７５ 奇数番目の出力パッド
ＯＵＴ２， ＯＵＴ４，‥‥， ＯＵＴ１７４， ＯＵＴ１７６ 偶数番目の出力パッド
１０６ コントローラ
ＲＯＷ１， ＲＯＷ３，‥‥， ＲＯＷ１７３， ＲＯＷ１７５ 奇数番目の走査用駆動端子
ＲＯＷ２， ＲＯＷ４，‥‥， ＲＯＷ１７４， ＲＯＷ１７６ 偶数番目の走査用駆動端子
Claims (13)
- 複数本の走査ラインと複数本の信号ラインとをマトリクス状に交差配列してマトリクスの各交点に画素を設けるディスプレイにおいて前記走査ラインを線順次で選択して駆動するための走査駆動用集積回路であって、
チップ上で第１の方向に一列に配置される複数の出力パッドと、前記走査ラインをそれぞれ前記出力パッドを介してアクティブ状態に駆動するための複数の駆動回路と、前記走査ラインの順序に対応した順序で前記駆動回路を線順次走査のサイクルで個別的に選択するための複数の選択回路とを有し、
前記チップ上で、奇数番目の前記走査ラインに対応する奇数番目の前記出力パッド、前記駆動回路および前記選択回路を第１の領域内にまとめて配置するとともに、偶数番目の前記走査ラインに対応する偶数番目の前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向において前記第１の領域に隣接する第２の領域内にまとめて配置し、
前記第１の領域内では、奇数番目の前記走査ラインの順序に対応する順序で奇数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第１の方向とほぼ直交する第２の方向に同じ並びで配置し、
前記第２の領域内では、偶数番目の前記走査ラインの順序に対応する順序で偶数番目の前記出力パッド、前記駆動回路および前記選択回路をそれぞれ前記第１の方向に一列に配置するとともに、各走査ラインに対応する前記出力パッド、前記駆動回路および前記選択回路を前記第２の方向に同じ並びで配置してなる走査駆動用集積回路。 - 奇数番目の前記選択回路が、全体で第１のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第１のシフトデータを線順次走査サイクルの１／２の周波数を有する第１の転送クロック信号に同期して順次後段のフリップフロップに転送し、前記第１のシフトデータをラッチした各フリップフロップの出力信号によって各対応する前記駆動回路を選択し、
偶数番目の前記選択回路が、全体で第２のシフトレジスタを構成する個々のフリップフロップからなり、フレーム周期で与えられる第２のシフトデータを線順次走査サイクルの１／２の周波数を有し、かつ前記第１の転送クロック信号とは逆相の第２の転送クロック信号に同期して順次後段のフリップフロップに転送し、前記第２のシフトデータをラッチした各フリップフロップの出力信号によって各対応する前記駆動回路を選択する請求項１に記載の走査駆動用集積回路。 - 前記第１および第２のシフトレジスタが、前記第１および第２のシフトデータをそれぞれ双方向に転送可能である請求項２に記載の走査駆動用集積回路。
- 線順次走査のサイクルを規定する基本クロック信号を１／２分周して前記第１および第２の転送クロック信号を生成する転送クロック発生器と、
１フレームの開始のタイミングを表すスタートパルスに応動して前記基本クロック信号の連続する２サイクルにわたって前記第１および第２のシフトデータを生成するシフトデータ発生器と
を有する請求項１〜３のいずれか一項に記載の走査駆動用集積回路。 - 前記第１の方向が前記チップの長手方向に対応し、前記チップの長手方向に延びる一方の辺に沿って前記出力パッドが一列に配置される請求項１〜４のいずれか一項に記載の走査駆動用集積回路。
- 前記チップの長手方向に延びる他方の辺に沿って所要の電源電圧または信号を入力するための入力パッドが一列に配置される請求項５に記載の走査駆動用集積回路。
- 前記チップがＴＣＰで実装される請求項１〜６のいずれか一項に記載の走査駆動用集積回路。
- ディスプレイ装置の走査電極に対して走査用の駆動信号を順次に供給するための走査駆動用集積回路であって、
直列に接続された複数のレジスタ回路を有し、第１のクロック信号に応じて第１のシフトデータを順次に転送する第１のシフトレジスタと、
上記第１のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第１のシフトレジスタの複数のレジスタ回路から出力される上記第１のシフトデータに応じた駆動信号をそれぞれ出力する第１の駆動部と、
直列に接続された複数のレジスタ回路を有し、上記第１のクロック信号と位相が１８０゜ずれた第２のクロック信号に応じて上記第１のシフトデータと上記第２のクロック信号の半周期分位相がずれた第２のシフトデータを順次に転送する第２のシフトレジスタと、
上記第２のシフトレジスタの複数のレジスタ回路にそれぞれ対応する複数の駆動回路を有し、当該複数の駆動回路が上記第２のシフトレジスタの複数のレジスタ回路から出力される上記第２のシフトデータに応じた駆動信号をそれぞれ出力する第２の駆動部と
を有し、上記第１の駆動部の各駆動回路又は上記第２の駆動部の各駆動回路から上記第１又は第２のシフトデータに応じた上記駆動信号が交互に出力される走査駆動用集積回路。 - 上記第１のシフトレジスタの各レジスタ回路及び上記第１の駆動部の各駆動回路が第１の方向に沿って昇べきの順に配置され、上記第２のシフトレジスタの各レジスタ回路及び上記第２の駆動部の各駆動回路が上記第１の方向に沿って降べきの順に配置されている請求項８に記載の走査駆動用集積回路。
- 上記第１及び第２のシフトレジスタが双方向にシフトデータを転送可能な双方向シフトレジスタであり、上記第１のシフトデータが上記第１のシフトレジスタの初段のレジスタ回路又は最終段のレジスタ回路に供給され、上記第２のシフトデータが上記第２のシフトレジスタの初段のレジスタ回路又は最終段のレジスタ回路に供給される請求項９に記載の走査駆動用集積回路。
- 上記第１及び第２のクロック信号の２倍の周波数を有する基準クロック信号とスタートパルスとを入力し、上記基準クロック信号と上記スタートパルスとに基づいて上記第１及び第２のクロック信号と上記第１及び第２のシフトデータとを生成する信号発生回路を有する請求項８、９又は１０に記載の走査駆動用集積回路。
- 上記第１の及び第２のシフトレジスタと上記第１及び第２の駆動部とが長方形の半導体チップに形成されており、上記第１の方向が上記半導体チップの長手方向である請求項８、９、１０又は１１に記載の走査駆動用集積回路。
- 上記第１の駆動部の各駆動回路から奇数番目の駆動信号が順次に出力され、上記第２の駆動部の各駆動回路から偶数番目の駆動信号が順次に出力される請求項１２に記載の走査駆動用集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002348991A JP3896542B2 (ja) | 2002-11-29 | 2002-11-29 | 走査駆動用集積回路 |
| US10/717,235 US7714827B2 (en) | 2002-11-29 | 2003-11-18 | Integrated circuit for scan driving |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002348991A JP3896542B2 (ja) | 2002-11-29 | 2002-11-29 | 走査駆動用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004184550A true JP2004184550A (ja) | 2004-07-02 |
| JP3896542B2 JP3896542B2 (ja) | 2007-03-22 |
Family
ID=32751739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002348991A Expired - Fee Related JP3896542B2 (ja) | 2002-11-29 | 2002-11-29 | 走査駆動用集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7714827B2 (ja) |
| JP (1) | JP3896542B2 (ja) |
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| JP2006331633A (ja) * | 2005-05-26 | 2006-12-07 | Lg Philips Lcd Co Ltd | シフトレジスタとこれを用いた表示装置及びその駆動方法 |
| KR100814877B1 (ko) | 2005-08-31 | 2008-03-20 | 삼성에스디아이 주식회사 | 주사 구동부 및 이를 포함하는 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4737978B2 (ja) * | 2004-12-03 | 2011-08-03 | 東芝モバイルディスプレイ株式会社 | 照明装置、平面表示装置及び照明方法 |
| KR100730152B1 (ko) * | 2005-10-14 | 2007-06-19 | 삼성에스디아이 주식회사 | 플렉시블 평판 표시장치 |
| JP5057335B2 (ja) * | 2008-03-24 | 2012-10-24 | 株式会社ジャパンディスプレイウェスト | 表示装置 |
| JP5208277B2 (ja) * | 2009-07-15 | 2013-06-12 | シャープ株式会社 | 走査信号線駆動回路およびそれを備えた表示装置 |
| CN106448580A (zh) * | 2016-05-25 | 2017-02-22 | 深圳市华星光电技术有限公司 | 电平移位电路及具有该电平移位电路的显示面板 |
| CN107731147B (zh) * | 2017-10-25 | 2020-03-31 | 深圳市华星光电半导体显示技术有限公司 | 扫描驱动器及扫描驱动器的驱动方法 |
| CN108447436B (zh) * | 2018-03-30 | 2019-08-09 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、显示装置 |
| CN108877662B (zh) * | 2018-09-13 | 2020-03-31 | 合肥鑫晟光电科技有限公司 | 栅极驱动电路及其控制方法、显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3612895B2 (ja) * | 1996-10-23 | 2005-01-19 | カシオ計算機株式会社 | 液晶表示装置 |
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-
2002
- 2002-11-29 JP JP2002348991A patent/JP3896542B2/ja not_active Expired - Fee Related
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2003
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| US8040313B2 (en) | 2005-05-26 | 2011-10-18 | Lg Display Co., Ltd. | Shift register and display device using the same and driving method thereof |
| US8860650B2 (en) | 2005-05-26 | 2014-10-14 | Lg Display Co., Ltd. | Shift register having reduced load and display device using the same and driving method thereof |
| KR100814877B1 (ko) | 2005-08-31 | 2008-03-20 | 삼성에스디아이 주식회사 | 주사 구동부 및 이를 포함하는 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3896542B2 (ja) | 2007-03-22 |
| US7714827B2 (en) | 2010-05-11 |
| US20040160432A1 (en) | 2004-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3896542 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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