KR101109458B1

KR101109458B1 - 인접한 동작 모드들에 의존한 비트 라인 보상을 갖는 방법및 비휘발성 메모리

Info

Publication number: KR101109458B1
Application number: KR1020067005472A
Authority: KR
Inventors: 샤자드 칼리드; 안 리; 라울- 아드리안 세르네아; 메르다드 모피디
Original assignee: 쌘디스크 코포레이션
Priority date: 2003-09-17
Filing date: 2004-09-16
Publication date: 2012-01-31
Also published as: US6956770B2; JP4880464B2; TWI251238B; ATE387716T1; CN1875429B; US7215574B2; WO2005029503A1; DE602004012122T2; TW200529238A; EP1665284B1; KR20060115992A; JP2007506222A; US20050057967A1; EP1665284A1; CN1875429A; US20060034121A1; DE602004012122D1

Abstract

메모리 저장 유닛들의 연속한 페이지를 프로그래밍할 때, 메모리 저장 유닛이 그 타겟 상태에 도달하고 프로그램 금지되거나 다른 프로그래밍으로부터 폐쇄될 때마다, 프로그래밍 하에 여전히 인접한 메모리 저장 유닛에 대한 교란을 생성한다. 본 발명은 프로그래밍 회로의 일부로서 그리고 교란에 대한 오프셋이 여전히 프로그래밍 하에 인접한 메모리 저장 유닛에 추가되는 방법을 제공한다. 오프셋은 프로그래밍 하에 저장 유닛의 비트 라인에 대한 전압 오프셋으로서 추가된다. 전압 오프셋은 어느 것도 또는 그 이웃들 중 하나 또는 모두가 프로그램 금지 모드에서와 같이 교란을 생성하는 모드에 있는지의 소정의 기능이다. 이와 같이, 고밀도 메모리 저장 유닛들과 병렬로 프로그래밍에서 고유한 에러는 제거되거나 최소화된다.

메모리 저장 유닛, 페이지, 프로그래밍, 타겟 상태, 비트 라인, 전압 오프셋

Description

인접한 동작 모드들에 의존한 비트 라인 보상을 갖는 방법 및 비휘발성 메모리{NON-VOLATILE MEMORY AND METHOD WITH BIT LINE COMPENSATION DEPENDENT ON NEIGHBORING OPERATION MODES}

본 발명은 일반적으로 전기적으로 소거가능한 프로그램가능한 판독-전용 메모리 (EEPROM) 및 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것으로, 특히, 개선된 프로그래밍을 갖고 전하 저장 유닛들의 연속한 행의 페이지에 대한 감지 회로들에 관한 것이다.

소형의 팩터 카드로서 패키지된 EEPROM 및 플래시 EEPROM의 형태인 전하의 비휘발성 축적이 가능한 고체-상태 메모리는 최근에는 다양한 이동 및 소형의 장치들, 특히, 정보 기기들 및 소비자 전자 제품들에서 저장의 선택이 이뤄지고 있다. 또한 고체-상태 메모리인 RAM과는 달리, 플래시 메모리는 전력이 오프된 후에도 그 저장된 데이터를 보유하는 비휘발성이다. 더 높은 비용임에도 불구하고, 플래시 메모리는 점차 대량 저장 응용들에서 사용되고 있다. 하드 드라이브들과 플로피 디스크들과 같은 회전 자기 매체에 기초한 종래의 대량 저장 매체는 이동 및 소형의 환경에 부적당하다. 이는, 디스크 드라이브들의 부피가 커지고 잦은 기계적 결함이 있고 높은 대기시간과 고 전력 전제조건을 가지기 때문이다. 이들의 원치않 는 속성들은 대부분 이동 및 휴대용 응용들에서 비실용적인 디스크-기반 저장 매체를 이룬다. 한편, 매립되고 제거가능한 카드 형태인 플래시 메모리는 그 작은 크기, 저전력 소모, 고속 및 고 신뢰성 특성들로 인해 이상적으로 이동 및 소형의 환경에서 적당하다.

EEPROM 및 전기적으로 프로그램가능한 판독-전용 메모리 (EPROM)는 소거될 수 있고 그들의 메모리 셀들로 기록되거나 "프로그램되는" 새로운 데이터를 가질 수 있는 비휘발성 메모리이다. 모두는 필드 효과 트랜지스터 구조에서 소스와 드레인 영역들 사이에 반도체 기판에서의 채널 영역 상에 배치되는 플로팅(연결되지 않음) 도전성 게이트를 이용한다. 그래서, 제어 게이트는 플로팅 게이트 위에 제공된다. 트랜지스터의 임계 전압 특성은 플로팅 게이트에 보유된 전하량에 의해 제어된다. 즉, 플로팅 게이트에 주어진 레벨의 전하인 경우, 트랜지스터가 소스와 드레인 영역들 간의 도전을 허용하기 위해 턴 온되기 전에 제어 게이트에 인가되어야 하는 대응한 전압(임계치)이 있다.

플로팅 게이트는 전하들의 범위를 보유할 수 있고 이에 따라 임계 전압 윈도우 내에서 임의의 임계 전압으로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 한정되지 않으며, 플로팅 게이트에 대해 프로그램될 수 있는 전하들의 범위에 교대로 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특성에 의존하며, 조건들과 이력을 동작시킨다. 윈도우 내에서 각각의 독특하며 해결가능한 임계 전압 레벨 범위는 이론상 셀의 한정된 메모리 상태를 지정하는데 사용될 수 있다.

메모리 셀로서 기능하는 트랜지스터는 일반적으로 2개의 메카니즘들 중 하나에 의해 "프로그램된" 상태로 프로그램된다. "열전자 주입"에서, 드레인에 인가되는 고 전압은 기판 채널 영역 양단의 전자들을 가속시킨다. 동시에, 제어 게이트에 인가되는 고 전압은 플로팅 게이트의 얇은 게이트 유전체를 통해 열전자들을 잡아당긴다. "터널링 주입"에서, 고 전압은 기판에 대해 제어 게이트에 인가된다. 이와 같이, 전자들은 상기 기판에서 개입한 플로팅 게이트로 잡아 당겨진다.

메모리 장치는 다수의 메카니즘들에 의해 소거될 수 있다. EPROM인 경우, 메모리는 자외선 방사에 의해 플로팅 게이트로부터 전하를 제거함으로써 소거가능하다. EEPROM인 경우, 메모리 셀은 얇은 산화막을 통해 기판 채널 영역(즉, 파울러-노드헤임 터널링)으로 터널하기 위해 플로팅 게이트의 전자들을 유도하기 위해 제어 게이트에 대해 기판에 고전압을 인가함으로써 전기적으로 소거가능하다. 일반적으로, EEPROM은 바이트 단위로 소거가능하다. 플래시 EEPROM 인 경우, 메모리는 한번에 모두 또는 한번에 하나 이상의 블록들을 전기적으로 소거가능하며, 블록은 512 바이트 이상의 메모리로 구성할 수 있다.

메모리 장치들은 일반적으로 카드에 장착될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각각의 메모리 칩은 디코더들과 소거, 기록, 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 더 복잡한 메모리 장치들은 또한 지적이고 더 고도의 메모리 동작들과 인터페이싱을 수행하는 제어기를 수반한다. 오늘날 사용되는 상업적으로 성공한 비휘발성 고체-상태 메모리 장치들이 있다. 이들 메모리 장치들은 다른 형태들의 메모리 셀들을 사용하며, 각각의 형태는 하나 이상의 전하 저장 유닛을 갖는다.

도 1은 EEPROM 셀의 형태인 비휘발성 메모리 셀을 개략적으로 도시한다. 이는 플로팅 게이트의 형태인 전하 저장 유닛을 갖는다. 전기적으로 소거가능하고 프로그램가능한 판독-전용 메모리 (EEPROM)은 EPROM에 유사한 구조를 갖지만, 추가로 UV 조사에의 노출에 대한 필요 없이 적당한 전압들의 인가 시 플로팅 게이트로부터의 전하를 로드하고 전기적으로 제거하기 위한 메카니즘을 제공한다. 이러한 셀들과 이들을 제조하는 방법들의 예제들은 미국특허공보 제5,595,924호에 기재되어 있다.

도 2는 NAND 셀 또는 스트링으로 구성된 일련의 전하 저장 유닛들을 개략적으로 도시한다. NAND 셀(50)은 소스들과 드레인들에 의해 데이지-체인된 일련의 메모리 트랜지스터들 M1, M2, ..., Mn(n=4,8,16 이상)으로 구성될 수 있다. 한 쌍의 선택 트랜지스터들 S1, S2는 NAND 셀의 소스 단자(54)와 드레인 단자(56)를 거쳐 외부로의 메모리 트랜지스터 체인의 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터 S1이 신호 SGS에 의해 턴온될 때, 소스 단자는 소스 라인에 결합된다. 유사하게, 드레인 선택 트랜지스터 S2가 신호 SGD에 의해 턴온될 때, NAND 셀의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 상기 체인에서 각 메모리 트랜지스터는 의도된 메모리 상태를 표현하기 위해 주어진 전하량을 저장하는 전하 저장 유닛을 갖는다. 각 메모리 트랜지스터의 각 소스 및 드레인 사이에는 채널 영역이 있다. 60,62,...,64과 같이 각 메모리 트랜지스터의 제어 게이트의 전압은 메모리 트랜지스터들 M1,M2,...,Mn의 채널에서의 전류 도전을 제어 한다. 선택 트랜지스터들 S1, S2는 소스 단자(54) 및 드레인 단자(56)를 거쳐 NAND 셀에의 제어 액세스를 제공하고 각각은 그 제어 게이트에의 적절한 전압에 의해 턴온된다.

NAND 셀 내의 어드레스된 메모리 트랜지스터가 프로그래밍 동안에 판독되거나 검증될 때, 그 제어 게이트에는 적절한 참조 전압이 공급된다. 동시에, NAND 셀(50)에서 어드레스되지 않은 메모리 트랜지스터들의 나머지는 그들의 제어 게이트들에 대한 충분한 전압 Vpass의 인가에 의해 완전히 턴온된다. 이와 같이, 도전 경로는 개별 메모리 트랜지스터의 소스에서 NAND 셀의 소스 단자(54)로 마찬가지로 개별 메모리 트랜지스터의 드레인인 경우 셀의 드레인 단자(56)로 효과적으로 생성된다. 유사하게, 프로그래밍 동안에, 프로그램될 메모리 트랜지스터는 프로그래밍 전압 V_PGM이 공급되는 제어 게이트를 갖는 반면에, 다른 메모리 트랜지스터들은 패스 전압 V_PASS이 공급되는 제어 게이트를 갖는다. 이러한 NAND 셀 구조들을 갖는 메모리 장치들은 미국특허공보 제5,570,315호, 제5,903,495호 및 제6,046,935호에 기재되어 있다.

다른 유사한 비휘발성 메모리는 유전체 층의 형태인 전하 저장 유닛들 각각을 갖는다. 상술된 도전성 플로팅 게이트 소자들 대신에, 유전체 층이 사용된다. 유전체 축적 소자를 사용하는 이러한 메모리 장치들은 2000년11월, 에이탄(Eitan) 등에 의해 IEEE Electron Device Letters, vol.21, no.11의 페이지 543-545에 기재된 제목 "NROM: 새로운 국부화 트래핑, 2비트 비휘발성 메모리 셀"에 기재되어 있 다. ONO 유전체 층은 소스와 드레인 확산들 사이에 채널 양단에서 연장한다. 하나의 데이터 비트의 전하는 드레인에 인접한 유전체 층에 집중되고 다른 데이터 비트의 전하는 소스에 인접한 유전체 층에 집중된다. 예를 들면, 미국특허공보 제5,768,192호 및 제6,011,725호는 2개의 SiO₂ 층들 사이에 개재된 트래핑 유전체를 갖는 비휘발성 메모리 셀을 개시한다. 멀티-상태 데이터 저장은 유전체 내의 공간적으로 별도의 전하 저장 영역들의 이진 상태들을 개별적으로 판독함으로써 구현된다.

메모리 어레이

메모리 장치는 일반적으로 행들과 열들로 구성되고 워드 라인들과 비트 라인들에 의해 어드레스 가능한 메모리 셀들의 2차원 어레이로 구성된다.

도 3은 도 2에 도시된 것과 같이, NAND 셀들의 어레이의 예제를 도시한다. NAND 셀들의 각 열을 따라, 비트 라인(36)이 각 NAND 셀의 드레인 단자(56)에 결합된다. NAND 셀들의 각 행을 따라, 소스 라인(34)은 모든 그들의 소스 단자들(54)을 접속시킬 수 있다. 또한, 행을 따르는 NAND 셀들의 제어 게이트들(60,..,64)는 대응하는 일련의 워드 라인들에 연결된다. NAND 셀들의 전체 행은 연결된 워드 라인들을 거쳐 그들의 제어 게이트들 SGD 및 SGS의 적절한 전압들로 한 쌍의 선택 트랜지스터들을 턴온시킴으로써 어드레스될 수 있다. NAND 셀의 체인 내의 메모리 트랜지스터가 판독될 때, 체인에서 나머지 메모리 트랜지스터들은, 체인을 통해 흐르는 전류가 반드시 판독되는 셀에 저장되어 있는 전하의 레벨에 의존하도록 관련 된 워드 라인들을 거쳐 턴온된다. NAND 아키텍처 어레이 및 메모리 시스템의 일부로서의 그 동작의 예제가 미국특허공보 제5,570,315호, 제5,774,397호 및 제6,046,925호에 기재되어 있다.

블록 소거

전하 저장 메모리 장치들의 프로그래밍은 단지 그 전하 저장 소자들에 더 전하를 추가함으로써 초래될 수 있다. 따라서, 프로그램 동작 이전에, 전하 저장 소자에 존재하는 전하는 제거(소거)되어야 한다. 소거 회로들(미도시)은 메모리 셀들의 하나 이상의 블록들을 소거하도록 제공된다. EEPROM과 같은 비휘발성 메모리는 셀들의 전체 어레이, 또는 어레이의 셀들의 충분한 그룹들이 전기적으로 함께 소거될 때(즉, 플래시 상태) "플래시" EEPROM이라 한다. 일단 소거되면, 셀들의 그룹은 재프로그램될 수 있다. 함께 소거 가능한 셀들의 그룹은 하나 이상의 어드레스 가능한 소거 유닛으로 구성될 수 있다. 소거 유닛 또는 블록은 일반적으로 데이터의 하나 이상의 페이지들을 저장하며, 상기 페이지는, 하나 이상의 페이지가 단일 동작에서 프로그램되거나 판독될 수 있더라도 프로그램하고 판독하는 유닛이다. 각각의 페이지는 일반적으로 데이터의 하나 이상의 소거 블록들을 저장하며, 상기 소거 블록의 크기는 호스트 시스템에 의해 정의된다. 예제는 사용자 데이터의 512 바이트의 소거 블록이며, 자기 디스크 드라이브들, 이에 덧붙여 사용자 데이터 및/또는 저장되어 있는 블록에 대한 오버헤드 정보의 일부의 바이트 수와 함께 수립된 표준을 따른다. 다른 시스템들에서, 소거 블록은 512 바이트 보다 훨씬 클 수 있다.

판독/기록 회로들

일반적인 2상 EEPROM 셀에서, 적어도 하나의 전류 정지 레벨은 2개의 영역들로 도전 윈도우를 분할하기 위해 수립된다. 셀이 소정의, 고정된 전압들을 인가함으로써 판독될 때, 그 소스/드레인 전류는 정지 레벨(또는 참조 전류 I_REF)과 비교함으로써 메모리 상태로 된다. 판독된 전류가 정지 레벨의 것 또는 I_REF보다 높으면, 셀은 하나의 논리 상태(예를 들면, "0" 상태)인 것으로 결정된다. 한편, 전류가 정지 레벨의 것 미만이면, 셀은 다른 논리 상태(예를 들면, "1" 상태)인 것으로 결정된다. 따라서, 이러한 2상 셀은 1비트의 디지털 정보를 저장한다. 외부로 프로그램 가능한 참조 전류원은 종종 정지 레벨 전류를 발생시키기 위해 메모리 시스템의 일부로서 제공된다.

메모리 용량을 증가시키기 위해, 플래시 EEPROM 장치들은 반도체 기술 진보들의 상태로서 더 높은 밀도로 제조된다. 축적 용량을 증가시키는 다른 방법은 각 메모리 셀이 2개 이상의 상태들을 저장하게 하는 것이다.

멀티-상태 또는 멀티-레벨 EEPROM 메모리 셀인 경우, 도전성 윈도우는, 각 셀이 1비트 이상의 데이터를 저장할 수 있도록 하나 이상의 정지에 의해 2개 이상의 영역들로 분할된다. 그러므로, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 개수에 따라 증가된다. 멀티-상태 또는 멀티-레벨 메모리 셀들을 갖는 EEPROM은 미국특허공보 제5,172,338호에 기재되어 있다.

실제로, 셀의 메모리 상태는 일반적으로, 참조 전압이 제어 게이트에 인가될 때 셀의 소스와 드레인 전극들 양단의 도전성 전류를 감지함으로써 판독된다. 따라서, 셀의 플로팅 게이트에서의 각 주어진 전하인 경우, 고정된 참조 제어 게이트 전압에 대한 대응하는 도전성 전류는 검출될 수 있다. 유사하게, 플로팅 게이트에 대해 프로그램 가능한 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도전성 전류 윈도우를 정의한다.

대안적으로, 분할된 전류 윈도우 중에서 도전성 전류를 검출하는 것 대신에, 제어 게이트의 시험 하에서 주어진 메모리 상태에 대한 임계 전압을 설정하고 도전성 전류가 임계 전류가 낮은지 높은지를 검출할 수 있다. 하나의 구현에서, 임계전류에 대한 도전성 전류의 검출은 도전성 전류가 비트 라인의 캐패시턴스를 통해 방전하는 비율을 검사함으로써 실현된다.

판독/기록 성능과 정확성에 영향을 미치는 인자들

판독 및 프로그램 성능을 개선하기 위해, 다수의 전하 저장 소자들 또는 어레이에서 메모리 트랜지스터들은 병렬로 판독되거나 프로그램된다. 따라서, 메모리 소자들의 논리 "페이지"는 함께 판독되거나 프로그램된다. 기존의 메모리 아키텍처에서, 행은 일반적으로 몇몇 인터리브된 페이지들을 포함한다. 페이지의 모든 메모리 소자들은 함께 판독되거나 프로그램될 것이다. 열 디코더는 인터리브된 페이지들의 각 페이지를 대응하는 수의 판독/기록 모듈들에 선택적으로 연결시킬 것이다. 예를 들면, 하나의 구현에서, 메모리 어레이는 532 바이트(512 바이트+오버헤드의 20바이트)의 페이지 크기를 갖도록 설계된다. 각각의 열이 드레인 비트 라인을 갖고 행당 2개의 인터리브된 페이지들이 있다면, 이는 각 페이지가 4256열들 과 관련되는 8512 열들에 달한다. 모든 짝수 비트 라인들 또는 홀수 비트 라인들을 병렬로 판독 또는 기록하도록 연결 가능한 4256 센스 모듈들이 있을 것이다. 이와 같이, 병렬인 데이터의 4256비트(즉, 532 바이트)의 페이지는 메모리 소자들의 페이지로부터 판독되거나 이로 프로그램된다. 판독/기록 회로들(170)을 형성하는 판독/기록 모듈들은 다양한 아키텍처들로 구성될 수 있다.

상술된 바와 같이, 종래의 메모리 장치들은 다량의 병렬 방식으로 동작시킴으로써 판독/기록 동작을 개선한다. 이 방법은 성능을 개선하지만 판독 및 기록 동작들의 정확성에 대한 영향을 갖는다.

다른 쟁점은 비트 라인 대 비트 라인의 커플링 또는 크로스토크와 관련성을 갖는다. 이 문제는 근접하게 이격된 비트 라인들의 병렬 감시로 더욱 심해진다. 비트 라인 대 비트 라인의 크로스토크의 종래의 해결책은 다른 비트 라인들을 접지시키면서 한번에 모든 짝수 또는 모든 홀수 비트 라인들을 감지하는 것이다. 2개의 인터리브된 페이지들로 구성되는 행의 이러한 아키텍처는 판독/기록 회로들의 페이지를 밀집하게 구성하는 문제를 완화시킬 뿐만 아니라, 비트 라인의 크로스토크를 피하는데 도움을 줄 것이다. 페이지 디코더는 짝수 페이지 또는 홀수 페이지에 판독/기록 모듈들의 세트를 다중화하는데 사용된다. 이와 같이, 1세트의 비트 라인들이 판독되거나 프로그램될 때마다, 인터리빙 세트는 홀수 및 짝수 비트 라인들 사이이지만, 홀수 라인들 또는 짝수 라인들 사이가 아닌, 크로스토크를 제거하도록 접지될 수 있다.

그러나, 인터리빙 페이지 아키텍처는 적어도 3개의 관점에서 불리하다. 우선, 이는 추가의 다중화 회로를 필요로 한다. 두 번째로, 이는 성능이 느리다. 워드 라인에 의해 또는 행에 연결된 메모리 셀들의 판독 또는 프로그램을 완료하기 위해, 2개의 판독 또는 2개의 프로그램 동작들이 요구된다. 세 번째로, 이는, 2개의 이웃들이 홀수 및 짝수 페이지들에서와 같이 별도로 다른 시간에서 프로그램될 때 플로팅 게이트 레벨에서 인접한 전하 저장 소자들 간의 필드 커플링과 같은 다른 변화 영향을 해결하는데 최적이 아니다.

인접한 필드 커플링의 문제는 메모리 트랜지스터들 간의 훨씬 근접한 이격거리로 더욱 부가되고 있다. 메모리 트랜지스터에서, 전하 저장 유닛은 채널 영역과 제어 게이트 간에 개재된다. 채널 영역에서 흐르는 전류는 제어 게이트 및 전하 저장 유닛에서의 필드에 의해 기여되는 최종 전계의 함수이다. 밀도가 증가함에 따라, 메모리 트랜지스터들은 점점 근접하게 형성된다. 인접한 전하 소자들로부터의 필드는 영향이 미치는 셀의 최종 필드에 중요한 기여자가 된다. 인접한 필드는 이웃들의 전하 저장 유닛으로 프로그램되는 전하에 의존한다. 이 교란 필드는 이웃들의 프로그램된 상태들에 따라 변하므로 근본적으로 동적이다. 그러므로, 영향받은 셀은 이웃들의 변화 상태들에 따라 다른 시간에서 다르게 판독할 수 있다.

인터리빙 페이지의 종래의 아키텍처는 인접한 전하 저장 유닛 커플링에 의해 유발된 에러를 악화시킨다. 짝수 페이지 및 홀수 페이지가 서로 독립적으로 프로그램되고 판독되므로, 페이지는 1세트의 조건들 하에서 프로그램되지만, 인터리빙 페이지에 발생되는 것에 따라 전체적으로 다른 세트의 조건들 하에서 다시 판독될 수 있다. 판독 에러들은 밀도의 증가에 따라 더욱 심각해질 것이며, 더욱 정확한 판독 동작과 멀티-상태 구현에 대한 임계 윈도우의 더욱 넓은 분할을 요구할 것이다. 성능은 악화될 것이고 멀티-상태 구현에서 잠재 능력은 제한된다.

2002년9월24에 출원된 미국특허출원번호 제10/254483호 및 제10/254290은 연속한 메모리 저장 유닛들의 페이지가 병렬로 프로그램되거나 판독되는 메모리 아키텍처를 개시한다. 프로그래밍이 연속한 메모리 저장 유닛들의 페이지에 대해 수행됨에 따라, 이 과정 동안에, 그들의 타겟 상태로 프로그램된 그들의 메모리 저장 유닛들이 다른 프로그래밍으로부터 프로그램 금지되거나 폐쇄될 것이다. 바람직한 스킴에서, 메모리 저장 유닛들은 그들의 채널들을 플로팅하고 프로그래밍을 금지하기 위해 전압을 상승(부스팅, boosting)시킴으로써 폐쇄된다. 상승된 전압은 여전히 프로그래밍 하에서 인접한 저장 유닛에 대한 중요한 변화를 가져온다.

따라서, 고성능과 고용량의 비휘발성 메모리에 대한 일반적인 필요성이 있다. 특히, 상술한 문제들을 효과적으로 관리하는 개선된 판독과 프로그램 성능을 갖는 고용량 비휘발성 메모리에 대한 필요성이 요구된다.

고용량과 고성능 비휘발성 메모리 장치에 대한 이러한 필요성은 메모리 셀들의 대응하는 페이지를 병렬로 판독하고 기록하는 큰 페이지의 판독/기록 회로들을 가짐으로써 대응된다. 특히, 판독과 프로그래밍으로 에러들을 도입할 수 있는 고밀도 칩 집적에서 고유의 교란 효과(perturbation effect)가 제거되거나 최소화된다.

본 발명은 메모리 셀들의 그룹에 대한 병렬 메모리 동작을 위한 장치 및 방법을 제공한다. 상기 그룹 중의 각 메모리 셀은 몇몇 동작 모드들 중 하나에 존재한다. 예를 들면, 그룹을 프로그램할 때, 일부 메모리 셀들은 프로그램 금지 모드에 있을 수 있다. 주어진 메모리 동작을 경험하는 상기 그룹의 메모리 셀은 이 이웃들에 의해 교란될 수 있다. 이에 의한 교란(perturbation)의 정도는 이웃들에 있는 동작 모드에 의존한다. 이러한 교란은 메모리 셀의 비트 라인에 인가되는 오프셋 전압에 의해 보상되며, 상기 오프셋은 그 이웃들의 동작 모드들의 함수에 의한 것이다.

본 발명은, 인접한 축적 유닛들로부터의 교란이 프로그래밍 예정된 메모리 저장의 비트 라인 전압에 오프셋을 추가함으로써 오프셋되는 프로그래밍 회로의 일부 및 방법으로서 제공한다. 상기 오프셋은 2개의 이웃들이 있는 동작 모드들의 함수에 따른다. 하나 이상의 이웃들이 교란을 생성하는 동작 모드에 있으면, 상기 오프셋은 교란을 최소화하도록 조정된다.

특히, 축적 유닛들의 연속하는 페이지를 프로그램할 때, 축적 유닛이 그 타겟 상태에 도달하고 프로그램 금지되거나 다른 프로그래밍으로부터 폐쇄될 때마다, 여전히 프로그래밍 하에서 인접한 축적 유닛에 대한 교란을 생성한다. 본 발명은, 교란에 대한 오프셋이 여전히 프로그래밍 하에서 인접한 축적 유닛에 추가되는 프로그래밍 회로의 일부 및 방법으로서 제공한다. 상기 오프셋은 여전히 프로그래밍 하에서 소정의 바이어스된 전압을 축적 유닛의 비트 라인에 인가함으로써 추가된다. 특히, 상기 축적 유닛이 프로그램 금지 모드에서 2개의 이웃들에 의해 측면에 접해지면, 소정의 오프셋은 이웃들로부터의 교란을 보상할 것이다. 저장 유닛이 프로그램 금지 모드에서 그 이웃들 중 하나 만을 가지면, 비트 라인 오프셋은 단 하나의 이웃을 보상하는데 충분하지 못할 것이다. 저장 유닛이 프로그램 금지 모드에서 임의의 이웃들에 의해 측면에 배치되지 않으면, 오프셋은 결국 0이 될 것이다. 이와 같이, 병렬로 고밀도 메모리 저장 유닛들에서 프로그래밍에 고유한 에러는 제거되거나 최소화된다.

바람직한 실시예에 따르면, 각각의 저장 유닛은 프로그램 금지 모드 또는 프로그래밍 모드에 있는지에 대해 그 이웃들의 동작 모드들의 함수로서 설정된 비트 라인 전압을 갖는다. 동작 모드는 그 이웃들 각각의 센스 모듈로부터 얻어진 신호로부터 결정될 수 있다. 대안적으로, 그 이웃들 각각의 동작 모드는 그 이웃들 각각의 비트 라인에 대한 전압 조건에 의해 결정된다. 비트 라인 전압 선택기는 적절한 오프셋을 갖는 적절한 비트 라인 전압이 이웃들의 동작 모드들의 기능으로서 비트 라인에 공급되게 할 수 있다. 이와 같이, 여전히 저장 유닛을 프로그램하는 중에 프로그램 금지된 저장 유닛에 의한 교란이 감지되고 비트 라인 전압 오프셋의 적절한 인가에 의해 보상된다.

본 발명의 추가 특징들과 장점들은 첨부한 도면들을 참조하여 기재된 바람직한 실시예들의 다음 설명으로부터 이해될 것이다.

도 1은 EEPROM 셀의 형태인 비휘발성 메모리 셀을 개략적으로 도시한다.

도 2는 NAND 셀 또는 스트링으로 구성된 일련의 전하 저장 유닛들을 개략적으로 도시한다.

도 3은 도 2에 도시된 것과 같이, NAND 셀들의 어레이의 예제를 도시한다.

도 4A는 본 발명의 하나의 실시예에 따라 메모리 셀들의 페이지를 판독하고 병렬로 프로그램하기 위한 판독/기록 회로들을 갖는 메모리 장치를 개략적으로 도시한다.

도 4B는 도 4A에 도시된 메모리 장치의 바람직한 구성을 도시한다.

도 5A는 도 2에 도시된 방향 5A-5A를 따라 메모리 트랜지스터, 및 전하 저장 유닛과 워드 라인 사이 그리고 상기 전하 유닛과 채널 사이의 등가 캐패시턴스의 단면도를 도시한다.

도 5B는 도 5A에 도시된 메모리 트랜지스터의 용량성 커플링을 개략적으로 도시하며 상기 채널에서의 전압과 상기 워드 라인에서의 전압으로 인한 상기 전하 저장 유닛에서의 전압을 특히 도시한다.

도 6A는 2개의 인접한 메모리 트랜지스터들이 프로그래밍 모드에 있을 때의 경우, 도 3에 도시된 NAND 셀들의 어레이의 단면도를 도시한다.

도 6B는 인접한 메모리 트랜지스터들 중 하나가 프로그램 금지 모드에 있는 경우를 제외하면, 도 6A에 유사한 NAND 어레이의 단면도를 도시한다.

도 7(A)-7(D)는 그 좌 및 우 이웃들의 프로그램 금지 상태들의 기능으로서 프로그래밍 저장 유닛에 대한 다른 비트 라인 전압 오프셋들을 개략적으로 도시한다.

도 8은 본 발명의 다양한 특징들을 구현하는 바람직한 센스 모듈을 도시한다.

도 9는 각각의 센스 모듈이 또한 그 이웃들의 INV 신호를 감지하는 센스 모듈 구성을 도시한다.

도 10은 이웃이 프로그램 또는 프로그램 금지 모드인지를 가리키는 신호가 이웃의 비트 라인의 상태로부터 직접 도출되는 대안적인 구현을 도시한다.

도 11은 그 좌 및 우 이웃들의 프로그램-금지 상태들의 기능으로서 프로그래밍 저장 유닛의 비트 라인에 인가되는 오프셋 전압을 나열한 바이어스 전압 테이블이다.

도 12는 본 발명의 바람직한 실시예에 따라, 도 8에 도시된 비트 라인 전압 보상기의 더 상세한 개략적인 설명이다.

도 13은 하나의 바람직한 실시예에 따라, 프로그램 금지되거나 폐쇄되는 그들 중에서 개별 메모리 트랜지스터들로 인해 커플링 에러들을 최소화하면서, 연속한 메모리 저장 유닛들의 페이지를 프로그램하는 방법을 도시한 흐름도이다.

도 14(A)-14(G)는 본 발명의 제1 실시예에 따라, 프로그램 동작 동안에 전압 보상 스킴을 도시한 타이밍도들이다.

모든 비트 라인 프로그래밍

도 4A 및 도 8에 도시된 센스 모듈(380)은 바람직하게 모든 비트 라인 센싱을 수행하도록 구성된 메모리 아키텍처에서 구현된다. 즉, 한 행에서 연속한 메모리 셀들은 병렬로 센싱을 수행하기 위해 센스 모듈에 각각 연결 가능하다. 이러한 메모리 아키텍처는 또한 2002년9월24일, 세르니아(Cernea) 등에 의한 계류 중이고 공통 양수인의 미국특허출원번호 제10/254,483호의 제목 "매우 소형의 비휘발성 메모리 및 그 방법"에 기재되어 있다. 상기 특허출원의 전체 개시는 여기에 참조로 포함된다.

상술된 바와 같이, 동시에 프로그램되거나 판독되는 "페이지"에서 메모리 셀들의 개수는 호스트 시스템에 의해 전송되거나 요청되는 데이터의 크기에 따라 변할 수 있다. 따라서, (1) 상부 페이지 프로그래밍과 하부 페이지 프로그래밍을 포함할 수 있는 짝수 비트 라인들과 홀수 비트 라인들 각각의 프로그래밍, (2) 모든 비트 라인들("모든 비트 라인 프로그래밍")의 프로그래밍, 또는 (3) 우측의 페이지 프로그래밍과 좌측 페이지를 포함할 수 있는 좌 또는 우측 페이지에서 모든 비트 라인들의 프로그래밍과 같이, 단일 워드 라인에 결합된 메모리 셀들을 프로그램하는 몇몇 방법들이 있다.

도 4A는 본 발명의 하나의 실시예에 따라 메모리 셀들의 페이지를 병렬로 판독하고 프로그램하기 위한 판독/기록 회로들을 갖는 메모리 장치를 개략적으로 도시한다. 메모리 장치는 2차원 어레이의 메모리 셀들(300), 제어 회로(310), 및 판독/기록 회로들(370)을 포함한다. 상기 메모리 어레이(300)는 행 디코더(330)를 거쳐 워드 라인들에 의해 그리고 열 디코더(360)를 거쳐 비트 라인들에 의해 어드레스 가능하다. 상기 판독/기록 회로들(370)은 다수의 센스 모듈들(380)을 포함하고 병렬로 판독되거나 프로그램되도록 메모리 셀들의 페이지를 허용한다.

본 발명에서, 병렬로 판독되고 프로그램될 메모리 셀들의 페이지는 바람직하게 연속한 메모리 저장 셀들 또는 저장 유닛들의 한 행이다. 다른 실시예들에서, 상기 페이지는 연속한 메모리 저장 셀들 또는 저장 유닛들의 한 행의 세그먼트이다.

상기 제어 회로(310)는 상기 메모리 어레이(300)에 대한 메모리 동작들을 수행하기 위해 상기 판독/기록 회로들(370)과 함께 동작한다. 상기 제어 회로(310)는 상태 머신(312), 온-칩 어드레스 디코더(314) 및 전력 제어 모듈(316)을 포함한다. 상기 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 상기 온-칩 어드레스 디코더(314)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 상기 디코더들(330 및 370)에 의해 사용된 하드웨어 어드레스 간의 어드레스 인터페이스를 제공한다. 상기 전력 제어 모듈(316)은 메모리 동작들 동안에 워드 라인들과 비트 라인들에 공급된 전력 및 전압들을 제어한다.

도 4B는 도 4A에 도시된 메모리 장치의 바람직한 구성을 도시한다. 다양한 주변 회로들에 의한 상기 메모리 어레이(300)에의 액세스는, 액세스 라인들의 밀도들과 각 측 상의 회로가 절반으로 감소되도록 어레이의 대향 측들에 대해 대칭 방식으로 구현된다. 따라서, 상기 행 디코더는 행 디코더들(330A 및 330B)로 분리되고 열 디코더는 열 디코더들(360A 및 360B)로 분리된다. 유사하게, 상기 판독/기록 회로들은 바닥으로부터 비트 라인들에 연결하는 판독/기록 회로들(370A) 및 상기 어레이(300)의 상부로부터 비트 라인들에 연결하는 판독/기록 회로들(370B)로 분리된다. 이와 같이, 상기 판독/기록 모듈들의 밀도 및 이에 따른 상기 센스 모듈들(380)의 것은 기본적으로 절반으로 감소된다.

채널에서의 상승 전압 및 전하 저장 유닛

고밀도 집적회로, 비휘발성 메모리 장치에서 고유한 에러는 인접한 전하 저장 유닛들과 채널 영역들의 커플링 때문이다. 하나의 메모리 저장 유닛의 채널 영역과 전하 저장 유닛이 인접한 것에 비해 상승되면, 인접한 유닛의 전하 저장 유닛에 대한 교란를 유발시킨다. 이 영향은, 병렬로 프로그램되는 상기 메모리 저장 유닛들이 꼼꼼하게 패키징되거나 부적당하게 차폐될 때 더욱 악화된다.

도 5A는 도 2에 도시된 방향 5A-5A를 따라 메모리 트랜지스터의 단면도, 및 전하 저장 유닛과 워드 라인 사이 그리고 상기 전하 유닛과 채널 사이의 등가 캐패시턴스를 도시한다. 상기 메모리 트랜지스터 M1은 NAND 어레이(100, 도 3 참조)의 행을 따라 동작하는 워드 라인의 일부로서 형성되는 제어 게이트(60)를 갖는다. 이 도면에서, 드레인은 도 5A의 페이지로부터 나오고 소스는 후방에 있으며, 그들 간에 채널 영역(80)을 정의한다. 전하 저장 유닛(70)은 상기 제어 게이트(60) 및 상기 채널(80) 사이에 개재되고 유전체 재료의 층들에 의해 모두로부터 절연된다. 상기 전하 저장 유닛(70)과 상기 제어 게이트(60) 간의 전기적인 커플링은 등가 캐패시터 C_WF에 의해 모델화될 수 있다. 유사하게, 상기 채널(80)과 상기 전하 저장 유닛(70) 간의 커플링은 등가 캐패시터 C_FC에 의해 모델화될 수 있다.

도 5B는 도 5A에 도시된 메모리 트랜지스터의 용량성 캐패시턴스를 개략적으로 도시하며, 특히, 채널에서의 전압과 워드 라인에서의 전압으로 인한 전하 저장 유닛에서의 전압을 도시한다. 상기 전하 저장 유닛(70)이 전하량 Q를 저장하면, C_WF 및 C_FC 모두는 동일한 전하를 보유한다. 상기 전하 저장 유닛(70)에서의 전압, V_CS=(C_WFV_W+C_WFV_C)/(C_WF+C_FC)이다. 일반적으로, 상기 전하 저장 유닛의 전압은 채널에서 및/또는 워드 라인에서의 전압 증가에 따라 증가한다는 것을 쉽게 알 수 있다. 다음의 섹션에서 기재될 바와 같이, M1과 같은 메모리 트랜지스터는 프로그램 금지 모드에서 배치되며, 상기 채널 영역은 고전압으로 상승된다. 따라서, 이는 또한 상기 전하 저장 유닛에서 상승 전압을 초래한다. 상기 채널(80)과 상기 전하 저장 유닛(70)에서의 상승 전압들의 조합은 프로그래밍 모드에서 개입된 인접한 메모리 트랜지스터들에 대한 교란 효과를 가질 것이다.

상승(프로그램 금지) 상태에서 인접한 유닛에 의한 프로그램 오버 슈트

도 6A는, 2개의 인접한 메모리 트랜지스터들이 모두 프로그래밍 모드에 있을 때의 경우, 도 3에 도시된 NAND 셀들의 어레이의 단면도를 도시한다. 예를 들면, 도 6A는 동일한 워드 라인(60)을 공유하는 행을 따라 NAND 스트링들 50-1, 50-2, 및 50-3에 각각 속하는 M1-1, M1-2, 및 M1-3과 같은 3개의 인접한 메모리 트랜지스터들을 나타낼 수 있다. 상기 NAND 스트링들 50-1, 50-2, 및 50-3은 그들에 연결된 비트 라인들 36-1, 36-2, 및 36-3을 각각 갖는다. 상기 메모리 트랜지스터들 M1-1, M1-2, 및 M1-3은 대응하는 전하 저장 유닛들 70-1, 70-2, 및 70-3과 채널들 80-1, 80-2, 및 80-3을 갖는다.

상기 메모리 어레이의 밀도 증가에 따라, 상기 메모리 트랜지스터들은 함께 더욱 근접해서 형성되고 서로에 대한 그들의 영향은 더욱 커진다. 예를 들면, 상기 메모리 트랜지스터 M1-2의 임계 전압은 그 전하 저장 유닛(70-2)의 전압에 의존한다. 서로 인접한 이웃들 M1-1 및 M1-3로 인해, M1-1 및 M1-3의 채널과 전하 저장 유닛들에서의 전압들은 M1-2의 상기 전하 저장 유닛의 전압에 영향을 미칠 수 있다. 예를 들면, 상기 전하 저장 유닛(70-2)은 등가 캐패시터들 C₁₂ 및 C₂₃에 의해 각각 상기 인접한 전하 저장 유닛(70-1 및 70-3)에 결합된 것으로 간주될 수 있다. 유사하게, 상기 전하 저장 유닛(70-2)은 등가 캐패시터들 C'₁₂ 및 C'₂₃에 의해 각각 상기 인접한 채널들(80-1 및 80-3)에 결합된 것으로 간주될 수 있다. 상기 메모리 트랜지스터들 간의 공간이 근접할수록 그들 간의 커플링은 더욱 심해질 것이다.

도 6A는 2개의 인접한 메모리 트랜지스터들 M1-2, M1-1이 프로그래밍 모드에 있을 때의 경우를 도시한다. M1-1로 인한 M1-2에 대한 영향에 초점을 맞추면, 워드 라인과 비트 라인이 M1-2 및 M1-1에 대해 동일하므로 워드 라인과 비트 라인 전압으로 인한 변화는 거의 없다. 채널 전압들은 또한 유사하다. 상기 전하 저장 유닛(70-2)에 의해 알 수 있는 변화는 상기 전하 저장 유닛(70-1)의 것 때문이며, 보유하고 있는 전하 또는 그 데이터 표현의 기능이다. 예를 들면, M1-1 및 M1-2의 상기 전하 저장 유닛들의 전압은 약 1 내지 2V일 수 있다. 이러한 형태의 교란으로 인한 교란은 일반적으로 2개의 다른 메모리 상태들 간의 충분한 마진을 허용함으로써 설명된다.

도 6B는 인접한 메모리 트랜지스터들 중 하나가 프로그램 금지 모드에 있다는 것을 제외하면, 도 6A에 유사한 NAND 어레이의 단면도를 도시한다. 이 경우에, M1-2는 프로그램되는 반면에, M1-1은 다른 프로그래밍으로부터 금지된다. 워드 라인 전압은 모두에 대해 동일하게 되지만, M1-1의 비트 라인(36-1)에 대한 전압은 지금 V_DD로 변하며, 소정의 시스템 전압, 예를 들면, ~2.5V이다. 결과적으로, 이는 선택된 트랜지스터 S2(도 2 참조)를 턴 오프하며, 그 비트 라인(36-1)으로부터 NAND 체인(50-1)을 단절시키고, 고전압이 상기 워드 라인(60)에 나타날 때 고전압까지 용량성으로 상승될 수 있도록 M1-1의 채널(80-1)을 플로팅시킨다. 예를 들면, 이와 같이, M1-1의 채널(80-1)은 10V로 상승될 수 있다. 채널 전압의 상승은 결국 채널과 전하 저장 유닛 간의 전위 차이를 감소시킬 것이며, 이에 따라, 프로그래밍을 실시하기 위해 채널로부터 전하 저장 유닛에의 전자(electron)들의 잡아당김을 둔화시킨다.

도 5B와 관련한 설명에 비추어, 상승 채널은 상승된 전하 저장 유닛을 유발시킬 것이다. 예를 들면, 상기 메모리 트랜지스터들 M1-1이 프로그램 금지 모드에 있을 때, 약 10V의 채널(80-1)에서 전압 상승과 2V에서 8V로 상기 전하 저장 유닛(70-1)의 전압 상승을 초래할 수 있다. 이는 인접한 메모리 트랜지스터(예를 들면, M1-2)가 프로그램되는 것을 크게 교란할 수 있다. M1-2의 전하 저장 유닛(70-2)은 예를 들면 △V₂ ~0.2V로 상승된 그 전압을 가질 수 있다. 이는 용량성으로, 예를 들면, C12 및 C'12 각각 상기 전하 저장 유닛(70-1)과 상승된(프로그램 금지된) 메모리 트랜지스터 M1-1의 채널(80-1)에 결합된 그 전하 저장 유닛(70-2) 때문이다. 일반적으로, 메모리 트랜지스터의 임계 전압은 0.8V에서 약 0.1V 사이의 단계들에서 프로그램되며, 이는 예상보다 더 높은 임계값으로 에러로 프로그램되는 M1-2을 초래할 것이다.

지금까지, 상기 설명은 M1-1로 인한 상기 메모리 트랜지스터 M1-2에 대한 교란 효과에 초점을 맞추었다. M1-3이 또한 프로그램 금지 모드에 있으면, 그 상승 전압은 M1-2의 상기 전하 저장 유닛(70-2)의 전압의 상승에 기여하도록 유사한 방식으로 결합할 것이다. 상기 메모리 트랜지스터 M1-2는 프로그램 모드에 있는 한편, 양측의 그 이웃들 M1-1 및 M1-3은 다른 프로그래밍으로부터 폐쇄(프로그램 금지)되는 최악의 경우, M1-2의 상기 전하 저장 유닛(70-2)에 대한 교란은 0.2V 일 수 있다. 프로그래밍 하의 M1-2에 대한 이러한 영향은 0.4V 만큼 증가되는 제어 게이트의 프로그래밍 전압과 등가이다. 이는 일부 환경들 하에서 잘못된 상태에 대한 오버-프로그래밍을 유발시킬 수 있다. 예를 들면, 메모리 셀은 약 .3V의 분리로 분할된 그 임계 윈도우를 가질 수 있고 프로그래밍 펄스 단계는, 일반적으로 각각의 파티션을 횡단하기 위해 하나 이상의 펄스를 취하도록 매번 약 0.1V 만큼 증가된다. 현재의 프로그래밍 펄스 단계는 M1-2를 소정의 프로그램된 상태를 지정하는 임계 영역 아래로 가져올 수 있다. 동시에, 현재의 펄스 단계는, M1-1 및 M1-3이 프로그램 금지 모드로 진입함으로써 다른 프로그래밍으로부터 차단되도록 그들의 최종 상태로 이들을 프로그램할 수 있다. 따라서, 다음의 프로그래밍 펄스 단계에서, M1-2는 0.5V의 큰 프로그래밍 단계로 갑자기 된다. 이는 M1-2가 소정의 임계 영역을 오버 슈트하게 하고 다음의 메모리 상태로 잘못 프로그램될 것이다.

교란을 보정하는 비트 라인 대 비트 라인 커플링을 사용하는 스킴은 계류 중이고 공동 소유하며 본 발명과 동일자 및 동일 발명자들에 의해 출원된 미국특허출원, 제목 "비트 라인 대 비트 라인 결합된 보상을 갖는 비휘발성 메모리 및 방법"에 개시되어 있다. 참조된 출원의 전체 개시는 여기에 참조로서 포함된다.

이웃의 전압 상승으로 인한 교란의 비트 라인 보상

도 7A 내지 도 7D는 프로그래밍 하에서 메모리 셀의 이웃들에 대한 메모리 동작 모드의 다양한 치환들을 도시한다. 프로그래밍 하의 메모리 셀은 비트 라인(36-0)에 결합되는 상기 NAND 셀(50)의 일부이다. 상기 인접한 NAND 셀들은 비트 라인들(36-1 및 36-1')에 결합된, 좌측에 51 및 우측에 51'이다.

도 7A는, 상기 NAND 셀(50)의 측면에 배치한 이웃들 51 및 51' 모두는 프로그램 금지 모드에 있는 구성을 도시한다. 이는, 프로그래밍 중인 NAND 셀은 양측으로부터 인접한 셀들의 부스트된(boosted) 채널에 의해 변화될 것이라는 것을 의미한다. 다시 도 6B를 참조하면, 프로그래밍 하에서 메모리 셀 또는 저장 유닛은 M1-2이고 그 좌측 이웃은 M1-1이다. M1-1의 전압이 부스트된 채널은 전압 △V₂ (예를 들면, 2V) 만큼 M1-2의 플로팅 게이트(70-2)에서의 전위의 실효 증가의 형태로 변화된다. 마찬가지로, 다른 이웃 M1-3이 또한 프로그램 금지되면, 부스트된 채널은 총 △V₂(예를 들면, 0.4V)를 생성하기 위해 상기 플로팅 게이트(70-2)에서의 전압 증가에 기여할 것이다.

따라서, △V₂ 만큼 부스트된 M1-2의 상기 전하 저장 유닛(70-2)에서의 전압을 가지면서 프로그램된 상기 메모리 트랜지스터 M1-2는 프로그래밍 에러를 초래할 것이다.

바람직한 실시예에 따르면, 상기 전하 저장 유닛(70-2)에서의 교란 △V₂는 상기 비트 라인(36-2)에서의 유사한 양을 도입함으로써 보상된다. 이 비트 라인 보상된 전압은, 상기 전하 저장 유닛(70-2)과 상기 채널(80-2) 간의 전위차의 순 변화가 결국 0 이도록 채널로 통과될 것이다. 이와 같이, 임계 전압의 임의의 에러들은 제거될 것이다.

따라서, 도 7A에 도시된 본 발명의 스킴에 따라, 이 증가 전압은 M1-2의 비트 라인에 인가된 유사한 양의 소정의 전압 바이어스 △V₁₁에 의해 실질적으로 오프셋된다.

도 7B 및 도 7C는, 상기 NAND 셀(50)의 측면에 배치하는 이웃들 50-1 및 50-1' 중 하나가 프로그램 금지 모드에 있는 한편, 다른 것은 프로그램 모드에 있는 구성들을 도시한다. 이는, 프로그래밍을 경험하는 상기 NAND 셀이 인접한 셀들 중 단 하나의 상승(boosted) 채널에 의해 교란되는 것을 의미한다. 따라서, 이웃들 중 하나의 상승 채널은 총 △V₂(예를 들면, 0.2V)를 생성하기 위해 상기 플로팅 게이트(70-2)에서의 전압 증가에 기여할 것이다. 본 발명의 스킴에 따라, 이 증가 전압은 M1-2의 비트 라인에 인가된 유사한 양의 소정의 전압 바이어스 △V₁₀(또는 △V₀₁)에 의해 실질적으로 오프셋된다.

도 7D는 상기 NAND 셀(50)의 측면에 배치하는 이웃들(50-1 및 50-1') 중 어느 것도 프로그램 금지 모드에 있지 않은 구성들을 도시한다. 이는, 프로그래밍을 경험하는 상기 NAND 셀이 이웃 셀들에 의해 교란되지 않을 것이라는 것을 의미한다. 따라서, 인접한 채널은 상기 플로팅 게이트(70-2)에서의 전압의 임의의 증가에 기여하지 않을 것이다. 따라서, △V₂는 임의의 상승 채널들의 부재로 인해 0V일 것이고 대응하는 오프셋 소정의 전압 △V₀₀또는 비트 라인 바이어스 전압이 또한 0V일 것이다.

도 8은 본 발명의 다양한 특징들을 구현하는 바람직한 센스 모듈을 도시한다. 상기 센스 모듈(380)은 비트 라인 격리 트랜지스터(502), 비트 라인 풀-다운 회로(520), 비트 라인 전압 클램프(610), 판독 버스 운반 버스(530) 및 센스 증폭기(600)를 포함한다.

일반적으로, 메모리 셀들의 페이지는 병렬로 동작된다. 따라서, 대응한 수의 센스 모듈들은 병렬로 동작한다. 하나의 실시예에서, 페이지 제어기(540)는 제어 및 타이밍 신호들을 병렬로 동작되는 센스 모듈에 유리하게 제공한다.

상기 센스 모듈(380)은, 상기 비트 라인 격리 트랜지스터(502)가 신호 BLS에 의해 인에이블될 때 메모리 셀(10)의 상기 비트 라인(36)에 연결 가능하다. 상기 센스 모듈(380)은 상기 센스 증폭기(600)에 의해 상기 메모리 셀(10)의 도전성 전류를 감지하고 센스 노드(501)에서 디지털 전압 레벨 SEN2로서 판독결과를 래치하고 이를 판독 버스(532)에 출력한다.

상기 센스 증폭기(600)는 제2 전압 클램프(620), 프리챠지 회로(640), 판별기 또는 비교 회로(650) 및 래치(660)를 포함한다. 상기 판별기 회로(650)는 전용 캐패시터(652)를 포함한다.

상기 센스 모듈(380)의 하나의 특징은 센싱 동안에 비트 라인에의 일정한 전압 공급을 포함한다. 이는 바람직하게 상기 비트 라인 전압 클램프(610)에 의해 구현된다. 상기 비트 라인 전압 클램프(610)는 상기 비트 라인(36)과 직렬로 한 트랜지스터(612)와 함께 다이오드 클램프처럼 동작한다. 그 게이트는 임계 전압 V_T 이상의 소정의 비트 라인 전압 V_BL과 동일한 일정한 전압 BLC로 바이어스된다. 이와 같이, 이는 상기 센스 모듈(501)로부터 비트 라인을 격리하고 프로그램-검증 또는 판독 동안에 소정의 VBL=0.5 내지 0.7V과 같이, 비트 라인에 대한 일정한 전압레벨을 설정한다. 일반적으로, 상기 비트 라인 전압 레벨은, 긴 프리챠지 시간을 피하도록 충분히 낮지만, 접지 잡음과 다른 인자들을 피하도록 충분히 높도록 하는 레벨로 설정된다.

상기 센스 증폭기(600)는 상기 센스 모듈(501)을 통해 도전성 전류를 감지하고 상기 도전성 전류가 소정의 값 이상 또는 이하인지를 결정한다. 상기 센스 증폭기는 상기 판독 버스(532)에 대해 상기 센스 노드(501)에서의 신호 SEN2로서 디지털 형태로 감지 결과를 출력한다.

상기 신호 SEN2의 반전상태인 디지털 제어 신호 INV는 또한 상기 풀 다운 회로(520)를 제어하도록 출력된다. 상기 감지된 도전성 전류가 소정의 값 보다 높을 때, INV는 HIGH이고 SEN2는 LOW일 것이다. 그 결과는 상기 풀 다운 회로(520)에 의해 보강된다. 상기 풀 다운 회로(520)는 상기 제어 신호 INV에 의해 제어되는 n-트랜지스터(522) 및 상기 제어 신호 GRS에 의해 제어되는 다른 n-트랜지스터(550)를 포함한다. 상기 GRS 신호는, 상기 INV 신호의 상태와는 무관하게 LOW일 때 기본적으로 상기 비트 라인(36)이 플로팅되게 한다. 프로그래밍 동안에, 상기 GRS 신호는 상기 비트 라인(36)이 접지로 풀되게 하기 위해 HIGH로 된다. 상기 비트 라인이 플로팅되는 것이 요구될 때, 상기 GRS 신호는 LOW가 된다.

도 14(H) 내지 도 14(O)는 본 발명의 특징들에 관련하여 도 8에 도시된 바람직한 센스 모듈의 타이밍을 도시한다. 다른 발명의 특성들에 관해 바람직한 센스 모듈의 동작의 상세한 설명은 계류 중이고 공동 소유의 2002년9월24일, 아드리안-라울 세르니아(Adrian-Raul Cernea) 및 얀리(Yan Li)에 의해 출원된 미국특허출원번호 제10/254830호에 기재되어 있다. 참조된 출원의 전체 개시는 여기에 참조로서 포함된다.

도 9는, 각 센스 모듈이 또한 이웃들의 INV 신호를 감지하는 센스 모듈 구성을 도시한다. 상기 비트 라인(36-0)은 상기 비트 라인들(36-1 및 36-1')에 의해 측면에 배치된다. 상기 센스 모듈(380-0)은 상기 비트 라인(36-0)에 결합되고 상기 센스 모듈들(380-1 및 380-1')은 상기 비트 라인(36-1 및 36-1')에 각각 결합된다. 각각의 센스 모듈이 그 인접한 이웃들로부터 INV 신호들을 수신하므로, 상기 센스 모듈(380-0)은 입력 신호들 INV_L 및 INV_R로서 상기 센스 모듈(380-1 및 380-1')로부터 상기 INV 신호를 수신한다. 유사하게, 상기 센스 모듈(380-0)의 INV 신호는 상기 센스 모듈들(380-1 및 380-1')에 입력된다.

도 8을 다시 참조하면, 바람직한 실시예에 따라, 상기 비트 라인 바이어스는 비트 라인 전압 보상기(560)에 의해 공급된다. 이는 신호들 INV_L 및 INV_R의 형태로 좌 및 우측 이웃들로부터의 모드를 감지하고 이에 응답하여, 도 11의 바이어스 전 압 테이블에 따라 바이어스 전압 △V_BL를 공급한다. 상기 바이어스 전압은 상기 비트 라인(36)에 전환가능하게 결합된 노드(523)에 공급된다. 프로그래밍 동안에, 상기 신호들 BLS 및 INV 모두는 HIGH인 한편, 상기 신호 GRS는 LOW이다. 이들은 상기 비트 라인(36)이 상기 비트 라인 전압 보상기(560)에 액세스하게 한다.

도 10은, 이웃이 프로그램 또는 프로그램 금지 모드인지를 가리키는 신호가 이웃의 비트 라인의 상태로부터 직접 도출되는 대안적인 구현을 도시한다. 이 스킴은, 상기 신호가 인접한 센스 모듈로부터 용이하게 가용하지 않을 때 유용하다. 상술된 바와 같이, NAND 체인이 프로그램 모드에 있을 때, 그 비트 라인 전압은 접지 전위 부근에서 유지되고 프로그램 금지 모드에 있을 때, 그 비트 라인 전압은 V_DD로 유지된다.

가상 INV 신호 발생기(570)는 비트 라인 전압을 감지하고 가상 INV 신호, VINV를 출력하며, 센스 모듈에 의해 발생되는 INV 신호에 논리적으로 등가하다. 상기 가상 INV 신호 발생기(570)는 상기 신호 INV를 출력하는 노드에 대한 풀업/다운 구성에서 n-트랜지스터(574)와 직렬인 p-트랜지스터(572)를 포함한다. 상기 p-트랜지스터(572)는 그 게이트에서 전압 V_WKP에 의해 약하게 풀업된다. 상기 비트 라인(36')의 전압은 상기 n-트랜지스터(574)의 게이트에 입력된다. 상기 가상 INV 신호 발생기(570)는, 상기 비트 라인(36-1)이 접지에 근접한 전압을 가질 때 HIGH VINV 신호를 출력하고 전압이 V_DD(프로그램 금지 모드)에 있을 때 LOW VINV 신호를 출력하는 3상 인버터와 같이 동작한다.

도 10에 도시된 예제에서, 상기 VINV 신호는 신호 VINV_L로서 인접한 센스 모듈(380-0)에 입력된다. 따라서, 상기 신호 INV 또는 VINV를 사용하여, 프로그래밍 또는 프로그램 금지 상태에 대한 정보는 NAND 체인에 결합된 상기 센스 모듈(380-0)에 통신된다. 인접한 NAND 체인들 모두가 프로그램 모드에 있을 때의 경우에, 상기 센스 모듈(380-0)은 상기 비트 라인 풀-다운 회로(560)에 의해 상기 비트 라인을 접지로 풀 다운한다.

도 11은 좌 및 우측 이웃들의 프로그램 금지 모드들의 기능으로서 프로그래밍 저장 유닛의 비트 라인에 인가된 오프셋 전압을 나열한 바이어스 전압 테이블이다. 중앙 열은 좌 및 우측 이웃들의 모드들의 기능으로서 프로그래밍 하에서 저장 유닛의 비트 라인에 인가된 오프셋 또는 바이어스 전압을 나열한다. 일반적으로, 더 많은 이웃들이 프로그램 금지 모드에 있을수록 비트 라인 바이어스는 교란 효과를 오프셋 하도록 요구된다.

도 12는 본 발명의 바람직한 실시예에 따라 도 8에 도시된 비트 라인 전압 보상기의 더 상세한 개략적인 설명이다. 기본적으로, 상기 비트 라인 전압 보상기(560)는 상기 신호들 입력들(561 및 563)에서 INV_L 및 INV_R에 응답하고 출력(565)에서 상기 센스 모듈(380)(도 8 참조)에 바이어스 전압 △V_BL을 출력한다. 도 11의 표에 나열된 바이어스 전압을 공급하기 위해, 3개의 전압원들(562, 564, 566)은 V_OO(예를 들면, 0V), V₁₀(예를 들면, 0.15V), 및 V₁₁(예를 들면, 0.3V)을 각각 공급한다. 이들 전압원들 각각은 입력 신호들 INV_L 및 INV_R의 상태에 의해 제어되는 한 쌍의 논리 스위치들을 거쳐 상기 출력(523)에서 선택적으로 유용해진다.

도 13은 바람직한 실시예에 따라, 프로그램 금지되거나 폐쇄된 그들 중에서 개별 메모리 트랜지스터들로 인한 커플링 에러들을 최소화하면서 연속한 메모리 저장 유닛의 페이지를 프로그램하는 방법을 도시한 흐름도이다.

모든 비트 프로그래밍

단계 400: 연속한 메모리 저장 유닛들의 페이지인 경우, 각각의 유닛은 제어 게이트 및 소스와 드레인에 의해 정의된 채널 영역 간의 전하 저장 유닛을 가지며, 그 드레인에 전환가능하게 결합된, 페이지의 각 메모리 저장 유닛에 대한 비트 라인과 메모리 저장 유닛들의 상기 페이지의 모든 제어 게이트들에 결합된 워드 라인을 제공한다.

그 이웃들의 동작 모드 감지

단계 410: 그 인접한 메모리 저장 유닛들이 프로그램 금지 모드에 있는지를 프로그램되도록 예정된 페이지의 이들 메모리 저장 유닛들 각각에 대해 결정한다.

오프셋을 갖는 비트 라인 프리챠지

단계420: 프로그램 금지되도록 예정된 페이지의 이들 메모리 저장 유닛들인 경우, 프로그래밍을 금지하기 위해 그 비트 라인들 각각에 제1 소정의 전압을 인가한다.

단계 422: 프로그래밍을 인에이블하도록 예정된 페이지의 이들 메모리 저장 유닛의 각 비트 라인에 제2 소정의 전압을 인가하며, 상기 각 비트 라인에 대한 상기 제2 소정의 전압은 그로부터 임의의 교란을 오프셋하기 위해 그 인접한 메모리 저장 유닛들의 동작 모드의 기능이다.

프로그램 펄스, 검증 & 금지( Inhibiting )

단계 430: 페이지의 메모리 저장 유닛들을 병렬로 프로그램하기 위해 워드 라인에 프로그래밍 전압 펄스를 인가하며, 제1 소정의 전압을 갖는 비트 라인을 갖는 이들 메모리 저장 유닛들은 프로그램 금지된 전압 조건으로 상승된 그들의 플로팅된 채널에 의해 프로그램 금지되고, 임의의 인접한 프로그래밍 메모리 저장 유닛에 대한 상승으로부터 초래되는 교란은 제2 소정의 전압으로부터의 오프셋에 의해 보상된다.

단계 440: 프로그래밍 하에서 임의의 메모리 저장 유닛들이 그 타겟 상태로 프로그램되는지를 검증한다.

단계 450: 프로그램 금지로 예정되도록 검증된 임의의 메모리 저장 유닛들과 프로그래밍으로 검증되지 않은 임의의 메모리 저장 유닛들을 지정한다.

단계 460: 페이지의 모든 메모리 저장 유닛들이 검증되는가? 그렇지 않으면, 단계 420으로 돌아간다. 그렇다면, 단계 480으로 진행한다.

단계 470: 끝

도 14(A) 내지 도 14(G)는 본 발명의 제1 실시예에 따라, 프로그램 동작들 동안에 전압 보상 스킴을 도시한 타이밍도들이다.

도시된 전압들은 프로그래밍 및 프로그램 금지(또한, 도 2 및 도 3 참조) 하에서 NAND 체인들인 경우, 메모리 어레이의 다양한 워드 라인들과 비트 라인들에 인가된다. 프로그램 동작은 비트 라인들 프리차지(precharge) 단계, 프로그램 단계 및 방전 단계로 그룹화될 수 있다.

비트 라인들 프리차지 단계에서,

(1) 소스 선택 트랜지스터는 0V에서 SGS에 의해 턴오프되는 한편(도 14(A)), 드레인 선택 트랜지스터는 V_SG로 하이가 되는 SGS에 의해 턴온되어(도 14(B)), 비트 라인이 NAND 체인을 액세스하게 한다.

(2) 프로그램 금지된 NAND 체인의 비트 라인 전압은 V_DD에 제공된 소정의 전압으로 상승하게 허용된다(도 14(F)). 프로그램 금지된 NAND 체인의 비트 라인 전압이 V_DD로 상승할 때, 상기 프로그램 금지된 NAND 체인은, 드레인 선택 트랜지스터의 게이트 전압 SGD가 V_DD로 떨어질 때 플로팅될 것이다. 동시에, 프로그래밍 NAND 체인의 비트 라인 전압은 0V로 풀 다운된다(도 14(G)).

(3) 프로그래밍 NAND 체인의 비트 라인 전압은 상기 비트 라인 전압 보상기(560)에 의해 공급되는 △V_BL로 바이어스된다(도 14(G)). 상기 전압 보상기(560)로부터의 △V_BL출력의 값은 그 이웃들 중 하나 또는 모두가 프로그램 금지 모드에 있는지에 의존한다.

(4) NAND 체인들의 행의 드레인 선택 트랜지스터들에 연결하는 드레인 워드 라인은 V_DD로의 전압강하를 갖는다. 이는, 그들의 드레인 선택 트랜지스터들이 턴 오프되므로 그들의 비트 라인 전압이 V_DD에 비교가능하는 그들의 프로그램 금지된 NAND 체인들을 플로팅할 것이다(도 14(B) 및 도 14(F)). 프로그램될 메모리 트랜지스터를 포함한 NAND 체인들인 경우, 그들의 드레인 선택 트랜지스터들은 그들의 드레인에서 0V 부근의 비트 라인 전압에 비해 턴오프되지 않을 것이다.

(5) 어드레스되지 않은 NAND 체인에서의 메모리 트랜지스터들은 그들을 완전히 턴온하도록 V_PASS로 설정된 그들의 제어 게이트 전압을 갖는다(도 14(C)). 프로그램 금지된 NAND 체인이 플로팅이므로, 어드레스되지 않은 메모리 트랜지스터들에 인가된 높은 V_PASS 및 V_PGM은 그들의 채널들과 전하 저장 소자들에서의 전압들을 상승시켜, 프로그래밍을 금지한다. V_PASS는 일반적으로 V_PGM(예를 들면, ~15-24V)에 비해 일부 중간 전압(예를 들면, ~10V)에 설정된다. 프로그램 금지된 체인인 경우, V_PASS는 더 높은 전압 V_PGM으로 된 셀에 대한 실효 V_DS를 감소시키는데 도움이 되어, 누설을 감소시키는데 도움이 된다. 프로그램되는 체인인 경우, V_PASS는 이상적으로 접지 전위이어야 하므로, 중간 V_PASS 전압은 합리적인 절충일 것이다.

프로그램 단계에서,

(6) 프로그래밍 전압은 프로그래밍을 위해 선택된 메모리 트랜지스터의 제어 게이트에 인가된다(도 14(D)). 프로그램 금지 하의 저장 유닛들(즉, 상승된 채널들과 전하 저장 유닛들로)은 프로그램되지 않을 것이다. 프로그래밍 하의 저장 유닛들은 프로그램 금지 모드인 이웃들 중 하나 또는 모두로 인해 임의의 교란을 오프셋하기 위해 바이어스된 비트 라인 전압(도 14(G))으로 프로그램될 것이다.

방전 단계에서,

(7) 다양한 제어 라인들과 비트 라인들은 방전하도록 허용된다.

기본적으로, 프로그래밍 저장 유닛에 대한 교란은 플로팅된 채널과 전하 저장 유닛이 워드 라인으로부터 높은 제어 게이트 전압에 의해 용량성으로 상승되게 하는 인접한 저장 유닛으로 인한 것이다. 이는, NAND 체인이 프로그램 금지 모드로 진입할 때 발생한다. 이는 또한 프로그램될 메모리 트랜지스터의 전하 저장 유닛에 대한 전압을 교란하는(증가시키는) 원치 않는 효과를 갖는다. 그 이웃들이 저장 유닛의 프로그래밍 동안에 동작하는지를 감지함으로써 그 이웃들의 교란은 적절한 비트 라인 전압 바이어스로 보상된다.

본 발명의 다양한 특징들이 특정 실시예들에 대해 기재되었지만, 본 발명은 첨부된 청구항들의 범위 내에서 보호된다는 것을 알 것이다.

이에 따라, 고밀도 메모리 저장 유닛들과 병렬로 프로그래밍에서 고유한 에러는 제거되거나 최소화된다.

Claims

각 유닛이 제어 게이트 및 소스와 드레인에 의해 정의된 채널 영역 간의 전하 저장 유닛과 상기 드레인에 전환 가능하게 결합된 비트 라인을 갖는 메모리 저장 유닛들의 어레이를 갖는 비휘발성 메모리에서, 제어 게이트들을 상호 연결하는 공통 워드 라인을 갖는 메모리 저장 유닛들의 페이지에 병렬로 프로그래밍하는 방법으로서,

(a) 상기 드레인에 전환 가능하게 결합되는 페이지의 각 메모리 저장 유닛에 대한 비트 라인을 제공하는 단계;

(b) 프로그램되도록 예정된 페이지의 메모리 저장 유닛들 각각에 대해 인접한 메모리 저장 유닛들이 프로그램 금지 모드에 있는지는 결정하는 단계;

(c) 프로그램 금지되도록 예정된 페이지의 메모리 저장 유닛들인 경우, 프로그래밍을 금지하기 위해 상기 비트 라인들 각각에 제1 전압을 인가하는 단계;

(d) 프로그래밍을 인에이블하기 위해 프로그램되도록 예정된 페이지의 메모리 저장 유닛의 각 비트 라인에 제2 전압을 인가하는 단계로서, 각 비트 라인에 대한 상기 제2 전압은 인접한 메모리 저장 유닛들로부터의 교란(perturbation)을 오프셋하기 위해 인접하는 메모리 저장 유닛들의 동작 모드의 함수에 따르는 것을 특징으로 하는 단계; 및

(e) 상기 페이지의 메모리 저장 유닛들을 병렬로 프로그램하기 위해 상기 워드 라인에 프로그래밍 전압 펄스를 인가하는 단계;를 포함하며,

상기 제1 전압의 비트 라인을 갖는 상기 메모리 저장 유닛들은 프로그램 금지된 전압 조건으로 상승된 플로팅된 채널에 의해 프로그램 금지되고, 인접한 프로그래밍 메모리 저장 유닛의 전압 상승으로부터 초래되는 교란은 상기 제2 전압으로부터의 상기 오프셋에 의해 보상되는 것을 특징으로 하는 방법.
제1항에 있어서,

(f) 프로그래밍 하에 임의의 메모리 저장 유닛들이 그 타겟 상태로 프로그램되었는지를 검증하는 단계,

(g) 프로그램 금지로 예정된 것으로 검증된 임의의 메모리 저장 유닛들 및 프로그래밍인 것으로 검증되지 않은 임의의 메모리 저장 유닛들을 지정하는 단계, 및

(h) 메모리 저장 유닛들의 상기 페이지 모두가 검증될 때까지 (c) 내지 (g)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 인접한 메모리 저장 유닛들 중 적어도 하나의 동작 모드는 거기에 결합된 센스 모듈로부터 도출되는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 인접한 메모리 저장 유닛들 중 적어도 하나의 동작 모드는 거기에 결합된 비트 라인의 전압으로부터 도출되는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 메모리 저장 유닛들의 페이지는 상기 어레이의 연속한 행을 형성하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 메모리 저장 유닛들의 페이지는 상기 어레이의 행의 연속한 세그먼트를 형성하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 메모리는 메모리 저장 유닛들의 NAND 체인들의 어레이로서 구성되며,

상기 NAND 체인들 각각은 직렬로 접속된 복수의 메모리 저장 유닛들을 가지며,

상기 메모리 저장 유닛들의 페이지는 상기 메모리 저장 유닛들의 페이지 중에서 상기 NAND 체인들 각각의 메모리 저장 유닛으로 구성되는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 각각의 메모리 저장 유닛은 1비트의 정보를 저장하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 각각의 메모리 저장 유닛은 1비트 이상의 정보를 저장하는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 전하 저장 유닛은 플로팅 게이트인 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 전하 저장 유닛은 유전체 층인 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서,

상기 비휘발성 메모리는 메모리 카드의 형태인 것을 특징으로 하는 방법.
비휘발성 메모리에 있어서,

행들과 열들로 구성된 메모리 저장 유닛의 어레이,

전하 저장 유닛, 제어 게이트 및 소스와 드레인에 의해 정의된 채널 영역을 갖는 각각의 메모리 저장 유닛,

메모리 저장 유닛들의 페이지의 제어 게이트들을 상호연결하는 워드 라인,

상기 페이지의 각 메모리 저장 유닛에 대한 비트 라인으로서, 상기 비트 라인은 상기 드레인에 전환가능하게 결합되는 비트 라인, 및

상기 비트 라인에 결합되는 프리차지 회로;를 포함하며,

상기 프리차지 회로는 메모리 저장 유닛이 프로그램 금지로 예정될 때, 미리 결정된 프로그램 금지 전압을 상기 비트 라인에 공급하고, 메모리 저장 유닛이 프로그래밍하는 것으로 예정될 때, 미리 결정된 프로그램 인에이블 전압을 상기 비트 라인에 공급하며,

상기 프로그램 인에이블 전압은 인접한 메모리 저장 유닛들 중 몇 개의 인접한 메모리 저장 유닛이 프로그램 금지 모드에 있는지 여부를 나타내는 함수에 따르는 오프셋을 가지는 프리차지 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
제13항에 있어서,

상기 인접한 메모리 저장 유닛들과 관련된 개별 센스 모듈들을 더 포함하며, 상기 개별 센스 모듈로부터의 신호는, 상기 인접한 메모리 저장 유닛들이 프로그램 금지 모드에 있는지 여부를 가리키는 것을 특징으로 하는 비휘발성 메모리.
제13항에 있어서,

상기 인접한 메모리 저장 유닛들과 관련된 개별 비트 라인 전압 검출기들을 더 포함하며, 각각의 상기 개별 비트 라인 전압 검출기로부터의 신호는, 상기 인접한 메모리 저장 유닛들이 프로그램 금지 모드에 있는지 여부를 가리키는 것을 특징으로 하는 비휘발성 메모리.
비휘발성 메모리에 있어서,

메모리 저장 유닛들의 어레이로서, 상기 메모리 저장 유닛은 제어 게이트 및 소스와 드레인에 의해 정의된 채널 간의 전하 저장 유닛을 가지는 어레이;

상기 어레이의 메모리 저장 유닛들의 페이지의 제어 게이트들을 상호 연결하는 워드 라인;

상기 드레인에 전환 가능하게 결합된 페이지의 각 메모리 저장 유닛에 대한 비트 라인;

프로그램 금지되도록 예정된 페이지의 메모리 저장 유닛들의 비트 라인들 각각에 대한 프로그래밍을 금지하기 위해 제1 전압을 인가하기 위한 수단;

프로그래밍되도록 예정된 페이지의 메모리 저장 유닛들 각각에 대해 그 인접한 메모리 저장 유닛들이 프로그램 금지 모드에 있는지 여부를 결정하기 위한 수단;

프로그래밍을 인에이블하기 위해 프로그램되도록 예정된 페이지의 메모리 저장 유닛의 각 비트 라인에 제2 전압을 인가하기 위한 수단으로서, 상기 각 비트 라인에 대한 상기 제2 전압은 인접한 메모리 저장 유닛들로부터의 교란(perturbation)을 오프셋하기 위해 인접하는 메모리 저장 유닛들의 동작 모드의 함수에 따르는 것을 특징으로 하는 상기 제2 전압을 인가하기 위한 수단; 및

상기 페이지의 메모리 저장 유닛들을 병렬로 프로그램하기 위해 상기 워드 라인에 프로그래밍 전압 펄스를 인가하기 위한 수단으로서, 상기 제1 전압의 비트 라인을 갖는 메모리 저장 유닛들은 프로그램 금지된 전압 조건으로 상승된 플로팅된 채널에 의해 프로그램 금지되고, 인접한 프로그래밍 메모리 저장 유닛에 대한 상승으로부터 초래되는 교란은 상기 제2 전압에 따른 오프셋에 의해 보상되는 것을 특징으로 하는 상기 전압 펄스를 인가하기 위한 수단;을 포함하는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 메모리 저장 유닛들의 페이지는 상기 어레이의 행을 형성하는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 메모리 저장 유닛들의 페이지는 상기 어레이의 행의 세그먼트를 형성하는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 메모리는 메모리 저장 유닛들의 NAND 체인들의 어레이로서 구성되며,

상기 NAND 체인들 각각은 직렬로 접속된 복수의 메모리 저장 유닛들을 가지며,

상기 메모리 저장 유닛들의 페이지는 상기 메모리 저장 유닛들의 페이지 중에서 상기 NAND 체인들 각각의 메모리 저장 유닛으로 구성되는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 각각의 메모리 저장 유닛은 1비트의 정보를 저장하는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 각각의 메모리 저장 유닛은 1비트 이상의 정보를 저장하는 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 전하 저장 유닛은 플로팅 게이트인 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 전하 저장 유닛은 유전체 층인 것을 특징으로 하는 비휘발성 메모리.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 비휘발성 메모리는 카드 형태인 것을 특징으로 하는 비휘발성 메모리.
비휘발성 메모리에 있어서,

메모리 저장 유닛의 어레이;

상기 어레이 중에서 메모리 저장 유닛들의 그룹으로서, 상기 그룹의 각 메모리 저장 유닛은 거기에 결합된 비트 라인을 가지는 그룹; 및

상기 그룹의 개별 메모리 저장 유닛들이 세트의 동작 모드들 중 하나에 존재하는 동안 병렬로 상기 메모리 저장 유닛들의 그룹에 대해 동작시키기 위한 회로;를 포함하며,

상기 회로는 세트의 전압들 중 선택된 전압을 각 비트 라인에 공급하기 위한 전원을 더 포함하며,

프로그래밍 중의 메모리 저장 유닛 대한 상기 선택된 전압은 인접한 메모리 저장 유닛들의 동작 모드들의 함수에 따르는 것을 특징으로 하는 비휘발성 메모리.