KR960036050A - 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법 - Google Patents

비휘발성 메모리 장치의 셀 어레이 레이아웃 방법 Download PDF

Info

Publication number
KR960036050A
KR960036050A KR1019950005981A KR19950005981A KR960036050A KR 960036050 A KR960036050 A KR 960036050A KR 1019950005981 A KR1019950005981 A KR 1019950005981A KR 19950005981 A KR19950005981 A KR 19950005981A KR 960036050 A KR960036050 A KR 960036050A
Authority
KR
South Korea
Prior art keywords
line
source
active
parallel
lines
Prior art date
Application number
KR1019950005981A
Other languages
English (en)
Other versions
KR0144909B1 (ko
Inventor
유종원
김건수
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950005981A priority Critical patent/KR0144909B1/ko
Priority to JP8052906A priority patent/JPH08279604A/ja
Priority to US08/614,766 priority patent/US6056783A/en
Publication of KR960036050A publication Critical patent/KR960036050A/ko
Application granted granted Critical
Publication of KR0144909B1 publication Critical patent/KR0144909B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

셀어레의 바이어스를 가하는 액티브 콘택의 레이아웃을 변경함으로써 콘택공정을 용이하게 하고, 칩크기를 줄일 수 있는 비휘발성 메모리 장치의 셀어레이 레이아웃 방법에 관하여 개시한다. 본 발명에 의한 비휘발성 메모리장치의 셀어레이 레이아웃방법은 제1 선택렌지스터의 드레이에 연결되는 복수의 비트라인들과, 사기 비트라인들과 수직이고 사기 메모리셀들의 조절게이트로 사용되는 복수의 워드 라인들과, 제2 선택트렌지스터의 소오스와 연결되고 상기 워드라인과는 평행한 소오스라인과, 상기 소오스라인과 연결되는 메인 소오스라인과, 상기 메모리셀들의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하고 그 하부에 위치하는 복수의 제1 액티브라인과, 상기 제1액티브라인과 평행하고 그 각각의 사이에 위치하는 제1 필드분리라인과, 상기 소오스 라인과 수직으로 연결되고 메인 소오스 라인의 하부에 위치하는 제2 액티브 라인과, 상기 복수의 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성된 제2 필드분리라인을 포함한다. 본 발명에 의하면, 제2 액티브 라인의 도입으로 전체적인 셀의 액티브 폭을 일정하게 유지함으로써 커플링 비의 변화에 의한 셀의 오동작을 방지할 수 있다.

Description

비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도 내지 6도 본 발명에 의한 비휘발성 메모리장치의 셀어레이 레이아웃 방법을 설명하기 위하여 도시한다.

Claims (8)

  1. 부유 게이트를 가진 메모리셀들이 모여서 구성되는 비휘발성 메모리장치의 셀어레이 레이아웃방법에 있어서, 상기 메모리셀들의 드레인에 연결되는 복수의 비트라인들과; 상기 비트라인들과 수직이고 상기 메모리셀들의 조절게이트로 사용되는 복수의 워드 라인들과, 상기 메모리셀들의 소오스와 연결되고 상기 워드라인과는 평행한 소오스라인과; 상기 메모리셀들의 소오스, 도레인 및 채널을 포함하면서 상기 비트라인과 평행하는 복수의 제1 액트브 라인; 상기 제1 액티브라인과 평행하고 그 각각의 사이에 위치하는 제1 필드분리라인; 상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및 상기 북수의 제1 액티브 라인과 제2액티브 라인사이에서 평행하게 형성된 제2 필드분리라인을 배치하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
  2. 제1항에 있어서, 상기 워드라인 아래의 상기 제1 필드분리라인과 제2 필드 분리라인의 폭은 동일하게 구성하는 것을 특징으로 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
  3. 제1항에 있어서, 상기 메모리셀의 소오스를 연결하는 소오스 라인을 액티브를 영역상의 불순물 확산층으로 구성하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
  4. 제1항에 있어서, 상기 메모리셀의 소오스를 연결하는 소오스 라인을 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성하는 것을 특징으로 하는 비휘발성 메모리 장치의 셀어레이 레이아웃방법.
  5. 제1 및 제2 선택트렌지스터와, 상기 제1 및 제2 선택트렌지스터 사이에 위치하고 부유 게이트를 가진 메모리셀들이 직렬 연결되어 하나의 스트링을 구성하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법에 있어서, 상기 제1 선택트렌지스터의 드레인에 연결되는 복수의 비트라인들과; 상기 비트라인들과 수직이고 상기 메모리 셀들의 조절게이트로 사용되는 복수의 워드 라인들과; 상기 워드라인들과 평행하게 구성도어 상기 제1선택트렌지스터의 게이로 사용되는 제1선택라인과; 상기 제2선택트렌지스터의 소오스와 연결되고 상기 워드라인과는 평행한 소오스라인과; 상기 워드라인들과 평행하게 구성되어 상기 제2 선택트랜지스터의 게이트로 사용되는 제2 선택라인과; 상기 메모리셀과 선택트렌지스터의 소오스, 드레인 및 채널을 포함하면서 상기 비트라인과 평행하고 그 하부에 위치하는 복수의 제1 액티브 라인; 상기 제1 액티브라인과 평행하고 각각의 사이에 위치한 제1 필드분리라인; 상기 소오스 라인과 수직으로 연결되고 상기 제1 액티브라인과 평행하는 제2 액티브 라인; 및 상기 제1 액티브 라인과 제2 액티브 라인사이에서 평행하게 형성되는 제2 필드분리라인을 배치하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃 방법.
  6. 제5항에 있어서, 상기 복수의 워드라인 아래의 상기 제1 필드분리라인과 제2 필드 분리라인의 폭을 동일하게 구성하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.
  7. 제5항에 있어서, 상기 제2 선택트레지스터의 소오스를 연결하는소오스 라이을 액티브 영역위의 불순물 확산층으로 구성하는 것을 특징으로 하는 플래쉬 메모리 장치의 셀어레이 레이아웃방법.
  8. 제5항에 있어서, 상기 제2 선택트레지스터의 소오스를 연결하는 소오스 라인을 폴리실리콘이나 폴리실리콘과 실리사이드가 적층된 도전체층으로 구성하는 것을 특징으로 하는 플래쉬 메모리 장치으 셀어레이 레이아웃방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950005981A 1995-03-21 1995-03-21 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법 KR0144909B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950005981A KR0144909B1 (ko) 1995-03-21 1995-03-21 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
JP8052906A JPH08279604A (ja) 1995-03-21 1996-03-11 不揮発性メモリ装置のセルアレイレイアウト方法
US08/614,766 US6056783A (en) 1995-03-21 1996-03-13 Method for designing cell array layout of non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950005981A KR0144909B1 (ko) 1995-03-21 1995-03-21 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법

Publications (2)

Publication Number Publication Date
KR960036050A true KR960036050A (ko) 1996-10-28
KR0144909B1 KR0144909B1 (ko) 1998-07-01

Family

ID=19410282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950005981A KR0144909B1 (ko) 1995-03-21 1995-03-21 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법

Country Status (3)

Country Link
US (1) US6056783A (ko)
JP (1) JPH08279604A (ko)
KR (1) KR0144909B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297728B1 (ko) * 1999-05-17 2001-09-26 윤종용 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
US6567289B1 (en) 2000-08-23 2003-05-20 Advanced Micro Devices, Inc. Physical memory layout with various sized memory sectors
US6578177B2 (en) * 2001-08-13 2003-06-10 Promos Technologies Method to improve isolation layer fill in a DRAM array area
CN100426510C (zh) * 2004-07-29 2008-10-15 上海华虹Nec电子有限公司 沟道注入式可一次编程器件
KR100752180B1 (ko) * 2005-09-28 2007-08-24 동부일렉트로닉스 주식회사 반도체 소자의 콘택홀 형성방법
JP4664823B2 (ja) * 2006-01-17 2011-04-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法。

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5183781A (en) * 1990-01-12 1993-02-02 Nec Corporation Method of manufacturing semiconductor device
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
US5200355A (en) * 1990-12-10 1993-04-06 Samsung Electronics Co., Ltd. Method for manufacturing a mask read only memory device
US5379233A (en) * 1991-07-19 1995-01-03 Lsi Logic Corporation Method and structure for improving patterning design for processing
KR940009644B1 (ko) * 1991-11-19 1994-10-15 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
US5465249A (en) * 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
JP2889061B2 (ja) * 1992-09-25 1999-05-10 ローム株式会社 半導体記憶装置およびその製法
DE69326749T2 (de) * 1993-02-17 2000-05-11 St Microelectronics Srl Nichtflüchtiger Speicher mit Schutzdiode
JP3212421B2 (ja) * 1993-09-20 2001-09-25 富士通株式会社 不揮発性半導体記憶装置
US5640031A (en) * 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling

Also Published As

Publication number Publication date
JPH08279604A (ja) 1996-10-22
KR0144909B1 (ko) 1998-07-01
US6056783A (en) 2000-05-02

Similar Documents

Publication Publication Date Title
ATE238609T1 (de) Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
KR960009205A (ko) 불휘발성 반도체기억장치
KR970067903A (ko) 불휘발성 메모리소자, 그 제조방법 및 구동방법
KR950027845A (ko) 반도체 메모리장치
KR900011009A (ko) 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
KR920010652A (ko) 비 휘발성 반도체 기억장치
TW200518284A (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR920001720A (ko) 불휘발성 반도체기억장치
KR930014618A (ko) 독출전용 메모리
KR20160138765A (ko) 슬리밍 구조물을 포함하는 반도체 메모리 장치
KR930005034A (ko) 불휘발성 기억장치
KR970072646A (ko) 전계효과 트랜지스터 및 불휘발성 기억장치
JP3911044B2 (ja) 半導体メモリ装置及びその製造方法
KR850006982A (ko) 반도체 메모리 장치
KR920020715A (ko) 불휘발성 기억장치
KR890012322A (ko) 소오스 라인 선택 트랜지스터를 구비한 플로팅게이트 eerrom 메모리
KR970051384A (ko) 불휘발성 반도체 메모리소자
KR960036050A (ko) 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
KR940006272A (ko) 고속액세스 ˝우회금속 가상접지(amg) 전기적으로 프로그램가능한 판독전용 메모리(eprom)˝를 제조하는 방법.
KR940006271A (ko) 세그먼트 소거가능한 섬광(閃光) ˝전기적으로 프로그램 가능한 판독 전용 메모리(eprom)˝
KR19980028193A (ko) 노아형 마스크 롬
US6256227B1 (en) Non-volatile semiconductor memory having column sub-selector layout pattern adaptable to miniaturization of memory cell
KR950015785A (ko) 반도체 디바이스
KR950012773A (ko) 불휘발성 반도체 기억 장치 및 그의 제조 방법
KR930009080A (ko) 낸드형 마스크 리드 온리 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130411

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 17

EXPY Expiration of term