JPH09326445A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH09326445A
JPH09326445A JP14442896A JP14442896A JPH09326445A JP H09326445 A JPH09326445 A JP H09326445A JP 14442896 A JP14442896 A JP 14442896A JP 14442896 A JP14442896 A JP 14442896A JP H09326445 A JPH09326445 A JP H09326445A
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Abstract

(57)【要約】 【目的】データの書き換え可能回数の多い多値メモリを
提供する。 【構成】単結晶シリコン基板１上のソース・ドレイン領
域２の間のチャネル領域３上に、ゲート酸化膜４、浮遊
ゲート電極５、ゲート酸化膜６、第１の制御ゲート電極
７、ゲート酸化膜８、第２の制御ゲート電極９、絶縁膜
１０が形成されている。浮遊ゲート電極５は、ゲート酸
化膜４に対して垂直方向に延びた柱状の導電性微結晶
（柱状晶）から成り、その各柱状晶は互いに絶縁されて
いる。書き込み動作では、ドレイン領域２ｂから伸びる
空乏層の幅を制御して浮遊ゲート電極５へホットエレク
トロンを注入することで、多値の各データ値に対応し
て、浮遊ゲート電極５の所定部分に所定量のエレクトロ
ンを蓄積させる。そして、読み出し動作では、空乏層の
幅を制御し、且つ各制御ゲート電極７，９の電位を制御
することで、多値の各データ値に対応したセル電流を得
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置および不
揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピーディスクに代替可能な半導体メモリと
して、ＥＰＲＯＭ（Erasable and electrically ROM ）
やＥＥＰＲＯＭ（Electrically Erasable and Programm
able ROM）などの不揮発性半導体メモリが注目されてい
る。ＥＰＲＯＭおよびＥＥＰＲＯＭのメモリセル（メモ
リセルトランジスタ）では、浮遊ゲート電極にキャリア
を蓄積し、キャリアの有無による閾値電圧の変化を制御
ゲートによって検出することで、データの記憶を行って
いる。また、ＥＥＰＲＯＭには、メモリチップ全体でデ
ータの消去を行うか、あるいは、メモリセルアレイを任
意のブロックに分けてその各ブロック単位でデータの消
去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】浮遊ゲート電極へのキャリアの注入は、浮
遊ゲート電極とチャネル領域の間に設けられたゲート絶
縁膜（以下、第１のゲート絶縁膜という）を介して行わ
れる。このとき、浮遊ゲート電極へ注入するキャリアの
生成には、チャネル領域にホットキャリア（チャネルホ
ットキャリア）を発生させる方法と、浮遊ゲート電極と
チャネル領域との間にファウラー−ノルドハイム・トン
ネル電流（Fowler-Nordheim Tunnel Current、以下、Ｆ
Ｎトンネル電流という）を流す方法とがある。いずれの
方法にしても、キャリアの注入エネルギーが大きくなる
と、透過するキャリアによって第１のゲート絶縁膜が受
ける損傷も大きくなる。
【０００４】キャリアによって第１のゲート絶縁膜が損
傷を受けると、電荷トラップを作りやすくなり、メモリ
セルのセル電流−制御ゲート電圧（Ｉ−Ｖ）特性が変化
して閾値電圧も変化する。すると、データの正確な書き
込み及び読み出しができなくなる。
【０００５】また、メモリセルに対するデータの書き換
え可能回数は、その第１のゲート絶縁膜が受ける損傷に
よって制限される。つまり、浮遊ゲート電極へキャリア
が注入される度に第１のゲート絶縁膜が損傷を受けるた
め、その累積した損傷があるレベルを越えると、第１の
ゲート絶縁膜の絶縁性が低下して浮遊ゲート電極に蓄積
されたキャリアがリークし、メモリセルとして機能しな
くなってしまう。従って、データの書き換え可能回数を
多くするには、浮遊ゲート電極へのキャリアの注入エネ
ルギーをできる限り小さくする必要がある。
【０００６】キャリアの注入エネルギーは、第１のゲー
ト絶縁膜の膜厚が薄いほど小さくすることができる。し
かし、第１のゲート絶縁膜の膜厚を薄くし過ぎると、浮
遊ゲート電極からのキャリアのリークが大きくなるた
め、メモリセルにおけるデータの保持時間が短くなる。
従って、データの保持時間を考慮すると、第１のゲート
絶縁膜の膜厚をあまり薄くすることはできない。
【０００７】このように、従来のＥＥＰＲＯＭおよびＥ
ＰＲＯＭのメモリセルでは、データを書き換える度に第
１のゲート絶縁膜が損傷を受けるため、データの書き換
え可能回数をあまり多くすることができないという問題
があった。一方、磁気メモリのデータの書き換え可能回
数は、従来のＥＥＰＲＯＭおよびＥＰＲＯＭのメモリセ
ルのそれに比べてはるかに多い。従って、磁気メモリを
フラッシュメモリに置き代えるには、フラッシュメモリ
におけるデータの書き換え可能回数の少なさがネックと
なる。
【０００８】尚、ＥＥＰＲＯＭのメモリセルにおいて、
浮遊ゲート電極からキャリアを引き出す方法は、メモリ
セルの構造によって様々であり、(1) 第１のゲート絶縁
膜を介し、チャネル領域またはソース・ドレイン領域と
浮遊ゲート電極との間にファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）を流すタイプ（２層ポリシリ
コン型）と、(2) 浮遊ゲート電極と制御ゲート電極の間
に設けられたゲート絶縁膜（以下、第２のゲート絶縁膜
という）を介し、浮遊ゲート電極と制御ゲート電極との
間にＦＮトンネル電流を流すタイプ（３層ポリシリコン
型）とがある。(1) のタイプでは、浮遊ゲート電極から
キャリアを引き出す際にも、第１のゲート絶縁膜が損傷
を受ける。一方、(2) のタイプでは、浮遊ゲート電極か
らキャリアを引き出す際には、第１のゲート絶縁膜が損
傷を受けない反面、第２のゲート絶縁膜が損傷を受け
る。但し、第２のゲート絶縁膜の損傷によって生じる悪
影響は、第１のゲート絶縁膜のそれに比べれば軽い。
【０００９】ちなみに、ＥＥＰＲＯＭおよびＥＰＲＯＭ
のメモリセルの構造およびゲート絶縁膜の損傷について
は、「フラッシュメモリ技術ハンドブック」（サイエン
スフォーラム刊）に詳しい。
【００１０】図１６に、従来のフラッシュＥＥＰＲＯＭ
で多用されているスタックトゲート型メモリセルの断面
構造を示す。単結晶シリコン基板２０１上にソース領域
２０２ａおよびドレイン領域２０２ｂが形成されてい
る。各領域２０２ａ，２０２ｂの間に形成されたチャネ
ル領域２０３上に、ゲート絶縁膜２０４、浮遊ゲート電
極２０５、ゲート絶縁膜２０６、制御ゲート電極２０７
がこの順番で積層構造を成している。尚、各膜２０４〜
２０７は、その膜厚が異なるだけで、平面上においては
同一寸法形状になっている。つまり、浮遊ゲート電極２
０５と制御ゲート電極２０７とは相互にずれることなく
積み重ねられている。従って、ソース領域２０２ａとド
レイン領域２０２ｂとは、各ゲート電極２０５，２０７
およびチャネル領域２０３に対して対称構造をとる。
【００１１】ところで、本明細書において、メモリセル
におけるソース領域およびドレイン領域の呼称は、読み
出し動作を基本に決定し、読み出し動作において電位の
高い方をドレイン、電位の低い方をソースと呼ぶことに
する。そして、書き込み動作や消去動作においても、ソ
ース領域およびドレイン領域の呼称については読み出し
動作におけるそれと同じにする。
【００１２】次に、スタックトゲート型メモリセルの各
動作（書き込み動作、読み出し動作、消去動作）につい
て、図１７を参照して説明する。尚、いずれの動作にお
いても、基板２０１の電位はグランドレベル（＝０Ｖ）
に保持する。
【００１３】（ａ）書き込み動作 書き込み動作では、制御ゲート電極２０７の電位を１２
Ｖ、ドレイン領域２０２ｂの電位を０Ｖ、ソース領域２
０２ａの電位を５Ｖにする。
【００１４】すると、制御ゲート電極２０７からのカッ
プリングによって浮遊ゲート電極２０５の電位が持ち上
げられ、ソース領域２０２ａの近傍のチャネル領域２０
３で発生したチャネルホットエレクトロンが浮遊ゲート
電極２０５へ注入される。その結果、浮遊ゲート電極２
０５にエレクトロンが蓄積され、１ビットのデータが書
き込まれて記憶される。
【００１５】（ｂ）読み出し動作 読み出し動作では、制御ゲート電極２０７およびドレイ
ン領域２０２ｂの電位を両方共に５Ｖにし、ソース領域
２０２ａの電位を０Ｖにする。
【００１６】前記したように、書き込み状態にあるメモ
リセルの浮遊ゲート電極２０５にはホットエレクトロン
が注入されている。また、消去状態にあるメモリセルの
浮遊ゲート電極２０５にはホットエレクトロンが注入さ
れていない。従って、書き込み状態にあるメモリセルの
チャネル領域２０３はオフしており、消去状態にあるメ
モリセルのチャネル領域２０３はオンしている。そのた
め、制御ゲート電極２０７およびドレイン領域２０２ｂ
に５Ｖが印加されたときに、ドレイン領域２０２ｂから
ソース領域２０２ａへ向かって流れるセル電流は、書き
込み状態のメモリセルの方が消去状態のメモリセルより
も小さくなる。
【００１７】この各メモリセル間のセル電流の大小を判
別することにより、メモリセルに記憶されたデータの値
を読み出すことができる。例えば、書き込み状態のメモ
リセルのデータの値を「１」、消去状態のメモリセルの
データの値を「０」として読み出しを行う。
【００１８】（ｃ）消去動作 消去動作では、制御ゲート電極２０７の電位を０Ｖ、ド
レイン領域２０２ｂの電位を１２Ｖにし、ソース領域２
０２ａをオープン状態にする。
【００１９】その結果、ドレイン領域２０２ｂから浮遊
ゲート電極２０５へＦＮトンネル電流が流れ、書き込み
動作において浮遊ゲート電極２０５に蓄積されていたエ
レクトロンがドレイン領域２０２ｂ側へ引き抜かれて、
メモリセルに記憶されたデータの消去が行われる。
【００２０】ところで、近年、半導体メモリの集積度を
向上させるため、１つのメモリセルに消去状態と書き込
み状態の２値（＝１ビット）を記憶させるだけでなく、
３値以上を記憶させるようにした多値メモリが提案され
ている。
【００２１】図１８に、スタックトゲート型メモリセル
における浮遊ゲート電極２０５の電位Ｖｆｇとセル電流
値Ｉｄの特性例を示す。尚、浮遊ゲート電位Ｖｆｇはソ
ース領域２０２ａに対する浮遊ゲート電極２０５の電位
である。
【００２２】浮遊ゲート電位Ｖｆｇがメモリセルの閾値
電圧Ｖｔｈ（＝１Ｖ）未満の領域では、セル電流値Ｉｄ
は零となる。そして、浮遊ゲート電位Ｖｆｇが閾値電圧
Ｖｔｈを越えると、セル電流値Ｉｄは浮遊ゲート電位Ｖ
ｆｇに正比例する。
【００２３】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲート電極２０５に蓄積されたエ
レクトロンによって生じる電位Ｖｆｇｗと、ソース領域
２０２ａからのカップリングによって生じる電位Ｖｆｇ
ｃとの和である（Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み
出し動作において、電位Ｖｆｇｃは一定であるため、セ
ル電流値Ｉｄは電位Ｖｆｇｗによって一義的に決定され
る。また、書き込み動作において、浮遊ゲート電極２０
５の電荷量は、その動作時間を調整することによって制
御することができる。従って、書き込み動作において、
その動作時間を調整して浮遊ゲート電極２０５の電荷量
を制御することで電位Ｖｆｇｗを制御すれば、浮遊ゲー
ト電位Ｖｆｇを制御することができる。その結果、読み
出し動作におけるセル電流値Ｉｄを任意に設定すること
ができる。
【００２４】そこで、図１８に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「１０」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「０１」、１２
０μＡ以上１６０μＡ未満の領域をデータ値「００」
に、それぞれ対応づける。そして、書き込み動作におい
て、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖ
ｄ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０，
１６０μＡ）に対応した値になるように動作時間を調整
する。このようにすれば、１つのメモリセルに４値（＝
２ビット）のデータを記憶させることができる。
【００２５】ところが、スタックトゲート型メモリセル
では、消去動作において浮遊ゲート電極２０５からエレ
クトロンを引き抜く際、過剰に抜き過ぎると、メモリセ
ルをオフ状態にするための所定の電圧（＝０Ｖ）を制御
ゲート電極２０７に印加したときでも、チャネル領域２
０３がオンしてしまう。その結果、メモリセルが常にオ
ン状態になり、各動作を行わないスタンバイ状態でもセ
ル電流が流れるという問題、いわゆる過剰消去の問題が
起こる。従って、過剰消去の領域をデータの記憶に利用
するのは望ましくない。
【００２６】読み出し動作においても、書き込み動作と
同様に、浮遊ゲート電極２０５の電位を決定するのは、
制御ゲート電極２０７からのカップリングによって生じ
る電位Ｖｆｇｃと、浮遊ゲート電極２０５に蓄積された
エレクトロンによって生じる電位Ｖｆｇｗとの和である
（Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ）。すなわち、読み出し
動作において、制御ゲート電極２０７からのカップリン
グによって浮遊ゲート電極２０５の電位が５Ｖに持ち上
げられた状態（Ｖｆｇ＝５Ｖ）では、浮遊ゲート電位Ｖ
ｆｇから前記電位Ｖｆｇｃを差し引いた前記電位Ｖｆｇ
ｗが閾値電圧Ｖｔｈを越える領域（Ｖｆｇ−Ｖｆｇｃ＝
Ｖｆｇｗ＞Ｖｔｈ）が過剰消去となる。つまり、前記電
位Ｖｆｇｃが５Ｖの場合、浮遊ゲート電位Ｖｆｇが６Ｖ
以上の領域が過剰消去となる。
【００２７】また、セル電流値Ｉｄにデータの各値を対
応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル
電流値Ｉｄの変化が小さい領域については、セル電流値
Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定され
ず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇ
が１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変
化に対してセル電流値Ｉｄが変化しないため、セル電流
値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定さ
れず、セル電流値Ｉｄに複数のデータ値を対応させるこ
とができない。
【００２８】半導体メモリでは、多値化に際して、書き
込み動作時の誤書き込みや読み出し動作時の誤読み出し
を防止するために、多値の各データ値に対応する浮遊ゲ
ート電位Ｖｆｇの範囲およびセル電流値Ｉｄの範囲に十
分なマージンを設けるのが望ましい。
【００２９】しかし、スタックトゲート型メモリセルを
用いたフラッシュＥＥＰＲＯＭでは、多値化に際して、
浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの
変化が大きな領域で、且つ、過剰消去でない領域しか利
用することができない。そのため、多値の各データ値に
対応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄの
範囲に十分なマージンをとるのが難しい。各データ値に
対応する浮遊ゲート電位Ｖｆｇの範囲が狭いと、書き込
み動作において、浮遊ゲート電位Ｖｆｇを正確に設定す
るのに十分なマージンをとるのが難しくなる。また、各
データ値に対応するセル電流値Ｉｄの範囲が狭いと、読
み出し動作において、セル電流値Ｉｄを正確に読み出す
のに十分なマージンをとるのが難しくなる。
【００３０】この問題は多値化が進むにつれてより顕著
に表れ、８値や１６値では、４値の場合に比べて、多値
の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲お
よびセル電流値Ｉｄの範囲が狭くなる分だけ、マージン
の確保がさらに難しくなる。
【００３１】このように、多値化に際して、浮遊ゲート
電位Ｖｆｇおよびセル電流値Ｉｄを多値の各データ値に
対応させる方法をとると、メモリセルに正確なデータを
記憶させることが困難であった。
【００３２】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、以下の目的を有
するものである。
【００３３】１〕データの書き換え可能回数の多い不揮
発性半導体メモリを提供する。 ２〕メモリセルに多値のデータを正確に記憶させること
が可能な不揮発性半導体メモリを提供する。
【００３４】
【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート電極（５）を分割した各部分（５ａ，５
ｂ）にキャリアを蓄積させて多値のデータ値を記憶させ
ることをその要旨とする。
【００３５】請求項２に記載の発明は、半導体層（１）
に形成されたチャネル領域（３）上にゲート絶縁膜
（４）を介して浮遊ゲート電極（５）が形成され、その
ゲート絶縁膜を介すことなく、浮遊ゲート電極を分割し
た各部分（５ａ，５ｂ）へエネルギーを低く制御したホ
ットキャリアを注入し、その各部分毎に独立してキャリ
アを蓄積させることで、各部分毎に異なるデータを記憶
させることをその要旨とする。
【００３６】請求項３に記載の発明は、請求項２に記載
の不揮発性半導体メモリにおいて、空乏層（１２）の幅
を制御することで、浮遊ゲート電極の所定の部分だけに
ホットキャリアを注入することをその要旨とする。
【００３７】請求項４に記載の発明は、請求項２または
請求項３に記載の不揮発性半導体メモリにおいて、空乏
層（１２）の幅を制御し、制御ゲート電極（７，９）の
電位を制御することで、多値の各データ値に対応したセ
ル電流を得ることをその要旨とする。
【００３８】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の不揮発性半導体メモリにおいて、
半導体層に形成されたチャネル領域上に、第１のゲート
絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、第１の
制御ゲート電極、第３のゲート絶縁膜、第２の制御ゲー
ト電極がこの順番で積層され、第１および第２の制御ゲ
ート電極の電位を半導体層の電位に対して任意に設定す
ることで、第１の制御ゲート電極から第２のゲート絶縁
膜を介して浮遊ゲート電極へホットキャリアを注入する
ことをその要旨とする。
【００３９】請求項６に記載の発明は、請求項１〜４の
いずれか１項に記載の不揮発性半導体メモリにおいて、
半導体層に形成されたチャネル領域上に、第１のゲート
絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、半導体
ゲート電極、金属ゲート電極とがこの順番で積層され、
金属ゲート電極および半導体ゲート電極の電位を半導体
層の電位に対して任意に設定することで、半導体ゲート
電極から第２のゲート絶縁膜を介して浮遊ゲート電極へ
ホットキャリアを注入することをその要旨とする。
【００４０】請求項７に記載の発明は、請求項５または
請求項６に記載の不揮発性半導体メモリにおいて、浮遊
ゲート電極（５）は、第１のゲート絶縁膜（４）に対し
て垂直方向に延びた柱状の導電性微結晶から成り、その
各微結晶は隣の微結晶と電気的に絶縁されていることを
その要旨とする。
【００４１】請求項８に記載の発明は、請求項１〜７の
いずれか１項に記載の不揮発性半導体メモリにおいて、
一導電形のホットキャリアを浮遊ゲート電極（５）へ注
入することでデータの書き込みを行い、データの書き込
み時とは逆の導電形のホットキャリアを浮遊ゲート電極
へ注入することでデータの消去を行うことをその要旨と
する。
【００４２】請求項９に記載の発明は、請求項１〜７の
いずれか１項に記載の不揮発性半導体メモリにおいて、
半導体層上に形成されたピラー（２１）を備え、そのピ
ラーの両側に各ゲート電極（５，７，９）が形成された
ことをその要旨とする。
【００４３】
【発明の実施の形態】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。
【００４４】図１に、本実施形態のメモリセルの概略断
面図を示す。ｐ形単結晶シリコン基板１上にｎ形のソー
ス領域２ａおよびドレイン領域２ｂが形成されている。
ソース領域２ａとドレイン領域２ｂの間に形成されたチ
ャネル領域３上に、ゲート酸化膜４（膜厚；１０nm）、
浮遊ゲート電極５（膜厚；２００nm）、ゲート酸化膜６
（膜厚；１０nm）、第１の制御ゲート電極７（膜厚；２
０nm）、ゲート酸化膜８（膜厚；３nm）、第２の制御ゲ
ート電極９（膜厚；２００nm）、絶縁膜１０（膜厚；１
００nm）がこの順番で積層構造を成している。つまり、
本実施形態においては、各電極５，７，９からなる３層
構造のゲート電極と、チャネル領域３および各電極５，
７，９の間に設けられた各ゲート酸化膜４，６，８とを
備えている。尚、各膜４〜１０は、その膜厚が異なるだ
けで、平面上においては同一寸法形状になっている。従
って、ソース領域２ａとドレイン領域２ｂとは、各ゲー
ト電極５，７，９およびチャネル領域３に対して対称構
造をとる。また、各膜４〜１０の膜厚はそれぞれ均一に
なっている。そして、各膜６〜１０の側壁には絶縁性の
サイドウォールスペーサ１１が形成されている。
【００４５】浮遊ゲート電極５は、ゲート酸化膜４に対
して垂直方向に延びた柱状の導電性微結晶（以下、柱状
晶と略す）から成り、その各柱状晶は互いにわずかの隙
間を有し、その隙間に絶縁物が充填されて、隣の柱状晶
と電気的に絶縁されている。
【００４６】各制御ゲート電極７，９は図示しない配線
に接続されており、その配線を介して外部から所定の電
圧を印加することで、各制御ゲート電極７，９の電位を
外部から自由に設定することができる。
【００４７】次に、本実施形態の製造方法を図２〜図４
に従って順次説明する。 工程１（図２（ａ）参照）；ＬＯＣＯＳ（Local Oxidat
ion on Silicon）法を用い、ｐ形単結晶シリコン基板１
上にフィールド酸化膜１２を形成する。次に、熱酸化法
を用い、基板１上にゲート酸化膜４を形成する。
【００４８】工程２（図２（ｂ）参照）；ゲート酸化膜
４上に浮遊ゲート電極５となる膜を形成する。尚、図２
において、その膜の符号については浮遊ゲート電極５と
同一にしてある。前記したように、膜５は複数の柱状晶
から成り、その各柱状晶は互いにわずかの隙間を有し、
その隙間に絶縁物が充填されている。図３に、隙間に絶
縁物が充填されていない状態の柱状晶から成る膜５とゲ
ート酸化膜４とを示す。ここで、柱状晶の形成方法には
以下のものがある。
【００４９】〔１〕ＣＶＤ（Chemical Vapor Depositio
n ）法を用い、ゲート酸化膜４上にドープドポリシリコ
ン膜を形成する。このとき、形成温度を６２０℃程度に
設定すれば、柱状晶から成るドープドポリシリコン膜を
堆積することができる。
【００５０】次に、燐酸系溶液やＫＯＨなどの溶液を用
いたウェットエッチングを施し、各柱状晶間に隙間を形
成する。続いて、熱酸化法を用い、各柱状晶の表面にシ
リコン酸化膜を形成する。そして、ＣＶＤなど法を用
い、各柱状晶の隙間に絶縁物（酸化シリコン、窒化シリ
コン窒化膜など）を堆積させて隙間を充填する。
【００５１】または、熱酸化法を用いて各柱状晶の表面
にシリコン酸化膜を形成せずに、ＣＶＤ法などを用い、
各柱状晶間の隙間に絶縁物（酸化シリコン、窒化シリコ
ン窒化膜など）を堆積させて隙間を充填する。
【００５２】〔２〕スパッタ法を用い、ゲート酸化膜４
上にチタンの粒子を付着させる。このとき、チタン粒子
は均一な密度で、且つ、各粒子が互いに接触しないよう
に付着させる。次に、選択タングステンＣＶＤ法を用
い、ゲート酸化膜４上に付着させたチタン粒子を種とし
てタングステンを堆積させる。この堆積したタングステ
ンが柱状晶となる。このとき、ゲート酸化膜４上に付着
させるチタン粒子の密度を調整すれば、柱状晶の大きさ
（太さ）を調節することができる。
【００５３】続いて、ＫＯＨやＳＣｌなどの溶液を用い
たウェットエッチングを施し、各柱状晶を切り離してわ
ずかの隙間を形成する。そして、ＣＶＤ法を用い、各柱
状晶の隙間に絶縁物（酸化シリコン、窒化シリコン窒化
膜など）を堆積させて隙間を充填する。
【００５４】ところで、チタンはシリコン酸化膜との密
着性に優れるため、チタン粒子はゲート酸化膜４に対し
て確実に付着される。また、選択タングステンＣＶＤ法
においては、チタン粒子を種とした場合にタングステン
の堆積が最も促進される。
【００５５】但し、チタン粒子を、選択タングステンＣ
ＶＤ法においてタングステンの堆積の種（きっかけ）と
なり、ゲート酸化膜４との密着性に優れる他の材料（シ
リコンなど）の粒子に置き代えてもよい。
【００５６】尚、シリコン粒子をタングステンの堆積の
種とする場合には、ゲート酸化膜４上にシリコン粒子を
付着させる際に、スパッタ法ではなく、短時間のＣＶＤ
法を用いてもよい。
【００５７】〔３〕ＣＶＤ法を用い、ゲート酸化膜４上
にドープドポリシリコン膜を形成する。次に、反応性イ
オンエッチング（ＲＩＥ）装置を用い、ガス種およびガ
ス流量比；ＣＣｌ4 ／Ｏ2 ＝１００／２０、電力密度；
０．２４Ｗ／cm2 、圧力；１３Pa の条件により、ドー
プドポリシリコン膜を異方性エッチングする。
【００５８】この異方性エッチング時には、プラズマ中
に生成した二酸化シリコンの微粒子がドープドポリシリ
コン膜の表面に付着する。それと同時に、ドープドポリ
シリコン膜の表面が斑状に酸化される。その結果、ドー
プドポリシリコン膜の表面にはシリコン酸化膜が形成さ
れるが、そのシリコン酸化膜には多数の孔が形成されて
いる。そのシリコン酸化膜がエッチング用マスクとして
機能し、ドープドポリシリコン膜が異方性エッチングさ
れて柱状の残渣だけが残される。この柱状の残渣が柱状
晶となる。このとき、エッチング時間を調整すれば、柱
状晶の大きさ（太さ）を調節することができる。
【００５９】尚、この反応性イオンエッチング装置によ
ってドープドポリシリコン膜に柱状晶を形成する方法は
公知である（Kure 他 ;Process of 1st Dry Process S
ymposium ,P.31,1979 ）。
【００６０】次に、燐酸系溶液やＫＯＨなどの溶液を用
いたウェットエッチングを施し、各柱状晶を切り離して
わずかの隙間を形成する。続いて、熱酸化法を用い、各
柱状晶の表面にシリコン酸化膜を形成する。そして、Ｃ
ＶＤ法を用い、各柱状晶の隙間に絶縁物（酸化シリコ
ン、窒化シリコン窒化膜など）を堆積させて隙間を充填
する。
【００６１】〔４〕工程；ＣＶＤ法を用い、ゲート酸
化膜４上にドープドポリシリコン膜を形成する。次に、
熱酸化法を用い、ドープドポリシリコン膜上にシリコン
酸化膜を形成する。
【００６２】工程；ＬＰＣＶＤ（Low Pressure CVD）
法を用い、原料；ジシランガス、温度；５００°Ｃ、圧
力；０．２５Torr の条件により、ドープドポリシリコ
ン膜の表面にアモルファスシリコン膜を形成する。次
に、熱処理（６１０°Ｃ、１時間）を行い、アモルファ
スシリコン膜をＨＳＧ（Hemispherical Grain ）シリコ
ンにする。このとき、ＬＰＣＶＤ法の処理時間を調整す
れば、ドープドポリシリコン膜の表面積に対するＨＳＧ
シリコンの面積比を調節することができる。
【００６３】工程；反応性イオンエッチング装置を用
い、ガス種およびガス流量比；ＣＨＦ3 ／ＣＦ4 ／Ａｒ
＝２０／２０／４００、電力密度；１．７Ｗ／cm2 、圧
力；２５０mTorr の条件により、ＨＳＧシリコンをマス
クとして、ドープドポリシリコン膜上のシリコン酸化膜
を異方性エッチングする。
【００６４】工程；反応性イオンエッチング装置を用
い、ガス種およびガス流量比；ＨＢｒ／Ｃｌ2 ／Ｏ2 ＝
２５／３５／４、電力密度；１．４Ｗ／cm2 、圧力；１
００mTorr の条件により、工程でドープドポリシリコ
ン膜上に残ったシリコン酸化膜をマスクとして、ドープ
ドポリシリコン膜を異方性エッチングする。ここで、シ
リコン酸化膜には多数の孔が形成されている。そのシリ
コン酸化膜がマスクとして作用し、ドープドポリシリコ
ン膜が異方性エッチングされて柱状の残渣だけが残され
る。この柱状の残渣が柱状晶となる。
【００６５】尚、このＨＳＧシリコンを用いてドープド
ポリシリコン膜に柱状晶を形成する方法は公知である
（J.H.Ahn,Y.W.Park 他 ;1992 Symposium on VLSI Tec
hnology Digest of Technical Papers,P.12,1992）。
【００６６】また、上記工程を以下の工程に置き代え
てもよい。すなわち、ＬＰＣＶＤ法を用い、原料；ヘリ
ウム希釈２０％シランガス、温度；５５０°Ｃ、圧力；
１Torr の条件により、ドープドポリシリコン膜の表面
にＨＳＧシリコンを形成する。この方法では、ＨＳＧシ
リコンを直接形成することができるが、温度制御を正確
に行う必要がある。尚、この方法については、（株）プ
レスジャーナル発行「’９２最新半導体プロセス技術,
P.71,寺田，笠井 他；ＣＯＢ構造とＨＳＧシリコン蓄
積電極」に詳しい。
【００６７】次に、燐酸系溶液やＫＯＨなどの溶液を用
いたウェットエッチングを施し、各柱状晶を切り離して
わずかの隙間を形成する。続いて、熱酸化法を用い、各
柱状晶の表面にシリコン酸化膜を形成する。そして、Ｃ
ＶＤ法を用い、各柱状晶の隙間に絶縁物（酸化シリコ
ン、窒化シリコン窒化膜など）を堆積させて隙間を充填
する。
【００６８】工程３（図２（ｃ）参照）；ＣＶＤ法を用
い、膜５上にゲート酸化膜６、制御ゲート電極７となる
ドープドポリシリコン膜、ゲート酸化膜８、制御ゲート
電極９となるドープドポリシリコン膜、絶縁膜１０とな
るシリコン酸化膜を順次形成する。尚、図２において、
各ドープドポリシリコン膜の符号については各制御ゲー
ト電極７，９と同一にしてある。
【００６９】工程４（図４参照）；異方性エッチング法
を用い、各膜４〜１０を所望の形状にパターニングす
る。次に、イオン注入法を用い、基板１にｎ形不純物イ
オン（リン、ヒ素など）を注入してソース領域２ａおよ
びドレイン領域２ｂを形成する。ここで、各領域２ａ，
２ｂの不純物濃度は、十分な電界緩和が可能な値にする
必要がある。続いて、デバイスの全面に絶縁膜を形成
し、全面エッチバック法を用いてその絶縁膜をパターニ
ングすることで、サイドウォールスペーサ１１を形成す
る。
【００７０】その後、デバイスの全面に層間絶縁膜（図
示略）を形成し、その層間絶縁膜にソース領域２ａおよ
びドレイン領域２ｂとコンタクトするためのコンタクト
ホールを形成する。また、層間絶縁膜に各制御ゲート電
極７，９とコンタクトするためのコンタクトホールを形
成する。次に、それらのコンタクトホール内を含むデバ
イスの全面に導電材料膜を形成し、その導電材料膜をパ
ターニングすることで、ソース・ドレイン電極（図示
略）および各制御ゲート電極７，９と接続される配線
（図示略）を形成する。
【００７１】次に、本実施形態のメモリセルの各動作
（書き込み動作、読み出し動作、消去動作）について説
明する。尚、いずれの動作においても、基板１の電位は
グランドレベル（＝０Ｖ）に保持する。
【００７２】（ａ）書き込み動作 書き込み動作では、浮遊ゲート電極５へホットエレクト
ロンを注入する。それには、浮遊ゲート電極５から制御
ゲート電極７へＦＮトンネル電流を流せばよい。
【００７３】具体的には、図５に示すように、ドレイン
領域２ｂに所定のプラス電圧を印加してチャネル領域３
に空乏層１２を伸ばした上で、制御ゲート電極７の電位
を制御ゲート電極９の電位よりも３〜５Ｖ程度高くす
る。すると、浮遊ゲート電極５において、空乏層１２の
上部に位置する部分５ａ，５ｂにホットエレクトロン
（図示の矢印ｅ）が注入される。尚、浮遊ゲート電極５
における部分５ａ以外の部分５ｃまたは部分５ｂ以外の
部分５ｄにも、ホットエレクトロンは僅かながらに注入
される。しかし、その部分５ａ，５ｂ以外の部分５ｃ，
５ｄにおけるホットエレクトロンの注入量は、部分５
ａ，５ｂにおける注入量に比べればはるかに少なく、無
視してもよい程度である。
【００７４】このとき、浮遊ゲート電極５へ注入される
ホットエレクトロンの注入エネルギーは２〜３eVであ
る。このように、浮遊ゲート電極５へ注入するホットエ
レクトロンのエネルギーを小さく制御できるのは、ゲー
ト酸化膜８の膜厚が十分に薄いためである。そのため、
各制御ゲート電極７，９の電位差が３〜５Ｖ程度の小さ
な値でも、十分な量のホットエレクトロンを浮遊ゲート
電極５へ注入することができる。
【００７５】ところで、エネルギーが２〜３eVのホット
エレクトロンの平均自由行程は２０〜５０nmと比較的長
いため、物質（シリコンや酸化シリコン）との相互作用
によって損傷を与える確率が低い。そのため、浮遊ゲー
ト電極５へ注入されたホットエレクトロンによってゲー
ト酸化膜６が損傷を受けることはほとんどない。
【００７６】また、ホットエレクトロンの平均自由行程
（＝２０〜５０nm）に比べて、ゲート電極５の膜厚（＝
２００nm）は十分に厚い。そのため、浮遊ゲート電極５
へ注入されたホットエレクトロンは、浮遊ゲート電極５
の中でエネルギーを失い、ゲート酸化膜４に到達したと
しても損傷は与えない。従って、浮遊ゲート電極５へ注
入されるホットエレクトロンによってゲート酸化膜４が
損傷を受けることはほとんどない。
【００７７】尚、固体中におけるエレクトロンの平均自
由行程のエネルギー依存性については、「最新 固体表
面／微小領域の解析評価技術」ｐ．８２（リアライズ社
刊）に詳しい。
【００７８】ところで、ドレイン領域２ｂに印加する電
圧（以下、ドレイン電圧という）を高くするほど、ドレ
イン領域２ｂからソース領域２ａの方向へ空乏層１２を
伸ばすことができる。そして、ドレイン電圧を一定値以
上にすると、伸びた空乏層１２がソース領域２ａに達す
る。
【００７９】また、浮遊ゲート電極５は複数の柱状晶か
ら成り、各柱状晶は互いに電気的に絶縁されている。そ
のため、浮遊ゲート電極５へ注入されたエレクトロン
は、各柱状晶毎に独立して蓄積される。
【００８０】従って、前記したように浮遊ゲート電極５
の部分５ａ，５ｂにホットエレクトロンを注入した場
合、その注入したエレクトロンは、部分５ａ，５ｂだけ
に蓄積され、部分５ａ，５ｂ以外の部分５ｃ，５ｄに漏
洩することはない。
【００８１】次に、本実施形態のメモリセルに４値のデ
ータを記憶させる場合の書き込み動作について説明す
る。 (1) データ値「００」の書き込み動作 まず、図５（ａ）に示すように、ドレイン電圧を調整し
て、空乏層１２の幅を所定値（以下、Ｗ１とする）に調
節する。そして、制御ゲート電極７の電位を制御ゲート
電極９の電位よりも所定値（以下、Ｅ１とする）だけ高
くして、浮遊ゲート電極５の部分５ａにホットエレクト
ロンを注入する。その結果、浮遊ゲート電極５へのエレ
クトロンの注入量は、図６（ａ）に示すようになる。そ
して、浮遊ゲート電極５の部分５ａだけにエレクトロン
が蓄積され、部分５ｃには蓄積されない。
【００８２】ここで、図６（ａ）〜（ｄ）の各グラフの
Ｘ軸に示す、浮遊ゲート電極５におけるドレイン領域２
ｂからの距離は、ホットエレクトロンを注入した時点に
おける空乏層１２の幅に対応する。すなわち、空乏層１
２の幅が広くなるほど、浮遊ゲート電極５においてエレ
クトロンが注入される部分５ａ，５ｂの幅も広くなり、
その部分５ａ，５ｂのドレイン領域２ｂからの距離が長
くなる。
【００８３】また、図６（ａ）〜（ｄ）の各グラフのＹ
軸に示すエレクトロンの注入量は、各制御ゲート電極
７，９の電位差と、各制御ゲート電極７，９に電圧を印
加する時間とに対応する。すなわち、各制御ゲート電極
７，９の電位差が大きくなるほど、また、各制御ゲート
電極７，９に電圧を印加する時間が長くなるほど、浮遊
ゲート電極５へのエレクトロンの注入量は多くなる。
【００８４】(2) データ値「０１」の書き込み動作 まず、図５（ｂ）に示すように、ドレイン電圧を調整し
て、空乏層１２の幅を、図７（ａ）に示す所定値Ｗ１よ
りも広い所定値Ｗ２に調節する（Ｗ２＞Ｗ１）。尚、図
５（ｂ）においては、所定値Ｗ２を所定値Ｗ１の２倍に
設定した例を示す。そして、各制御ゲート電極７，９の
電位差を前記所定値Ｅ１に設定して、浮遊ゲート電極５
の部分５ｂにホットエレクトロンを注入する。その結
果、浮遊ゲート電極５へのホットエレクトロンの注入量
は、図６（ｂ）に示すようになる。そして、浮遊ゲート
電極５の部分５ｂだけにエレクトロンが蓄積され、部分
５ｄには蓄積されない。
【００８５】(3) データ値「１０」の書き込み動作 まず、図５（ａ）に示すように、空乏層１２の幅を所定
値Ｗ１に調節する。そして、各制御ゲート電極７，９の
電位差を前記所定値Ｅ１に設定して、浮遊ゲート電極５
の部分５ａにホットエレクトロンを注入する。次に、再
び、図５（ａ）に示すように、空乏層１２の幅を所定値
Ｗ１に調節する。そして、各制御ゲート電極７，９の電
位差を前記所定値Ｅ１に設定して、浮遊ゲート電極５の
部分５ａにホットエレクトロンを注入する。その結果、
浮遊ゲート電極５へのホットエレクトロンの注入量は、
図６（ｃ）に示すようになる。そして、浮遊ゲート電極
５の部分５ａだけにエレクトロンが蓄積され、部分５ｃ
には蓄積されない。但し、部分５ａにおけるエレクトロ
ンの蓄積量は、図６（ａ）に示すデータ値「００」の場
合の２倍になる。
【００８６】(4) データ値「１１」の書き込み動作 まず、図５（ａ）に示すように、空乏層１２の幅を所定
値Ｗ１に調節する。そして、各制御ゲート電極７，９の
電位差を前記所定値Ｅ１に設定して、浮遊ゲート電極５
の部分５ａにホットエレクトロンを注入する。次に、図
５（ｂ）に示すように、空乏層１２の幅を所定値Ｗ２に
調節する。そして、各制御ゲート電極７，９の電位差を
前記所定値Ｅ１に設定して、浮遊ゲート電極５の部分５
ｂにホットエレクトロンを注入する。その結果、浮遊ゲ
ート電極５へのホットエレクトロンの注入量は、図６
（ｄ）に示すようになる。そして、浮遊ゲート電極５の
部分５ｂだけにエレクトロンが蓄積され、部分５ｄには
蓄積されない。但し、部分５ｂにおけるエレクトロンの
蓄積量は、部分５ａにおいては図６（ａ）に示すデータ
値「００」の場合の２倍になり、部分５ａを除く部分に
おいては図６（ｂ）に示すデータ値「０１」の場合と同
じになる。
【００８７】（ｂ）読み出し動作 読み出し動作では、まず、図７（ａ）に示すように、ド
レイン電圧を調整して空乏層１２の幅を前記所定値Ｗ１
に調節する。そして、各制御ゲート電極７，９の電位を
両方共に後記する所定値（以下、Ｅ２とする）にする。
すると、データ値「００」「１０」を書き込んだ場合に
は、ドレイン領域２ｂからソース領域２ｃへセル電流が
流れる。また、データ値「０１」「１１」を書き込んだ
場合には、セル電流が流れない。従って、セル電流の有
無により、データ値「００」「１０」が書き込まれてい
るのか、または、データ値「０１」「１１」が書き込ま
れているのかを判別することができる。つまり、データ
値の下位１ビットを判定することができる。
【００８８】次に、図７（ｂ）に示すように、ドレイン
電圧を空乏層１２の幅が前記所定値Ｗ１までは伸びない
程度の電圧（すなわち、０Ｖよりも若干大きい電圧）に
保持する。そして、各制御ゲート電極７，９の電位を両
方共に後記する所定値（以下、Ｅ３とする）にする。す
ると、データ値「００」「０１」を書き込んだ場合には
セル電流が流れ、データ値「１０」「１１」を書き込ん
だ場合にはセル電流が流れない。従って、セル電流の有
無により、データ値「００」「０１」が書き込まれてい
るのか、または、データ値「１０」「１１」が書き込ま
れているのかを判別することができる。つまり、データ
値の上位１ビットを判定することができる。
【００８９】このように、まず、データ値の下位１ビッ
トを判定し、次に、上位１ビットを判定することによ
り、２ビットのデータ値を読み出すことができる。前記
したように、データ値「００」「１０」を書き込んだ場
合、浮遊ゲート電極５の部分５ａだけにエレクトロンが
蓄積され、部分ｃには蓄積されていない。従って、各制
御ゲート電極７，９の電位を両方共に所定値Ｅ２にする
と、部分５ａの下部に位置するチャネル領域３はオフ
し、部分５ｃの下部に位置するチャネル領域３はオンし
ている。このとき、空乏層１２の幅を所定値Ｗ１にする
と、部分５ａの下部に位置しているオフのチャネル領域
３が空乏層１２に含まれるため、ソース領域２ａとドレ
イン領域２ｂとの間はオンのチャネル領域３だけとな
る。従って、各制御ゲート電極７，９の電位を両方共に
所定値Ｅ２にすると、セル電流が流れる。
【００９０】一方、データ値「０１」「１１」を書き込
んだ場合、浮遊ゲート電極５の部分５ｂだけにエレクト
ロンが蓄積され、部分ｄには蓄積されていない。従っ
て、各制御ゲート電極７，９の電位を両方共に所定値Ｅ
２にすると、部分５ｂの下部に位置するチャネル領域３
はオフし、部分５ｄの下部に位置するチャネル領域３は
オンしている。このとき、空乏層１２の幅を所定値Ｗ１
にすると、部分５ｂにおいて、部分５ａの下部に位置し
ているオフのチャネル領域３は空乏層１２に含まれる
が、部分５ａを除く部分は空乏層１２に含まれないた
め、ソース領域２ａとドレイン領域２ｂとの間はオンと
オフのチャネル領域３が混在することになる。従って、
各制御ゲート電極７，９の電位を両方共に所定値Ｅ２に
すると、セル電流は流れない。
【００９１】逆にいえば、空乏層１２の幅を所定値Ｗ１
にした状態で、データ値「００」「１０」を書き込んだ
場合にはセル電流が流れ、データ値「０１」「１１」を
書き込んだ場合にはセル電流が流れないような各制御ゲ
ート電極７，９の電位を求め、それを前記所定値Ｅ２と
する。
【００９２】また、データ値「１０」「１１」を書き込
んだ場合の浮遊ゲート電極５の部分５ａにおけるエレク
トロンの蓄積量は、データ値「００」「０１」を書き込
んだ場合のそれの２倍になる。そのため、空乏層１２を
伸ばさない状態で、各制御ゲート電極７，９の電位を両
方共に所定値Ｅ３以上にすると、データ値「００」「０
１」を書き込んだ場合には、チャネル領域３が全てオン
してセル電流が流れるのに対し、データ値「１０」「１
１」を書き込んだ場合には、部分５ａの下部に位置して
いるチャネル領域３がオフのままであるためセル電流が
流れない。
【００９３】逆にいえば、空乏層１２を伸ばさない状態
で、データ値「００」「０１」を書き込んだ場合にはセ
ル電流が流れ、データ値「１０」「１１」を書き込んだ
場合にはセル電流が流れないような各制御ゲート電極
７，９の電位を求め、それを前記所定値Ｅ３とする。
【００９４】（ｃ）消去動作 消去動作では、浮遊ゲート電極５へホットホールを注入
する。これにより、書き込み動作において浮遊ゲート電
極５に注入されていたホットエレクトロンが、新たに注
入されたホットホールによって打ち消され、メモリセル
に記憶されていたデータの消去が行われる。
【００９５】浮遊ゲート電極５へホットホールを注入す
るには、制御ゲート電極７から浮遊ゲート電極５へＦＮ
トンネル電流を流せばよい。具体的には、ソース領域２
ａおよびドレイン領域２ｂの電位を両方共に０Ｖにし
て、制御ゲート電極７の電位を制御ゲート電極９の電位
よりも５Ｖ程度低くする。
【００９６】このとき、浮遊ゲート電極５へ注入される
ホットホールの注入エネルギーは２〜３eVである。この
ように、浮遊ゲート電極５へ注入するホットホールのエ
ネルギーを小さく制御できるのは、ゲート酸化膜８の膜
厚が十分に薄いためである。そのため、各制御ゲート電
極７，９の電位差が５Ｖ程度の小さな値でも、十分な量
のホットホールを浮遊ゲート電極５へ注入することがで
きる。
【００９７】ところで、エネルギーが２〜３eVのホット
ホールの平均自由行程は、ホットエレクトロンと同様に
比較的長い。そのため、浮遊ゲート電極５へ注入される
ホットホールによってゲート酸化膜６が損傷を受けるこ
とはほとんどない。また、ホットホールの平均自由行程
に比べて、浮遊ゲート電極５の膜厚は十分に厚い。その
ため、浮遊ゲート電極５へ注入されたホットホールは、
浮遊ゲート電極５の中でエネルギーを失い、ゲート酸化
膜４に到達したとしても損傷は与えない。従って、浮遊
ゲート電極５へ注入されるホットホールによってゲート
酸化膜４が損傷を受けることはほとんどない。
【００９８】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 （１）書き込み動作において、空乏層１２の幅を制御し
て浮遊ゲート電極５へホットエレクトロンを注入するこ
とで、多値の各データ値に対応して、浮遊ゲート電極５
の所定の部分（５ａ，５ｂ）に所定量のエレクトロンを
蓄積させる。そして、読み出し動作において、空乏層１
２の幅を制御し、且つ、各制御ゲート電極７，９の電位
を制御することで、多値の各データ値に対応したセル電
流を得ることができる。
【００９９】つまり、本実施形態では、図１８に示した
従来の形態とは全く異なる手法で多値メモリを実現して
いるため、従来の形態における問題点を全て回避するこ
とができる。従って、メモリセルに多値のデータを正確
に記憶させることができる。
【０１００】（２）書き込み動作においては浮遊ゲート
電極５へホットエレクトロンを注入し、消去動作におい
ては浮遊ゲート電極５へホットホールを注入する。ここ
で、浮遊ゲート電極５へ注入するホットキャリア（ホッ
トエレクトロンまたはホットホール）の注入エネルギー
が２〜３eVと小さいため、そのホットキャリアによって
各ゲート酸化膜４，６が損傷を受けることはほとんどな
い。逆にいうと、各ゲート酸化膜４，６が損傷を受ける
ことのないように、ゲート酸化膜８および浮遊ゲート電
極５の膜厚を設定し、且つ、浮遊ゲート電極５へ注入さ
れるホットキャリアの注入エネルギーを制御する。
【０１０１】従って、データの書き換え可能回数の多い
メモリセルを得ることができる。 （３）本実施形態のメモリセルは、一般的な半導体の製
造方法を用いて容易に製造することができる。
【０１０２】ところで各膜４〜９の膜厚は以下のように
設定すればよい。 〔１〕ゲート酸化膜４の膜厚は５〜１５nmが適当であ
り、望ましくは８〜１２nmである。この範囲より厚くな
ると、閾値電圧ＶTnomalが高くなり過ぎる上に、消費電
力も大きくなる傾向がある。また、この範囲より薄くな
ると、浮遊ゲート電極５に蓄積されたホットキャリアが
ゲート酸化膜４を介してリークし易くなり、メモリセル
に記憶されたデータ値の保持期間が短くなる傾向があ
る。
【０１０３】〔２〕浮遊ゲート電極５の膜厚は５０〜５
００nmが適当である。この範囲より厚くなると、メモリ
セルの上部構造を形成した際にデバイス表面の平坦化が
阻害される傾向がある。また、この範囲より薄くなる
と、浮遊ゲート電極５へ注入されたホットキャリアがゲ
ート酸化膜４に到達する恐れがあり、そのホットキャリ
アによってゲート酸化膜４が損傷を受ける可能性がでて
くる。
【０１０４】〔３〕ゲート酸化膜６の膜厚は５〜１５nm
が適当である。この範囲より厚くなると、浮遊ゲート電
極５へ注入するホットキャリアの注入エネルギーを大き
くしなければならない。その結果、ホットキャリアが透
過する際に生じるゲート酸化膜６の損傷が大きくなる。
また、浮遊ゲート電極５へ注入されたホットキャリアが
ゲート酸化膜４に到達する恐れがあり、そのホットキャ
リアによってゲート酸化膜４が損傷を受ける可能性もで
てくる。一方、この範囲より薄くなると、浮遊ゲート電
極５に蓄積されたホットキャリアがゲート酸化膜６を介
してリークし易くなるため、メモリセルに記憶されたデ
ータ値の保持期間が短くなる傾向がある。
【０１０５】〔４〕制御ゲート電極７の膜厚は１０〜１
００nmが適当であり、望ましくは１０〜３０である。こ
の範囲より厚くなると、浮遊ゲート電極５へ注入される
ホットキャリアの量が少なくなる傾向がある。また、こ
の範囲より薄くなると、制御ゲート電極７の電気抵抗が
大きくなり過ぎる傾向がある。
【０１０６】〔５〕ゲート酸化膜８の膜厚は１〜５nmが
適当であり、望ましくは２〜３nmである。この範囲より
厚くなると、浮遊ゲート電極５へ注入するホットキャリ
アの注入エネルギーを大きくしなければならず、ホット
キャリアが透過する際に生じるゲート酸化膜６，８の損
傷が大きくなり、ゲート酸化膜４が損傷を受ける可能性
もでてくる。また、この範囲より薄くなると、各制御ゲ
ート電極７，９が導通し易くなり、各制御ゲート電極
７，９間に所望の電位差をかけるのが難しくなる。
【０１０７】〔６〕制御ゲート電極９の膜厚は５０〜５
００nmが適当であり、望ましくは１００〜２００nmであ
る。この範囲より厚くなると、メモリセルの上部構造を
形成した際にデバイス表面の平坦化が阻害される傾向が
ある。また、この範囲より薄くなると、制御ゲート電極
９の電気抵抗が大きくなり過ぎる傾向がある。
【０１０８】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１０９】図８に、本実施形態のメモリセルの概略断
面図を示す。本実施形態のメモリセルの構造において、
第１実施形態と異なるのは、ゲート電極の構造だけであ
る。すなわち、本実施形態では、チャネル領域３上に、
ゲート酸化膜４（膜厚；１０nm）、浮遊ゲート電極５
（膜厚；２００nm）、ゲート酸化膜６（膜厚；１０n
m）、ポリシリコンから成る制御ゲート電極７（膜厚；
２０nm）、金属から成る制御ゲート電極１３（膜厚；２
００nm）、絶縁膜１０（膜厚；１００nm）がこの順番で
積層構造を成している。尚、各膜４〜７，１３，１０
は、その膜厚が異なるだけで、平面上においては同一寸
法形状になっている。従って、ソース領域２ａとドレイ
ン領域２ｂとは、各ゲート電極５，７，１３およびチャ
ネル領域３に対して対称構造をとる。また、各膜４〜１
０，１３の膜厚はそれぞれ均一になっている。
【０１１０】ここで、制御ゲート電極１３は金属から成
り、制御ゲート電極７はポリシリコンから成るため、各
制御ゲート電極７，１３はショットキー接合を構成して
いる。また、各制御ゲート電極７，１３は図示しない配
線に接続されており、その配線を介して外部から所定の
電圧を印加することで、各制御ゲート電極７，１３の電
位を外部から自由に設定することができる。
【０１１１】次に、本実施形態の製造方法を図９および
図１０に従って順次説明する。 工程１（図９（ａ）参照）；第１実施形態の工程１（図
２（ａ）参照）と同じである。
【０１１２】工程２（図９（ｂ）参照）；第１実施形態
の工程２（図２（ｂ）参照）と同じである。 工程３（図９（ｃ）参照）；ＣＶＤ法を用い、膜５上に
ゲート酸化膜６、制御ゲート電極７となるドープドポリ
シリコン膜を順次形成する。次に、ＰＶＤ（Phisical V
apor Deposition ）法を用い、制御ゲート電極７上に制
御ゲート電極１３となる金属膜（アルミ、タングステ
ン、チタン、窒化チタンなど）を形成する。続いて、Ｃ
ＶＤ法を用い、絶縁膜１０となるシリコン酸化膜を順次
形成する。尚、図９において、ドープドポリシリコン膜
および金属膜の符号については各制御ゲート電極７，１
３と同一にしてある。
【０１１３】工程４（図１０参照）；異方性エッチング
法を用い、各膜４〜６，７，１３，１０を所望の形状に
パターニングする。この後の製造工程については、第１
実施形態と同じである。
【０１１４】本実施形態では、第１実施形態の制御ゲー
ト電極９が、金属から成る制御ゲート電極１３に置き代
えられている。そして、各制御ゲート電極７，１３はシ
ョットキー接合を構成している。従って、本実施形態の
メモリセルの各動作（書き込み動作、読み出し動作、消
去動作）において、第１実施形態のメモリセルの各動作
と異なるのは以下の点だけである。
【０１１５】（２）書き込み動作では、ドレイン領域２
ｂに所定の電圧を印加してチャネル領域３に空乏層１２
を伸ばした上で、制御ゲート電極７の電位を制御ゲート
電極１３の電位よりも３〜５Ｖ程度高くする。
【０１１６】このとき、浮遊ゲート電極５へ注入される
ホットエレクトロンの注入エネルギーは、第１実施形態
と同様に、２〜３eVである。このように、浮遊ゲート電
極５へ注入するホットエレクトロンのエネルギーを小さ
く制御できるのは、各制御ゲート電極７，１３がショッ
トキー接合を構成しており、各制御ゲート電極７，１３
の電位を所定値に設定することによってホットエレクト
ロンのエネルギーを制御しているためである。
【０１１７】従って、本実施形態においても、第１実施
形態と同様に、浮遊ゲート電極５へ注入されるホットエ
レクトロンによって各ゲート酸化膜４，６が損傷を受け
ることはほとんどない。
【０１１８】（３）読み出し動作では、制御ゲート電極
９が制御ゲート電極１３に置き代わるだけで、その他の
点については第１実施形態と同じである。 （４）消去動作では、ソース領域２ａおよびドレイン領
域２ｂの電位を両方共に０Ｖにして、制御ゲート電極７
の電位を制御ゲート電極１３の電位よりも５Ｖ程度低く
する。
【０１１９】このとき、浮遊ゲート電極５へ注入される
ホットホールの注入エネルギーは２〜３eVである。この
ように、浮遊ゲート電極５へ注入するホットホールのエ
ネルギーを小さく制御できるのは、各制御ゲート電極
７，１３がショットキー接合を構成しており、各制御ゲ
ート電極７，１３の電位を所定値に設定することによっ
てホットホールのエネルギーを制御しているためであ
る。
【０１２０】従って、本実施形態においても、第１実施
形態と同様に、浮遊ゲート電極５へ注入されるホットホ
ールによって各ゲート酸化膜４，６が損傷を受けること
はほとんどない。
【０１２１】このように、本実施形態によれば、第１実
施形態と同様の作用および効果を得ることができる。ま
た、本実施形態においては、各ゲート酸化膜４，６が損
傷を受けることのないように、浮遊ゲート電極５の膜厚
を設定し、且つ、浮遊ゲート電極５へ注入されるホット
キャリアの注入エネルギーを制御する。
【０１２２】ところで、本実施形態において、各膜４〜
６の膜厚を変化させた場合には第１実施形態と同様の作
用および効果が得られる。また、制御ゲート電極１３の
膜厚は１００〜５００nmが適当である。
【０１２３】（第３実施形態）以下、本発明を具体化し
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１２４】図１１に、本実施形態のメモリセルの斜視
図を示す。本実施形態のメモリセルの構造において、第
１実施形態と異なるのは以下の点だけである。
【０１２５】（１）ｐ形単結晶シリコン基板１上に、基
板１と結晶構造が一体化されたピラー（幅；約０．２μ
m ）２１が形成されている。ピラー２１の形成に際して
は、基板１を異方性エッチングしてもよいし、基板１上
に単結晶シリコンを成長させてもよい。
【０１２６】（２）ピラー２１の頂部にｎ形のドレイン
領域２ｂが形成されている。また、基板１上におけるピ
ラー２１の底部の左右にｎ形のソース領域２ａが形成さ
れている。そのため、ソース領域２ａとドレイン領域２
ｂとの中間部分にあるピラー２１中に、チャネル領域３
が形成されている。
【０１２７】（３）ピラー２１の表面を含むｐ形単結晶
シリコン基板１上にゲート酸化膜４（膜厚；１０nm）が
形成されている。ピラー２１の両側壁部に、浮遊ゲート
電極５（膜厚；２００nm）、ゲート酸化膜６（膜厚；１
０nm）、第１の制御ゲート電極７（膜厚；２０nm）、ゲ
ート酸化膜８（膜厚；３nm）、第２の制御ゲート電極９
（膜厚；２００nm）、絶縁膜１０（膜厚；１００nm）が
この順番で積層構造を成して形成されている。
【０１２８】（４）浮遊ゲート電極５は、ピラー２１お
よびゲート酸化膜４に対して垂直方向（すなわち、基板
１に対して水平方向）に延びた柱状の導電性微結晶（柱
状晶）から成り、その各柱状晶は互いにわずかの隙間を
有し、その隙間に絶縁物が充填されて、隣の柱状晶と電
気的に絶縁されている。
【０１２９】（５）各電極５，７，９の形成に際して
は、通常のサイドウォールスペーサの形成方法を利用す
ればよい。尚、浮遊ゲート電極５における柱状晶の形成
方法は、第１実施形態と同じである。
【０１３０】以上のように構成された本実施形態のメモ
リセルの各動作（書き込み動作、読み出し動作、消去動
作）は、第１実施形態のメモリセルと同じである。この
ように、本実施形態によれば、第１実施形態と同様の作
用および効果に加えて、以下の作用および効果を得るこ
とができる。
【０１３１】（１）空乏層１２が幅の狭いピラー２１中
に形成されるため、ドレイン電圧に対して空乏層１２の
幅がリニアになる。そのため、空乏層１２の幅および浮
遊ゲート電極５におけるエレクトロンが注入される部分
の幅を、第１実施形態よりもさらに正確に制御すること
ができる。
【０１３２】（２）チャネル領域３がピラー２１中に形
成されるため、ジャンクション容量を含む寄生容量を低
減することができる。そのため、高速動作が可能にな
る。 （３）チャネル領域３がピラー２１中に形成されるた
め、各メモリセル間の素子分離が容易になる。また、ピ
ラー２１は基板１と一体化されているため、ＳＯＩ構造
で問題となる基板浮遊効果が生じる恐れはない。
【０１３３】（４）ピラー２１の両側にそれぞれ独立し
た動作が可能な各ゲート電極５，７，９を形成すること
ができる。そのため、メモリセルの集積効率を高めるこ
とができる。
【０１３４】（第４実施形態）以下、本発明を具体化し
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第３実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。
【０１３５】図１２に、本実施形態のメモリセルの斜視
図を示す。図１３に、図１２のＡ−Ａ線断面図を示す。
本実施形態のメモリセルの構造において、第３実施形態
と異なるのは以下の点だけである。
【０１３６】（１）ピラー２１中に形成されたチャネル
領域３の両端部に接するように各電極２２ａ，２２ｂが
形成されている。 （２）基板１およびピラー２１の導電形はｎ- 形であ
る。
【０１３７】（３）各電極２２ａ，２２ｂをシリコンに
よって形成した場合には、ｐ形不純物をドープすること
により、周囲のｎ形半導体中でｐｎ接合を形成する。本
実施形態のメモリセルにおいては、各電極２２ａ，２２
ｂに所定の電圧（マイナス電圧）を印加することで、チ
ャネル領域３中の任意の部分３ａを選択し、その部分３
ａを使用して書き込み動作および読み出し動作を行うこ
とができる。
【０１３８】つまり、チャネル領域３の部分３ａを使用
し、その部分３ａに対応する浮遊ゲート電極５の部分
に、エレクトロンを蓄積することで、２値のデータを記
憶させることができる。そして、チャネル領域３を複数
の部分３ａ〜３ｃに分け、各部分に対応する浮遊ゲート
電極５の各部分にそれぞれ、エレクトロンを蓄積するこ
とで、２値のデータを記憶させることができる。例え
ば、チャネル領域３を３つの部分３ａ〜３ｃに分割して
使用した場合には、各部分３ａ〜３ｃにそれぞれ２値、
合計８（＝２3 ）値のデータを記憶させることができ
る。
【０１３９】尚、浮遊ゲート電極５へのホットキャリア
（ホットエレクトロンまたはホットホール）の注入方法
は、第１実施形態と同じである。このように、本実施形
態によれば、第３実施形態と同様の作用および効果に加
えて、チャネル領域３を分割して使用し、その分割した
各部分に対して２値のデータを記憶させることで、多値
メモリを実現することができる。
【０１４０】（第５実施形態）以下、本発明を具体化し
た第５実施形態を図面に従って説明する。尚、本実施形
態において、第１，第４実施形態と同じ構成部材につい
ては符号を等しくしてその詳細な説明を省略する。
【０１４１】図１４に、本実施形態のメモリセルの斜視
図を示す。図１５に、図１４のＡ−Ａ線断面図を示す。
本実施形態のメモリセルは、第１実施形態と第４実施形
態とを併用したものである。つまり、第１実施形態のメ
モリセルにおいて、ｎ- 形基板１中に形成されたチャネ
ル領域３の両端部に接するように、ｐ形の各電極２２
ａ，２２ｂが形成されている。従って、第４実施形態と
同様の作用および効果を得ることができる。
【０１４２】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第２実施形態において、制御ゲート電極７をポリ
シリコンではなく他の導電材料（例えば、炭化シリコン
など）を用いて形成する。この場合、使用する導電材料
により、ポリシリコンから成る制御ゲート電極７と金属
から成る制御ゲート電極１３におけるショットキー障壁
とは異なるショットキー障壁を利用することができる。
【０１４３】（２）第１〜第５実施形態において、各ゲ
ート酸化膜４，６，８の少なくともいずれかをシリコン
酸化膜以外の適宜な絶縁膜（例えば、シリコン窒化膜、
シリケートガラスなど）によって形成する。また、各ゲ
ート酸化膜４，６，８を複数の材質の絶縁膜による積層
構造とする。
【０１４４】（３）第２実施形態において、金属から成
る制御ゲート電極１３の形成にＣＶＤ法を用いる。例え
ば、制御ゲート電極１３の材質にタングステンを用いる
場合には、タングステンＣＶＤ法を用いればよい。この
場合、各膜４〜１０を同一のＣＶＤ装置で連続して形成
することができるため、製造が容易になる。
【０１４５】（４）第１，第３〜第５実施形態におい
て、各ゲート電極５，７，９の少なくともいずれかをド
ープドポリシリコン以外の適宜な導電材料（例えば、金
属など）を用いて形成する。
【０１４６】（５）第２実施形態において、浮遊ゲート
電極５をドープドポリシリコン以外の適宜な導電材料
（例えば、金属など）を用いて形成する。 （６）第１〜第５実施形態において、絶縁膜１０をシリ
コン酸化膜以外の適宜な絶縁膜（例えば、シリコン窒化
膜、シリケートガラスなど）によって形成する。
【０１４７】（７）第１，第２実施形態における製造方
法の工程４において、サイドウォールスペーサ１１の形
成後に、ヒ素イオンを注入エネルギー；５０keV ，ドー
ズ量；５×１０-15cm -2で注入する。このようにすれ
ば、ＬＤＤ（Lightly Doped Drain ）構造のメモリセル
を形成することができ、加えて、ソース・ドレイン電極
とソース領域２ａおよびドレイン領域２ｂとのコンタク
ト抵抗を小さくすることもできる。
【０１４８】（８）第１〜第５実施形態において、単結
晶シリコン基板１を、絶縁基板上に形成された半導体膜
（ポリシリコン膜、アモリファスシリコン膜、単結晶シ
リコン膜など）や、ウェルに置き代える。
【０１４９】（９）第１〜第５実施形態において、浮遊
ゲート電極５に注入するホットキャリアの導電形を逆に
する。すなわち、書き込み動作においては浮遊ゲート電
極５にホットホールを注入し、消去動作においては浮遊
ゲート電極５にホットエレクトロンを注入する。この場
合には、メモリセルの導電形を逆にする（すなわち、ソ
ース領域２ａおよびドレイン領域２ｂの導電形をｎ形か
らＰ形に、単結晶シリコン基板１の導電形をｎ形からｐ
形にそれぞれ変更する）。このようにすれば、浮遊ゲー
ト電極５へホットホールが注入されやすくなり、書き込
み動作を容易に行うことができる。このとき、空乏層１
２を伸ばすには、ドレイン領域２ｂに所定のマイナス電
圧を印加する。
【０１５０】（１０）第１〜第５実施形態の消去動作に
おいて、ソース領域２ａおよびドレイン領域２ｂの電位
を両方共にオープン状態にして、第１実施形態では各制
御ゲート電極７，９、第２実施形態では各制御ゲート電
極７，１３の電位を両方共に１５Ｖにする。すると、各
制御ゲート電極７，９（７，１３）から浮遊ゲート電極
５へ向かってＦＮトンネル電流が流れる。その結果、書
き込み動作において浮遊ゲート電極５に注入されていた
ホットエレクトロンがゲート酸化膜６を通って各制御ゲ
ート電極７，９（７，１３）側へ引き抜かれ、メモリセ
ルに記憶されていたデータの消去が行われる。このと
き、ゲート絶縁膜６は損傷を受けるが、それによって生
じる悪影響は、ゲート絶縁膜４のそれに比べれば軽く、
特に問題とはならない。
【０１５１】（１１）第１，第２実施形態において、１
個のメモリセルに５値以上のデータを記憶させる。この
ようにすれば、本発明の効果がさらに如実にあらわれる
ことになる。
【０１５２】（１２）第３，第４実施形態と第２実施形
態とを併用する。 （１３）第１〜第５実施形態において、浮遊ゲート電極
５を柱状晶で形成するのではなく、空乏層１２の幅（Ｗ
１，Ｗ２）に対応した部分５ａ，５ｂに分割され、各部
分が電気的に絶縁された状態にする。
【０１５３】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項５または請求項６に記載の半導体装置にお
いて、半導体層におけるチャネル領域の両側にソースま
たはドレイン領域を備えた半導体装置。
【０１５４】このようにすれば、ソースまたはドレイン
領域と各ゲート電極とチャネル領域とを備えたメモリセ
ルを具体化することができる。 （ロ）請求項５または請求項６に記載の半導体装置にお
いて、浮遊ゲート電極を除く各ゲート電極からそれぞれ
配線を引き出し、その各配線を介して各ゲート電極にそ
れぞれ電圧を印加する半導体装置。
【０１５５】このようにすれば、各ゲート電極の電位を
自由に設定することができる。ところで、本明細書にお
いて、発明の構成に係る部材は以下のように定義される
ものとする。
【０１５６】（ａ）半導体層とは、単結晶シリコン基板
だけでなく、ウエル、単結晶シリコン膜、ポリシリコン
膜、アモルファスシリコン膜をも含むものとする。 （ｂ）ゲート絶縁膜とは、シリコン酸化膜だけでなく、
シリコン窒化膜、シリケートガラスなどのあらゆる絶縁
膜、および、それら絶縁膜の積層構造からなる膜をも含
むものとする。
【０１５７】
【発明の効果】請求項１〜９のいずれか１項に記載の発
明によれば、データの書き換え可能回数の多い不揮発性
半導体メモリを提供することができる。
【０１５８】請求項１〜９のいずれか１項に記載の発明
によれば、メモリセルに多値のデータを正確に記憶させ
ることが可能な不揮発性半導体メモリを提供することが
できる。
【図面の簡単な説明】
【図１】第１実施形態の概略断面図。
【図２】第１実施形態の製造方法を説明するための概略
断面図。
【図３】第１実施形態の製造方法を説明するための斜視
図。
【図４】第１実施形態の製造方法を説明するための概略
断面図。
【図５】第１実施形態の動作を説明するための説明図。
【図６】第１実施形態の動作を説明するための説明図。
【図７】第１実施形態の動作を説明するための説明図。
【図８】第２実施形態の概略断面図。
【図９】第２実施形態の製造方法を説明するための概略
断面図。
【図１０】第２実施形態の製造方法を説明するための概
略断面図。
【図１１】第３実施形態の概略斜視図。
【図１２】第４実施形態の概略斜視図。
【図１３】第４実施形態の断面図。
【図１４】第５実施形態の概略斜視図。
【図１５】第５実施形態の断面図。
【図１６】従来の形態の概略断面図。
【図１７】従来の形態の動作を説明するための説明図。
【図１８】従来の形態の特性図。
【符号の説明】
１…半導体層としての単結晶シリコン基板 ３…チャネル領域 ４…第１のゲート絶縁膜としてのゲート酸化膜 ５…浮遊ゲート電極 ６…第２のゲート絶縁膜としてのゲート酸化膜 ７…第１の制御ゲート電極または半導体ゲート電極 ８…第３のゲート絶縁膜としてのゲート酸化膜 ９…第２の制御ゲート電極 １３…金属ゲート電極としての制御ゲート電極

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 浮遊ゲート電極（５）を分割した各部分
    （５ａ，５ｂ）にキャリアを蓄積させて多値のデータ値
    を記憶させる不揮発性半導体メモリ。
  2. 【請求項２】 半導体層（１）に形成されたチャネル領
    域（３）上にゲート絶縁膜（４）を介して浮遊ゲート電
    極（５）が形成され、そのゲート絶縁膜を介すことな
    く、浮遊ゲート電極を分割した各部分（５ａ，５ｂ）へ
    エネルギーを低く制御したホットキャリアを注入し、そ
    の各部分毎に独立してキャリアを蓄積させることで、各
    部分毎に異なるデータを記憶させる不揮発性半導体メモ
    リ。
  3. 【請求項３】 請求項２に記載の不揮発性半導体メモリ
    において、空乏層（１２）の幅を制御することで、浮遊
    ゲート電極の所定の部分だけにホットキャリアを注入す
    る不揮発性半導体メモリ。
  4. 【請求項４】 請求項２または請求項３に記載の不揮発
    性半導体メモリにおいて、空乏層（１２）の幅を制御
    し、制御ゲート電極（７，９）の電位を制御すること
    で、多値の各データ値に対応したセル電流を得る不揮発
    性半導体メモリ。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の不
    揮発性半導体メモリにおいて、 半導体層（１）に形成されたチャネル領域（３）上に、
    第１のゲート絶縁膜（４）、浮遊ゲート電極（５）、第
    ２のゲート絶縁膜（６）、第１の制御ゲート電極
    （７）、第３のゲート絶縁膜（８）、第２の制御ゲート
    電極（９）がこの順番で積層され、第１および第２の制
    御ゲート電極の電位を半導体層の電位に対して任意に設
    定することで、第１の制御ゲート電極から第２のゲート
    絶縁膜を介して浮遊ゲート電極へホットキャリアを注入
    する不揮発性半導体メモリ。
  6. 【請求項６】 請求項１〜４のいずれか１項に記載の不
    揮発性半導体メモリにおいて、 半導体層（１）に形成されたチャネル領域（３）上に、
    第１のゲート絶縁膜（４）、浮遊ゲート電極（５）、第
    ２のゲート絶縁膜（６）、半導体ゲート電極（７）、金
    属ゲート電極（１３）とがこの順番で積層され、金属ゲ
    ート電極および半導体ゲート電極の電位を半導体層の電
    位に対して任意に設定することで、半導体ゲート電極か
    ら第２のゲート絶縁膜を介して浮遊ゲート電極へホット
    キャリアを注入する不揮発性半導体メモリ。
  7. 【請求項７】 請求項５または請求項６に記載の不揮発
    性半導体メモリにおいて、浮遊ゲート電極（５）は、第
    １のゲート絶縁膜（４）に対して垂直方向に延びた柱状
    の導電性微結晶から成り、その各微結晶は隣の微結晶と
    電気的に絶縁されている不揮発性半導体メモリ。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の不
    揮発性半導体メモリにおいて、一導電形のホットキャリ
    アを浮遊ゲート電極（５）へ注入することでデータの書
    き込みを行い、データの書き込み時とは逆の導電形のホ
    ットキャリアを浮遊ゲート電極へ注入することでデータ
    の消去を行う不揮発性半導体メモリ。
  9. 【請求項９】 請求項１〜７のいずれか１項に記載の不
    揮発性半導体メモリにおいて、半導体層上に形成された
    ピラー（２１）を備え、そのピラーの両側に各ゲート電
    極（５，７，９）が形成された不揮発性半導体メモリ。
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