KR970052851A - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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Abstract

본 발명은 DRAM 제조 공정에 있어서 비트 라인용 폴리실리콘막을 콘택하는 단계; 상기 폴리실리콘막상에 소자에 사용될 두께보다 두껍게 실리사이드막을 형성하는 단계; 주변 회로부를 마스킹하여 선택적으로 셀부만 상기 실리사이드막을 부분식각하는 단계를 포함하여 후속공정에서 전하저장전극이 셀부에 디파인(Define)될 시 셀부 및 주변 회로부의 단차를 완화시키는 것을 특징으로 하는 반도체 소자의 평탄화 방법으로 중간 정도 있는 전도층(본 발명에 있어서는 비트 라인)을 두껍게 도포하고 셀부는 종래 방법에 따라 형성되어지는 두께만큼만 남기고 부분식각 함으로써, 이 후 공정에 있어서 셀부에만 캐패시터가 형성되어 결국은 셀부와 주변 회로부 사이의 단차가 없어져 후속 금속 배선 공정을 용이하게 수행할 수 있는 효과가 있다.

Description

반도체 소자의 평탄화 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1f도는 본 발명의 일실시예에 따른 반도체 소자의 평탄화 과정을 나타낸 공정 단면도.

Claims (3)

  1. DRAM 제조 공정에 있어서; 비트 라인용 폴리실리콘막을 콘택하는 단계; 상기 폴리실리콘막 상에 소자에 사용될 두께보다 두껍게 실리사이드막을 형성하는 단계; 주변 회로부를 마스킹하여 선택적으로 셀부만 상기 실리사이드막을 부분식각하는 단계를 포함하여 후속공정에서 전하저장전극이 셀부에 디파인(Define)될 시 셀부 및 주변 회로부의 단차를 완화시키는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 제1항에 있어서; 상기 실리사이드막의 식각시 경사식각을 실시하여 셀부 및 주변 회로부의 경계지역이 일정한 경사를 가지도록 하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  3. 제1항에 있어서; 상기 실리사이드막의 부분 식각후, 부분 식각에 의해 경사진 부위에 스페이서 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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