JPH11340328A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路パターンの重ね合わせ位置精度や加工精
度を向上させることなく、電極パターンに近接してコン
タクトパターンを形成した場合に電極パターンと配線パ
ターンとの間における電気的ショートの発生を防止す
る。 【解決手段】 半導体基板１０上に形成されたトランジ
スタの電極となる導電膜１４の周面を包囲する、高さが
該導電膜の膜厚の寸法より大きい寸法の包囲膜としての
デポジション膜１８を前記導電膜の側壁に形成し、かつ
デポジション膜１８を被覆するようにサイドウォール２
０’を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩ等の半導体装
置及びその製造方法に関するものである。

【０００２】

【従来の技術】従来ＬＳＩ等の半導体装置には高速化、
低消費電力化、多機能化、高集積化といった数多くの技
術的な要求事項があり、現状の半導体装置と同等もしく
はそれ以上の機能や電気的特性を有しながら、より専有
面積の小さい回路パターンを形成していくことが必須の
技術となっている。

【０００３】またＬＳＩ等の半導体装置の製造工程に関
しては、半導体シリコンウエハ（以下ウエハと称する）
表面に微細な回路パターンを形成するためにホトリソグ
ラフィ工程が複数回、行われる。

【０００４】このホトリソグラフィ工程で形成される回
路パターンに対応するホトレジストパターンをマスキン
グ材料として、その下に形成されている薄膜材料のエッ
チング処理や不純物イオンの注入処理を行い、何回かそ
の様な処理を繰り返し行うことにより所望の回路パター
ンを形成する。

【０００５】

【発明が解決しようとする課題】以上に述べた従来の半
導体装置の製造方法では回路パターンに対する微細化の
要求が進むにつれてホトリソグラフィ工程で、その解像
能力や、そのホトリソグラフィ工程以前に形成されてい
る下地の回路パターンとの重ね合わせ位置精度は限界に
到達しつつある。その結果、ホトレジストパターンは半
導体装置の回路パターンとして必要とされている加工精
度を充分に満足できなくなってしまうという問題が有っ
た。

【０００６】具体的な問題例を図８を参照して説明す
る。図８（Ａ−１）〜図８（Ｄ−１）は半導体装置の各
製造工程の断面図を、図８（Ａ−２）〜図８（Ｄ−２）
は図８（Ａ−１）〜図８（Ｄ−１）にそれぞれ対応する
半導体装置の製造工程の平面図を示している。図８（Ａ
−１），図８（Ａ−２）はホトレジストパターン５８を
マスキング材料として、ゲート電極５４を形成すべきエ
ッチング処理が施された状態を示している。

【０００７】図８（Ａ−１），図８（Ａ−２）に示すよ
うに半導体基板５０にはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって３
０００〜８０００Å程度の膜厚を有するフィールド酸化
膜５２が形成されている。半導体基板５０は具体的には
例えば、シリコン基板である。図示してないがフィール
ド酸化膜５２の下の半導体基板５０内にチャンネルスト
ッパが形成されており、半導体基板５０内の電気的な分
離領域となっている。５４は例えば、１５００〜４００
０Å程度の膜厚を有する多結晶シリコン（以下、ポリシ
リコンと記す。）やタングステン、モリブデン、チタン
等の高融点金属を主成分とする膜やそれらの高融点金属
とシリコンとの共晶膜によって形成された導電膜であ
る、電界効果トランジスタを構成するゲート電極であ
る。図示していないが例えば膜厚が５０〜３００Å程度
の薄いＳｉＯ₂ 膜が、ゲート絶縁膜として半導体基板５
０とゲート電極５４との間に形成されている。５８はゲ
ート電極５４を形成すべきホトレジストパターンであ
り、例えば５０００〜２００００Å程度の膜厚を有して
いる。

【０００８】次に図８（Ｂ−１），図８（Ｂ−２）に示
す工程では、ホトレジストパターン５８を除去し、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
トランジスタが形成され、更に１０００〜８０００Å程
度の膜厚の層間絶縁膜（ＳｉＯ₂ 膜）６４が形成されて
いる。６２はゲート電極５４の側壁に形成されたサイド
ウォールであり、例えばＣＶＤ法によって形成されたＳ
ｉＯ₂ 膜やシリコン窒化膜（以下ＳｉＮ膜と称す）で形
成されている。６０は半導体基板５０内に形成された不
純物拡散領域である（図８（Ｃ−１）以降、不純物拡散
領域６０は図示しない）。

【０００９】更に図８（Ｃ−１）、図８（Ｃ−２）に示
す工程では、層間絶縁膜６４上に５０００〜２００００
Å程度の膜厚を有するホトレジストパターン６６が形成
され、層間絶縁膜６４にコンタクトパターン６８が形成
されている。この工程以降ではコンタクトパターン６８
内に配線材料となる膜が形成され、配線パターンの形成
が行われていく。

【００１０】ここでホトリソグラフィ工程の限界によっ
て表面化する問題が発生する。図８（Ｄ−１），図８
（Ｄ−２）にその例を示し説明する。これらの図におい
て、６８’はコンタクトパターンであるが、下地パター
ンであるゲート電極５４に対して、ごく僅かながら重ね
合わせ位置がずれてしまった例であり、Ａ部においてコ
ンタクトパターン６８’内にゲート電極５４が露出して
いる。その後の工程で配線パターンがコンタクトパター
ン６８’内に形成されることによりゲート電極５４の露
出した部分と配線パターンとの間に電気的ショートが発
生し、電気回路上の欠陥となってしまう。

【００１１】図８ではパターンの重ね合わせ位置精度の
低下によって発生する問題点を例に述べたが、同様なこ
とがパターンの加工寸法のバラツキ、特にコンタクトパ
ターンが設計値より大きめに加工されてしまった場合に
も同様な欠陥を発生してしまうことは明白である。この
ような電気的ショートの発生を防止するためには、ゲー
ト電極５４とコンタクトパターン６８との間隔をより大
きく設定しておけばよいが、そのようにすると、ＬＳＩ
等の半導体装置ではトランジスタとなる回路パターンは
非常に数多く、繰り返し形成されることから、回路パタ
ーンの微細化の要求に相反する結果となり、問題の解決
にはなり得なかった。

【００１２】このような問題点は加工すべき回路パター
ンの寸法が例えば０．５μｍ前後もしくはそれ以上であ
るＬＳＩ等の半導体装置を製造していく場合において
は、技術的な解決課題でとしては考えられてはいたがあ
る程度は無視しうるレベルであった。

【００１３】しかしながら、回路パターンの寸法が、例
えば０．４μｍ前後もしくはそれ以下といった微細化が
要求されているＬＳＩ等の半導体装置を製造していく場
合においては、無視しえなくなり、今後はどうしても解
決していかなければならない問題となってきている。

【００１４】本発明はこのような事情に鑑みてなされた
ものであり、回路パターンの重ね合わせ位置精度や加工
精度を向上させることなく、電極パターンに近接してコ
ンタクトパターンを形成した場合に電極パターンと配線
パターンとの間における電気的ショートの発生を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、半導体基板上に形成された
トランジスタの電極となる導電膜の周面を包囲する、高
さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前
記導電膜の側壁に形成し、かつ該包囲膜を被覆するよう
にサイドウォールを形成したことを特徴とする。

【００１６】また請求項２に記載の発明は、請求項１に
記載の半導体装置において、前記包囲膜はデポジション
膜であることを特徴とする。

【００１７】請求項３に記載の発明は、請求項１に記載
の半導体装置において、前記包囲膜は絶縁膜であること
を特徴とする。

【００１８】請求項４に記載の発明は、請求項１乃至３
のいずれかに記載の半導体装置において、前記導電膜上
に形成される絶縁膜のエッチング処理において該絶縁膜
よりエッチング速度が遅い材料で前記サイドウォールを
形成したことを特徴とする請求項１、２、３、４に記載
の発明によれば、半導体基板上に形成されたトランジス
タの電極となる導電膜の周面を包囲する、高さが該導電
膜の膜厚の寸法より大きい寸法のデポジション膜、ある
いは絶縁膜を前記導電膜の側壁に形成し、かつこのデポ
ジション膜、あるいは絶縁膜を被覆するようにサイドウ
ォールを形成し、前記導電膜上に形成される層間絶縁膜
等の絶縁膜のエッチング処理において該絶縁膜よりエッ
チング速度が遅い材料でサイドウォールを形成したの
で、コンタクトパターンのエッチング処理においてサイ
ドウォールの存在によりゲート電極となる導電膜がコン
タクトパターン内に露出するのが回避され、ゲート電極
パターンと配線パターンとの間に電気的ショートが発生
するのを防止することができる。

【００１９】請求項５に記載の発明は、半導体基板上に
形成されたトランジスタの電極となる導電膜、及び該導
電膜上に堆積され該導電膜を形成するためのエッチング
マスクとして用いたパターン、の側壁に包囲膜を形成さ
せる第１の工程と、前記包囲膜を残して前記パターンを
除去する第２の工程と、絶縁膜を半導体基板の上に形成
する第３の工程と、前記絶縁膜を半導体基板の全面にわ
たってエッチバックし、サイドウォールを形成する第４
の工程と、を有することを特徴とする。

【００２０】請求項６に記載の発明は、請求項５に記載
の半導体装置の製造方法において、前記包囲膜はデポジ
ション膜であることを特徴とする。

【００２１】請求項７に記載の発明は、請求項５に記載
の半導体装置の製造方法において、前記包囲膜は絶縁膜
であることを特徴とする。

【００２２】請求項５、６、７に記載の発明によれば、
半導体基板上に形成されたトランジスタの電極となる導
電膜の周面を包囲する、高さが該導電膜の膜厚の寸法よ
り大きい寸法の包囲膜を前記導電膜の側壁に形成し、か
つ該包囲膜を被覆するようにサイドウォールを形成した
半導体装置が得られる。

【００２３】したがって、ゲート電極となる導電膜に近
接してコンタクトパターンを形成してもサイドウォール
の存在によりゲート電極となる導電膜がコンタクトパタ
ーン内に露出するのが回避され、ゲート電極パターンと
配線パターンとの間に電気的ショートが発生するのを防
止することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係る半導体装置の製造方法を各製造工程の断面図を示
す図１を参照して説明する。図１（Ａ）は半導体基板と
してのシリコン基板１０上に電界効果トランジスタのゲ
ート電極となる導電膜１４を形成すべきエッチング処理
まで終了した状態を示しており、１２はフィールド酸化
膜、１６はホトレジストパターンであって、従来例であ
る図８（Ａ−１）に示す工程に相当するものである。但
し、図１（Ａ）に示す工程は導電膜（ゲート電極）１４
を形成すべきエッチング処理まで終了した状態である
が、従来例とはエッチング処理が異なり、意図的にデポ
ジション成分を多くした処理が施されている。その結果
ホトレジストパターン１６並びに導電膜１４の側壁には
デポジションによる膜（以下デポジション膜と称する）
１８が形成されている。デポジション膜１８を形成する
にはエッチング処理での条件を必要に応じて変更するこ
とにより対応は可能であり、例えばフッ素や炭素をより
多く含むエッチングガスを使用したり、またデポジショ
ン膜の生成を促進するためにエッチング処理において、
例えば高めの圧力で処理を行うなどの対応にて実現させ
ることができる。またその様なエッチング条件を改良し
ていくうえで通常のエッチング条件にて殆どの処理を終
了させておき、デポジション膜の形成を目的とする処理
を追加するようにしてもよい。

【００２５】次いでホトレジストパターン１６が除去さ
れ、デポジション膜１８は導電膜１４の周面を包囲す
る、高さが導電膜１４の膜厚の寸法より大きい寸法の包
囲膜が導電膜１４の膜厚を越す高さで包囲するように導
電膜１４の側壁に形成される（図１（Ｂ））。

【００２６】更に次の工程ではサイドウォールとすべき
絶縁膜２０をシリコン基板１０の全面に形成し、その後
上記絶縁膜２０をシリコン基板１０の全面にわたってエ
ッチバックし、デポジション膜１８を被覆するようにサ
イドウォール２０’が形成される。（ここでサイドウォ
ール２０’はデポジション膜１８の存在により導電膜１
４上にも形成される。図１（Ｃ））。また本実施の形態
ではサイドウォール２０’を形成する材料としては、ゲ
ート電極としての導電膜１４の上に形成される層間絶縁
膜としてのＳｉＯ₂ 膜のエッチング処理でエッチング速
度の差を大きく設定できる、すなわちＳｉＯ₂ 膜のエッ
チング速度よりり充分にエッチング速度が遅いＳｉＮ膜
が用いられている。サイドウォール２０’の材料は特に
ＳｉＮ膜に特定することはないが、ＳｉＯ₂ 膜とのエッ
チング選択比が大きくとれ、サイドウォール形成での加
工が比較的容易であって、また電気的に絶縁特性を有す
る材料であれば何でもよい。

【００２７】次に図１（Ｄ）に示すように層間絶縁膜と
してのＳｉＯ₂ 膜２２が形成され、さらにコンタクトパ
ターン２６がホトレジストパターン２４をマスクとして
異方性エッチングを行うことにより形成される。

【００２８】図１（Ｄ）では図８（Ｄ−１）と同様にゲ
ート電極となる導電膜１４に対してコンタクトパターン
２６がずれて形成されているが、コンタクトパターン２
６のエッチング処理においてＳｉＯ₂ 膜２２のエッチン
グ処理でＳｉＮ膜で形成されたサイドウォール６が存在
することにより、エッチング速度がＳｉＯ₂ 膜よりＳｉ
Ｎ膜の方が充分に遅いので導電膜１４がコンタクホール
２６内に露出してしまうことはなくなる。図２は図１
（Ｄ）の平面図である。本発明の第１の実施の形態に係
る半導体装置の製造方法によれば、半導体基板上に形成
された電界効果トランジスタのゲート電極となる導電膜
の周面を包囲する、高さが該電膜の膜厚の寸法より大き
い寸法の包囲膜としてのデポジション膜を前記導電膜の
側壁に形成し、該デポジション膜を被覆するようにサイ
ドウォールを形成した半導体装置が得られる。しかもこ
の半導体装置におけるサイドウォールを前記導電膜上の
全面に形成される層間絶縁膜よりエッチング速度が遅い
材料で形成したので、ゲート電極となる導電膜に近接し
てコンタクトパターンを形成してもサイドウォールの存
在によりゲート電極となる導電膜がコンタクトパターン
内に露出するのが回避され、コンタクトパターン形成時
における下地のパターンである導電膜（ゲート電極）と
の重ね合わせ位置のごく僅かなずれや、加工寸法のバラ
ツキにより発生する、ゲート電極パターンと配線パター
ンとの間に発生する電気的ショートは発生しなくなる。
また発生したとしても殆ど問題がないレベルまで押さえ
込むことが可能となる。

【００２９】次に本発明の第２の実施の形態に係る半導
体装置の製造方法を各製造工程の断面図を示す図３を参
照して説明する。本発明はゲート電極の側壁に形成され
るサイドウォールの形状ならびに材質が従来技術とは異
なっている。

【００３０】図３（Ａ）は半導体基板としてのシリコン
基板１０上に電界効果トランジスタのゲート電極となる
導電膜１４を形成すべきエッチング処理まで終了した状
態を示しており、１２はフィールド酸化膜、１６はホト
レジストパターンである。

【００３１】次にホトレジストパターン１６を除去せず
に例えばＣＶＤ法により２００〜２０００Å程度の膜厚
のＳｉＮ膜３０が半導体基板１０上の全面に形成される
（図３（Ｂ））。

【００３２】更に半導体基板１０上の全面に形成された
ＳｉＮ膜３０の全面にわたってエッチバック処理が施さ
れ、ホトレジストパターン１６及び導電膜１４の側壁に
ＳｉＮ膜３０’が残される（図１（Ｃ））。この状態は
ホトレジストパターン１６及び導電膜１４の側壁に残さ
れた膜が、デポジション膜かＳｉＮ膜であるかの相違は
あるが、図１（Ａ）に示す状態と同様の状態になる。そ
の後は本発明の第１の実施の形態と同様に図１（Ｂ）以
降に示された処理が施される。

【００３３】本発明の第２の実施の形態に係る半導体装
置の製造方法においても第１の実施の形態と同様の効果
が得られる。

【００３４】本発明は以上に述べた通常のゲート電極の
形成工程に容易に適用していくことができる。更にゲー
ト電極の加工精度をより向上させていく方法として公知
の技術としてホトレジストをゲート電極のエッチング処
理を行う際にマスクとして使用せずにＳｉＯ₂ 膜をエッ
チング用のマスクとして使用するプロセスが知られてい
るが、本発明はその様なプロセスに対しても容易に適用
していくことができる。

【００３５】ＳｉＯ₂ 膜をエッチング処理時のマスクと
して使用する従来のプロセスフローを図４の断面図を参
照して説明する。図４（Ａ）に示すように半導体基板と
してのシリコン基板５０上の全面にゲート電極を形成す
べきエッチング処理前の導電膜５４が形成されており、
該導電膜５４の上にはゲート電極のエッチングマスクと
なるＳｉＯ₂ 膜で形成されたパターン５６がホトレジス
トパターン５８をマスクとしてエッチング処理にて形成
されている。５２はフィールド酸化膜である。次にホト
レジストパターン５８を除去し、ＳｉＯ₂ 膜パターン５
６をエッチングマスクとして導電膜５４のエッチング処
理が施され、ゲート電極となる導電膜５４’が形成され
る（図４（Ｂ））。

【００３６】次にＳｉＯ₂ 膜パターン５６を残したまま
サイドウォール５８，５８が形成され、図４（Ｃ）に示
される状態になる。ここでＳｉＯ₂ 膜パターン５６はサ
イドウォール５８を形成する前に除去してしまっても特
に問題はない。このようにＳｉＯ₂ 膜パターン５６をエ
ッチングマスクとして使用していくことによりゲート電
極を形成する際の加工精度がより向上することが知られ
ている。

【００３７】このようなゲート電極形成方法においても
本発明を容易に適用していくことができる。このような
適用例を本発明の第３の実施の形態として図５の断面図
を参照して説明する。図５（Ａ）に示すように半導体基
板としてのシリコン基板１０上にはゲート電極を形成す
るためのエッチング処理前の導電膜３２がシリコン基板
１０上の全面に形成されており、導電膜３２上にはゲー
ト電極のエッチングマスクとなるＳｉＯ₂ 膜で形成され
たパターン３４がホトレジストパターン１６をマスクと
してエッチング処理にて形成されている。本発明の第１
の実施の形態における図１（Ａ）に示した状態と同様に
ホトレジストパターン１６の側壁の一部及びＳｉＯ₂ 膜
パターン３４の側壁にはデポジション膜３６が形成され
ている。１２はフィールド酸化膜である。ここでデポジ
ション膜３６はホトレジストパターン１６をマスクとし
てエッチング処理してＳｉＯ₂ 膜パターン３４を形成す
る際に形成される。このエッチング処理ではフレオン等
のフッ素系のガスを使用するのでデポジション膜３６は
ホトレジストの主成分であるカーボンとフッ素系のガス
との化合物で形成される。

【００３８】次にホトレジストパターン１６を除去し、
ＳｉＯ₂ 膜パターン３４及びデポジション膜３６をエッ
チングマスクとして導電膜３２にエッチング処理を行
う。導電膜３２をエッチング処理する際には塩素、臭素
等のハロゲン系のガスを使用してエッチングを行うの
で、導電膜３２のエッチングが進行する過程でデポジシ
ョン膜３６の外側に導電膜３２の材料の成分とエッチン
グガスとしてのハロゲン系ガスとの化合物が堆積されデ
ポジション膜３６’が形成され、図５（Ｂ）に示すよう
に導電膜３２’の側壁にもデポジション膜３６’が形成
される。

【００３９】更にＳｉＯ₂ 膜パターン３４が除去されて
ゲート電極となる導電膜３２’の周面を包囲する、高さ
が導電膜３２’の膜厚の寸法より大きい寸法のデポジシ
ョン膜３６’が導電膜３２’の側壁に残存することとな
る（図５（Ｃ））。ここで図５（Ｃ）に示す状態は本発
明の第１の実施の形態における図１（Ｂ）に示す状態と
同じ状態となる。その後は図１（Ｂ）以降に示された処
理が施される。本発明の第３の実施の形態に係る半導体
装置の製造方法においても、本発明の第１の実施の形態
と同様の効果が得られる。

【００４０】本発明の第４の実施の形態に係る半導体装
置の製造方法を図６を参照して説明する。図６（Ａ）に
おいて半導体基板としてのシリコン基板１０上にはＳｉ
Ｏ₂膜パターン４２をマスクとして通常のエッチング処
理を行うことによりゲート電極となる導電膜４０が形成
され、その後に例えばＣＶＤ法により２００〜２０００
Å程度の膜厚のＳｉＮ膜４４が半導体基板上の全面に形
成されている。１２はフィールド酸化膜である。

【００４１】更に半導体基板１０上の全面に形成された
ＳｉＮ膜４４の全面にわたってエッチバック処理が施さ
れ、ＳｉＯ₂ 膜パターン４２及び導電膜４０の側壁にＳ
ｉＮ膜４４’が残される（図６（Ｂ）。この状態は本発
明の第３の実施の形態における図５（Ｂ）に示す状態と
同じ状態となる。その後は本発明の第３の実施の形態に
おける図５（Ｂ）以降に示された処理が施される。

【００４２】本発明の第４の実施の形態に係る半導体装
置の製造方法においても、本発明の第１の実施の形態と
同様の効果が得られる。

【００４３】また本発明の各実施の形態により得られる
その他の効果を図７を参照して説明する。図７（Ａ）は
ゲート電極上にコンタクトパターンが形成された半導体
装置の断面図であり、図７（Ｂ）はその平面図である。
本発明の第１の実施の形態を示す図１（Ｄ）においてゲ
ート電極となる導電膜１４上以外のシリコン基板１０上
に形成されるコンタクトパターン２６に関しての効果を
説明したが、図７（Ａ），（Ｂ）に示すようにゲート電
極となる導電膜１４上に形成されるコンタクトパターン
１０に関しても大きな効果が得られる。従来であれば例
えば、図８（Ｄ−２）に示すようにコンタクトパターン
６８’はゲート電極となる導電膜５４からごく僅かでも
重ね合わせ位置がずれると図示はされていないが、その
後の工程である配線パターンの形成において配線パター
ンとシリコン基板との間に電気的ショートが発生してし
まうという問題があり、シリコン基板領域から外れた領
域、つまりフィールド酸化膜５２上で導電膜５４のコン
タクトパターンを形成していた。

【００４４】これに対して本発明の各実施の形態によれ
ば、図７（Ａ）に示すようにコンタクトパターン２９が
ゲート電極となる導電膜１４上に形成されたとしても導
電膜１４にはサイドウォール２０’が存在することによ
りシリコン基板１０はコンタクトパターン２９内にシリ
コン基板１０が露出するを防止できる。したがって、図
７に示すように、コンタクトパターン２９をシリコン基
板１０上に形成された５ート電極となる導電膜１４上に
形成することが可能となる。それ故、フィールド酸化膜
上でコンタクトパターンを形成すべき領域が不要とな
り、回路パターンの高集積化に大きな効果が期待でき
る。

【００４５】

【発明の効果】請求項１、２、３、４に記載の発明によ
れば、半導体基板上に形成されたトランジスタの電極と
なる導電膜の周面を包囲する、高さが該導電膜の膜厚の
寸法より大きい寸法の包囲膜としてのデポジション膜、
あるいは絶縁膜を前記導電膜の側壁に形成し、かつこの
デポジション膜、あるいは絶縁膜を被覆するようにサイ
ドウォールを形成し、前記導電膜上の全面に形成される
層間絶縁膜等の絶縁膜のエッチング処理において、この
絶縁膜よりエッチング速度が遅い材料でサイドウォール
を形成したので、コンタクトパターンのエッチング処理
においてサイドウォールの存在により電極となる導電膜
がコンタクトパターン内に露出するのが回避され、電極
パターンと配線パターンとの間に電気的ショートが発生
するのを防止することができる。

【００４６】請求項５、６、７に記載の発明によれば、
半導体基板上に形成されたトランジスタの電極となる導
電膜の周面を包囲する、高さが該導電膜の膜厚の寸法よ
り大きい寸法の包囲膜として、デポジション膜、あるい
は絶縁膜のうちのいずれかを前記導電膜の側壁に形成
し、かつ該包囲膜を被覆するようにサイドウォールを形
成した半導体装置が得られる。

【００４７】したがって、トランジスタの電極となる導
電膜に近接してコンタクトパターンを形成してもサイド
ウォールの存在により電極となる導電膜がコンタクトパ
ターン内に露出するのが回避され、電極パターンと配線
パターンとの間に電気的ショートが発生するのを防止す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程図。

【図２】図１（Ｄ）の平面図。

【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法を示す工程図。

【図４】ＳｉＯ₂ 膜をエッチング処理時のマスクとして
使用する従来の半導体装置の製造工程を示す図。

【図５】本発明の第３の実施の形態に係る半導体装置の
製造方法を示す工程図。

【図６】本発明の第４の実施の形態に係る半導体装置の
製造方法を示す工程図。

【図７】本発明の各実施の形態に共通する効果を示す説
明図。

【図８】従来の半導体装置の製造工程を示す工程図。

【符号の説明】

１０ シリコン基板 １２ フィールド酸化膜 １４ 導電膜 １６ ホトレジストパターン １８ デポジション膜 ２０’ サイドウォール ２２ ＳｉＯ₂ 膜 ２６，２８ コンタクトパターン ３０ ＳｉＮ膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたトランジスタ
   の電極となる導電膜の周面を包囲する、高さが該導電膜
   の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側
   壁に形成し、かつ該包囲膜を被覆するようにサイドウォ
   ールを形成したことを特徴とする半導体装置。
2. 【請求項２】 前記包囲膜はデポジション膜であること
   を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記包囲膜は絶縁膜であることを特徴と
   する請求項１に記載の半導体装置。
4. 【請求項４】 前記導電膜上に形成される絶縁膜のエッ
   チング処理において該絶縁膜よりエッチング速度が遅い
   材料で前記サイドウォールを形成したことを特徴とする
   請求項１乃至３のいずれかに記載の半導体装置。
5. 【請求項５】 半導体基板上に形成されたトランジスタ
   の電極となる導電膜、及び該導電膜上に堆積され該導電
   膜を形成するためのエッチングマスクとして用いたパタ
   ーン、の側壁に包囲膜を形成させる第１の工程と、 前記包囲膜を残して前記パターンを除去する第２の工程
   と、 絶縁膜を半導体基板の上に形成する第３の工程と、 前記絶縁膜を半導体基板の全面にわたってエッチバック
   し、サイドウォールを形成する第４の工程と、 を有することを特徴とする半導体装置の製造方法。
6. 【請求項６】 前記包囲膜はデポジション膜であること
   を特徴とする請求項５に記載の半導体装置の製造方法。
7. 【請求項７】 前記包囲膜は絶縁膜であることを特徴と
   する請求項５に記載の半導体装置の製造方法。