KR20040007235A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치는 트랜지스터의 구동 능력의 저하를 방지할 수 있도록 하는 것으로, 게이트 절연막(2)과 분리 절연막(5) 사이에서 주표면(1f) 상에 마련되고, 제 3 정상면(12t)을 갖는 중간 절연막(12)과, 제 1 내지 제 3 정상면 상에 마련된 게이트 전극(3)을 구비한다. 주표면(1f)에서 제 1 정상면(5t)까지의 높이를 h1로 하고, 주표면(1f)에서 제 2 정상면(2t)까지의 높이를 h2로 하며, 주표면(1f)에서 제 3 정상면(12t)까지의 높이를 h3이라고 하면, 높이 h1, h2 및 h3은 h2<h3<h1로 나타내는 관계를 만족한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 트랜치에 의해 각 소자가 분리되는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고집적화 및 고성능화가 진행함에 따라서, 각각의 소자를 분리하기 위해서 트랜치를 이용한 트랜치 소자 분리(STI : Shallow Trench Isolation)의 개발이 진행되고 있다.
이러한 STI를 이용한 기술은, 예컨대, 일본 특허 공개 제2000-306989호 공보에 개시되어 있다. 도 12는 상기 공보에 개시된, 종래의 트랜치 소자 분리를 설명하기 위한 반도체 기판의 단면도이다. 도 12를 참조하면, 종래의 트랜치 소자 분리에서는, 실리콘 기판(111)의 표면에 패드 산화막(112) 및 질화 실리콘막(도시하지 않음)을 형성한다. 리소그래피 기술과 에치백 기술을 이용하여, 실리콘 기판(111)에 트랜치(113)를 형성한다. 다음에, 화학적 기상 성장법(이하, CVD)에 의해 트랜치(113)에 절연막(114)을 매립한다. 그 후, 화학적 기계적 연마(CMP)에의해 실리콘 기판(111)의 여분인 절연막(114)을 제거하여 표면을 평탄화한다. 또한, 연마 스토퍼에 이용한 질화 실리콘막(도시하지 않음)을 에치백에 의해 제거한다.
다음에, 게이트 산화막의 막질을 향상시키기 위해서 희생 산화막을 형성한다. 우선, 희(希)불화수소산을 이용한 습식 에칭에 의해 패드 산화막(112)을 제거한다. 그 후, 열산화법에 의해, 실리콘 기판(111)의 표면에 희생 산화막을 형성한 후, 희불화수소산을 이용한 습식 에칭에 의해 그 희생 산화막을 제거한다. 그 후, 실리콘 기판(111)의 표면에 게이트 산화막(도시하지 않음)을 형성한다.
종래의 STI의 제조 방법에서는, 상술한 바와 같이, 패드 산화막, 희생 산화막 등을 제거하기 위한 희불화수소산을 이용한 습식 에칭을 실행한다. 이 습식 에칭은 등방성이다. 도 13은 종래 기술에서 발생하는 문제점을 설명하기 위해서 나타내는 반도체 기판의 단면도이다. 도 13을 참조하면, 습식 에칭 시에, 절연막(114)의 측벽부도 에칭되어, 실리콘 기판(111)과 절연막(114) 사이에 홈(115)이 생긴다. 홈(115)이 생긴 상태로 게이트 산화막 및 게이트 전극이 형성되면, 이 게이트 전극은 홈(115) 상에 형성되기 때문에, 이 부분에 전계 집중이 발생하여, 트랜지스터 특성이 악화한다고 하는 문제가 있다.
그래서, 본 발명은 상술한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 트랜치와 반도체 기판 사이에 홈이 생기지 않는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도,
도 2는 도 1 중 Ⅱ-Ⅱ선 단면도,
도 3은 도 1 중 Ⅲ-Ⅲ선 단면도,
도 4 내지 도 7은 도 1에 나타내는 반도체 장치의 제조 방법의 제 1 내지 제 4 공정을 나타내는 단면도,
도 8은 본 발명의 실시예 2에 따른 반도체 장치의 단면도,
도 9 내지 도 11은 도 8에 나타내는 반도체 장치의 제조 방법의 제 1 내지 제 3 공정을 나타내는 단면도,
도 12는 종래의 트랜치 소자 분리를 설명하기 위한 반도체 기판의 단면도,
도 13은 종래 기술에서 발생하는 문제점을 설명하기 위해서 나타내는 반도체 기판의 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판2 : 게이트 절연막
2t : 제 2 정상면3 : 게이트 전극
4 : 트랜치5 : 분리 절연막
5t : 제 1 정상면12 : 중간 절연막
12t : 제 3 정상면
본 발명에 따른 반도체 장치는, 주표면을 갖고, 그 주표면에 트랜치가 형성된 반도체 기판과, 트랜치를 충전하고, 제 1 정상면을 갖는 분리 절연막과, 주표면의 위에 형성되고, 제 2 정상면을 갖는 게이트 절연막과, 게이트 절연막과 분리 절연막 사이에서 주표면의 위에 형성되며, 제 3 정상면을 갖는 중간 절연막과, 제 1 내지 제 3 정상면의 위에 형성된 게이트 전극을 구비한다. 분리 절연막과 게이트 절연막과 중간 절연막과는 거의 동일한 조성을 갖는다. 주표면에서 제 1 정상면까지의 높이를 h1로 하고, 주표면에서 제 2 정상면까지의 높이를 h2로 하고, 주표면에서 제 3 정상면까지의 높이를 h3이라고 하면, 높이 h1, h2 및 h3은 h2<h3<h1로 나타내는 관계를 만족한다.
이와 같이 구성된 반도체 장치에 있어서는, 분리 절연막과 게이트 절연막과 중간 절연막과는 거의 동일한 조성을 갖기 때문에, 이들 절연막 아래의 반도체 기판에서는 균일한 전계를 형성할 수 있다. 또한, 게이트 절연막으로부터 중간 절연막을 거쳐서 분리 절연막으로 가까이 감에 따라서, 정상면의 높이가 커지기 때문에, 절연막에 홈부가 형성되는 일이 없다. 그 결과, 이 절연막 상에 게이트 전극을 형성하여도, 전계 집중의 발생을 방지할 수 있어, 트랜지스터 특성을 악화시키는 일이 없다.
또한 바람직하게는, 제 1 내지 제 3 정상면은 연속하여 계단 형상으로 형성되고, 또한 제 1 내지 제 3 정상면은, 주표면에 대하여 거의 평행하게 형성된다.
이 경우, 제 1 내지 제 3 정상면은 연속하여 계단 형상으로 형성되고, 그들 각각이 주표면에 대하여 거의 평행하기 때문에, 이들 제 1 내지 제 3 정상면 상에 게이트 전극을 형성하기 쉽게 된다. 그 결과, 게이트 전극에서의 전계 집중을 더 완화할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 주표면에 트랜치를 형성하는 공정과, 트랜치를 충전하는 분리 절연막을 형성하는 공정과, 분리 절연막에 연속해서 주표면을 덮는 제 1 절연막을 형성하는 공정과, 분리 절연막에 연속하는 제 1 절연막의 부분을 덮고, 또한, 제 1 절연막의 다른 부분을 노출시키는 마스크층을 제 1 절연막의 위에 형성하는 공정과, 마스크층을 마스크로 하여 마스크층으로부터 노출한 제 1 절연막의 부분을 에칭하여 주표면을 노출시키는 공정과, 노출한 주표면에 게이트 절연막을 형성하고, 또한 분리 절연막과 게이트 절연막 사이에 잔존한 제 1 절연막의 두께를 증가시켜 중간 절연막을 형성하는 공정과, 게이트 절연막과 중간 절연막과 분리 절연막 위에 게이트 전극을 형성하는 공정을 구비한다.
이와 같이 구성된, 본 발명의 반도체 장치의 제조 방법에 따르면, 노출한 주표면에 게이트 절연막을 형성함과 동시에, 분리 절연막과 게이트 절연막 사이에 잔존한 제 1 절연막의 두께를 증가시켜 중간 절연막을 형성한다. 그 결과, 게이트 절연막으로부터 중간 절연막을 거쳐서 분리 절연막에 가까이 감에 따라서, 절연막의 두께가 커지기 때문에, 절연막에 홈이 형성되는 일이 없다. 그 결과, 홈에 의해 전계 집중의 발생을 방지할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다. 또, 동일 또는 상당하는 부분에 관해서는 동일한 참조 부호를 부여하여, 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하면, 본 발명의 실시예 1에 따른 반도체 장치에서는, 실리콘 기판 상에 한 방향으로 연장하는 트랜치(4)가 복수개 형성되어 있다. 복수개의 트랜치(4) 각각은 서로 평행하게 연장하고 있다.
트랜치(4) 내에는 실리콘 산화막으로 이루어지는 분리 절연막(5)이 형성되어 있고, 각각의 트랜치(4)와 분리 절연막(5)에 의해, 실리콘 기판 상의 이웃하는 영역이 분리된다. 즉, 이 반도체 장치에서는, STI에 의해 각각의 소자가 분리된다. 반도체 소자가 형성되는 활성 영역(50a)과, 활성 영역(50a) 각각을 분리하는 분리 영역(50b)이 교대로 형성되어 있다.
트랜치(4)의 연장하는 방향과 거의 직교하는 방향으로 연장하도록 게이트 전극(3)이 형성되어 있다. 게이트 전극(3)은 분리 절연막(5) 상에서 분단된 형상으로 되어 있고, 섬 형상으로 형성된다. 각각의 게이트 전극(3)의 양측에 소스 영역(1s) 및 드레인 영역(1d)이 형성되어 있고, 전계 효과 트랜지스터가 구성되어있다.
도 2를 참조하면, 실리콘 기판(1)의 표면에 게이트 절연막(2)을 거쳐서 게이트 전극(3)이 형성되어 있다. 게이트 전극(3)은 인이 도핑된 도핑 실리콘막(3a)과, 텅스텐 실리사이드로 이루어지는 텅스텐 실리사이드막(3b)으로 구성된다. 게이트 전극(3)의 양측에는, 실리콘 기판(1)의 주표면에 소스 영역(1s)과 드레인 영역(1d)이 형성되어 있다. 소스 영역(1s) 및 드레인 영역(1d)은 n형 또는 p형의 불순물 영역으로 구성되어 있다. 주표면(1f) 상에 게이트 절연막(2)을 개재하여 형성된 게이트 전극(3)과, 게이트 전극(3)의 양측에서 실리콘 기판(1)에 형성된 소스 영역(1s) 및 드레인 영역(1d)이 전계 효과 트랜지스터(10)를 구성하고 있다.
도 3을 참조하면, 본 발명의 실시예 1에 따른 반도체 장치는, 주표면(1f)을 갖고, 그 주표면(1f)에 형성된 트랜치(4)를 포함하는 반도체 기판으로서의 실리콘 기판(1)과, 트랜치(4)를 충전하여, 제 1 정상면(5t)을 갖는 분리 절연막(5)과, 주표면(1f) 상에 형성되어, 제 2 정상면(2t)을 갖는 게이트 절연막(2)과, 게이트 절연막(2)과 분리 절연막(5) 사이에서 주표면(1f) 상에 형성되고, 제 3 정상면(12t)을 갖는 중간 절연막(12)과, 제 1 내지 제 3 정상면(5t, 2t, 12t) 위에 마련된 게이트 전극(3)을 구비한다.
분리 절연막(5)과 게이트 절연막(2)과 중간 절연막(12)은 실리콘 산화막에 의해 구성되고, 거의 동일한 조성을 갖는다. 주표면(1f)에서 제 1 정상면(5t)까지의 높이를 h1로 하고, 주표면(1f)에서 제 2 정상면(2t)까지의 높이를 h2로 하고, 주표면(1f)에서 제 3 정상면(12t)까지의 높이를 h3이라고 하면, 높이 h1, h2 및 h3은 h2<h3<h1로 나타내는 관계를 만족한다.
제 1 내지 제 3 정상면(5t, 2t, 12t)은 연속하여 계단 형상으로 형성되어 있고, 또한 제 1 내지 제 3 정상면(5t, 2t, 12t)은 주표면(1f)에 대하여 거의 평행하게 형성된다.
실리콘 기판(1)의 표면에는, 등 간격으로 트랜치(4)가 형성되어 있고, 트랜치(4)를 충전하도록 실리콘 산화막으로 이루어지는 분리 절연막(5)이 형성된다.
실리콘 기판(1)의 주표면(1f)에는, 소정 두께를 갖는 실리콘 산화막으로 이루어지는 게이트 절연막(2)과, 이 게이트 절연막(2)보다도 큰 두께를 갖는 실리콘 산화막으로 이루어지는 게이트 절연막(6)이 형성되어 있다. 각각의 주표면(1f) 상에 반도체 소자가 형성된다.
분리 절연막(5)과 게이트 절연막(2) 사이에는, 실리콘 산화막으로 이루어지고, 게이트 절연막(2) 및 분리 절연막(5)의 에지 부분(5e)에 연속하는 중간 절연막(12)이 형성되어 있다. 중간 절연막(12)은 주표면(1f) 상에 형성되고, 또한, 제 3 정상면(12t)을 갖는다. 제 3 정상면(12t)은 제 1 정상면(5t)과 제 2 정상면(2t) 사이의 단차를 완화하는 역할을 한다. 도 3 중 점선(103)이 둘러싼 부분에 중간 절연막(12)이 형성되어 있다.
게이트 전극(3)은 게이트 절연막(2, 6)과, 중간 절연막(12)과, 분리 절연막(5) 위에 형성되어 있다. 이웃하는 게이트 전극(3)끼리는 서로 분리 절연막(5) 상에서 분리되고 있다. 분리 절연막(5)에는 오목부(5u)가 형성되어 있고, 이 오목부(5u)는 게이트 전극(3)으로부터 노출되고 있다.
다음에, 도 1 내지 3에 나타내는 반도체 장치의 제조 방법에 대하여 설명한다. 도 4를 참조하면, 우선, 실리콘 기판(1)의 주표면(1f)에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 따라서 주표면(1f)을 에칭한다. 이에 따라, 트랜치(4)를 형성한다. 트랜치(4)를 충전하도록 실리콘 산화막으로 이루어지는 분리 절연막(5)을 형성한다. 다음에, n형 웰 및 p형 웰(도시하지 않음)을 이온 주입으로 형성한 후, 희불화수소산에 의해서 실리콘 기판(1)의 주표면(1f)에 형성된 열산화막을 제거한다.
실리콘 기판(1)의 주표면(1f) 상에, 두께가 10㎚ 정도인 열산화막으로 이루어지는 제 1 절연막(15)을 형성한다. 제 1 절연막(15)은 분리 절연막(5)의 에지 부분(5e)으로 연속해서 주표면(1f)을 덮는다.
도 6을 참조하면, 실리콘 기판(1) 상에 소정의 패턴을 갖는 레지스트 패턴(31)을 형성한다. 레지스트 패턴(31)은 분리 절연막(5)의 일부분을 노출시킨다. 또한, 레지스트 패턴(31)은 제 1 절연막(15)도 노출시킨다. 이러한 패턴의 레지스트 패턴(31)을 형성하는 목적은, MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트 절연막의 두께가 두꺼운 부분과 얇은 부분을 구분해서 만들기 위함이다. 이 때, 분리 절연막의 에지 부분, 즉, 분리 영역(50b)과 활성 영역(50a)의 경계 부분이 반드시 레지스트 패턴(31)으로 덮어지도록 한다. 즉, 분리 절연막(5)에 연속해서 주표면(1f)을 덮는 제 1 절연막(15)을 형성한다. 그 후, 분리 절연막(5)에 연속하는 제 1 절연막(15)의 부분을 덮고, 또한 제 1 절연막(15)의 다른 부분을 노출시키는 마스크층으로서의 레지스트 패턴(31)을 제 1 절연막(15) 상에 형성한다.
도 7을 참조하면, 레지스트 패턴(31)을 마스크로 하여 희불화수소산에 의해서 열산화막인 제 1 절연막(15)을 제거한다. 전(前) 공정에 있어서, 모든 필드 에지가 레지스트 패턴(31)으로 덮여 있으므로, 희불화수소산에 따른 오버에칭에 의한 분리 절연막(5)의 결점을 방지할 수 있다. 이 공정에서는, 레지스트 패턴(31)을 마스크로 하여 레지스트 패턴(31)으로부터 노출한 제 1 절연막(15)의 일부분을 에칭하여 주표면(1f)을 노출시킨다.
도 3을 참조하면, 레지스트 패턴(31)을 제거한 후, 실리콘 기판(1)의 주표면(1f)에 두께가 5㎚ 정도인 열산화막을 형성하여 게이트 절연막(2)을 형성한다. 이전 공정에서, 레지스트 패턴(31)으로 덮여 있던 필드 에지에는, 실리콘 기판(1)의 주표면(1f)에 게이트 절연막이 남아 있는 상태이고, 또한 산화되게 되기 때문에, 게이트 절연막(2)보다도 더 두꺼운 게이트 절연막(6)이 레지스트 패턴(31)으로 덮여 있던 부분에 형성된다. 또한, 필드 에지인 에지 부분(5e)에서는, 남아 있던 제 1 절연막(15)이 산화되어 게이트 절연막(2)과 분리 절연막(5)에 연속하는 중간 절연막(12)이 형성된다.
M0S 트랜지스터의 게이트 전극이 되는, 인을 도핑한 도핑 폴리실리콘과 텅스텐 실리사이드막을 퇴적한다. 텅스텐 실리사이드막 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라서 도핑 폴리실리콘막과 텅스텐 실리사이드막을 건식 에칭하는 것에 의해, 도핑 폴리실리콘막(3a)과 텅스텐 실리사이드막(3b)으로 구성되는, MOS 트랜지스터의 게이트 전극(3)을 형성한다. 그 후, 게이트 전극(3)을 마스크로 하여 이온 주입에 의해 실리콘 기판(1)에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성한다. 그 후, 도시하지 않은 층간 절연막을 형성한 후, 이 층간 절연막에 콘택트 홀, 금속 배선 등을 형성한다.
즉, 도 3에 나타낸 공정에서는, 노출한 주표면(1f)에 게이트 절연막(2)을 형성하고, 또한 분리 절연막(5)과 게이트 절연막(2) 사이에 잔존한 제 1 절연막(15)의 두께를 증가시켜 중간 절연막(12)을 형성한다. 게이트 절연막(2)과 중간 절연막(12)과 분리 절연막(5)의 위에 게이트 전극(3)을 형성한다.
이와 같이 구성된, 본 발명에 따른 반도체 장치에서는, 도 3에 도시하는 바와 같이, 게이트 절연막(2)으로부터 중간 절연막(12)을 거쳐서 분리 절연막(5)에 이를 때까지, 실리콘 산화막으로 이루어지는 절연막의 두께는 단계적으로 두껍게 된다. 그 결과, 종래와 같이 분리 절연막(5)의 부분에서의 결점이 생기는 일은 없다. 그 결과, 이 절연막 상에 게이트 전극(3)을 형성하여도, 게이트 전극(3)에 전계 집중이 발생하는 것을 방지할 수 있어, 전계 효과형 트랜지스터 성능의 악화를 방지할 수 있다.
(실시예 2)
도 8을 참조하면, 본 발명의 실시예 2에 따른 반도체 장치에서는, 분리 절연막(5)에 오목부(5u)가 마련되어 있지 않은 점에서, 실시예 1에 따른 반도체 장치와 다르다. 분리 절연막(5)에는 오목부(5u)가 마련되어 있지 않기 때문에, 분리 절연막의 제 1 정상면(5t)이 높이는 거의 일정하게 형성되어 있다.
다음에, 도 8에 나타내는 반도체 장치의 제조 방법에 대하여 설명한다. 도 9를 참조하면, 우선, 실시예 1과 마찬가지의 공정에 따라서 트랜치(4), 분리 절연막(5), 제 1 절연막(15)을 형성한다. 다음에, 주표면(1f) 상에 레지스트 패턴(32)을 형성한다. 모든 필드 에지, 즉 활성 영역(50a)과 분리 영역(50b)의 경계 부분인 에지 부분(5e)과, 분리 절연막(5)을 레지스트 패턴(32)이 덮는다.
도 10을 참조하면, 레지스트 패턴(32)을 마스크로 하여 제 1 절연막(15)을 에칭한다. 이 때, 모든 필드 에지인 에지 부분(5e)이 레지스트 패턴(32)으로 덮여져 있기 때문에, 희불화수소산의 오버에칭에 의한 분리 절연막(5)의 결점을 방지할 수 있다.
또한, 모든 분리 절연막(5)이 레지스트 패턴(32)으로 덮여져 있기 때문에, 희불화수소산의 에칭에 의해서 분리 절연막(5)이 얇게 되는 경우는 없다. 그 결과, 소스 및 드레인 영역(1s, 1d)의 형성을 위한 이온 주입 시에, 주입 이온이 분리 절연막(5)을 관통하기 어렵게 된다.
도 11을 참조하면, 레지스트 패턴(31)을 제거한 후, 실리콘 기판(1)의 주표면(1f)에 두께가 5㎚ 정도인 열산화막을 형성하여 게이트 절연막(2)을 형성한다. 이전 공정에서, 레지스트 패턴(31)으로 덮여 있었던 필드 에지에는, 실리콘 기판(1)의 주표면(1f)에 게이트 절연막이 남아 있는 상태이고, 또한 산화되게 되기 때문에, 게이트 절연막(2)보다도 더 두꺼운 게이트 절연막(6)이 레지스트 패턴(31)으로 덮여 있던 부분에 형성된다. 또한, 필드 에지인 에지 부분(5e)에서는, 남아 있던 제 1 절연막(15)이 산화되어 게이트 절연막(2)과 분리 절연막(5)과 연속하는중간 절연막(12)이 형성된다.
도 8을 참조하면, MOS 트랜지스터의 게이트 전극이 되는, 인을 도핑한 도핑 폴리실리콘과 텅스텐 실리사이드막을 퇴적한다. 텅스텐 실리사이드막 상에 레지스트 패턴을 형성하여, 이 레지스트 패턴을 따라서 도핑 폴리실리콘막과 텅스텐 실리사이드막을 건식 에칭함으로써, 도핑 폴리실리콘막(3a)과 텅스텐 실리사이드막(3b)으로 구성되는, MOS 트랜지스터의 게이트 전극(3)을 형성한다. 그 후, 게이트 전극(3)을 마스크로서 이온 주입에 의해 실리콘 기판(1)에 불순물 이온을 주입하여 소스 및 드레인 영역을 형성한다. 그 후, 도시하지 않는 층간 절연막을 형성한 후, 이 층간 절연막에 콘택트 홀, 금속 배선 등을 형성한다.
이와 같이 구성된, 본 발명의 실시예 2에 따른 반도체 장치도 실시예 1에 따른 반도체 장치와 마찬가지의 효과가 있다.
또한, 이상의 실시예에서는, 게이트 절연막, 중간 절연막 및 분리 절연막이 실리콘 산화막인 예를 나타내었지만, 이들 막이, 질소를 포함하는 막으로서 실리콘 질화산화막 등이어도 좋다. 또한, 상기 세 개의 절연막의 전부가 같지 않고, 실리콘 산화막과 실리콘 질화산화막을 조합하여도 좋다. 분리 절연막과 게이트 절연막과 중간 절연막은 거의 동일한 조성을 갖고 있으면 되기 때문에, 분리 절연막과 게이트 절연막과 중간 절연막 중 어느 하나 또는 둘을 실리콘 질화산화막으로 하고, 나머지를 실리콘 산화막으로 하여도 좋다. 분리 절연막과 게이트 절연막과 중간 절연막 모두를 실리콘 질화산화막으로 하여도 좋다.
본 발명에 따르면, 전계 집중을 방지하여, 트랜지스터의 능력을 저하시키지 않는 반도체 장치를 제공할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 주표면을 갖고, 그 주표면에 트랜치가 형성된 반도체 기판과,
    상기 트랜치를 충전하여, 제 1 정상면을 갖는 분리 절연막과,
    상기 주표면의 위에 형성되어, 제 2 정상면을 갖는 게이트 절연막과,
    상기 게이트 절연막과 상기 분리 절연막 사이에서 상기 주표면 상에 형성되어, 제 3 정상면을 갖는 중간 절연막과,
    상기 제 1 내지 제 3 정상면의 위에 형성된 게이트 전극을 구비하되,
    상기 분리 절연막과 상기 게이트 절연막과 상기 중간 절연막은 거의 동일한 조성을 갖고,
    상기 주표면에서 상기 제 1 정상면까지의 높이를 h1로 하고, 상기 주표면에서 상기 제 2 정상면까지의 높이를 h2로 하며, 상기 주표면에서 상기 제 3 정상면까지의 높이를 h3이라고 하면, 상기 높이 h1, h2 및 h3은 h2<h3<h1로 나타내는 관계를 만족하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 정상면은 연속하여 계단 형상으로 형성되고, 또한, 상기 제 1 내지 제 3 정상면은 상기 주표면에 대하여 거의 평행하게 형성되는 반도체장치.
  3. 반도체 기판의 주표면에 트랜치를 형성하는 공정과,
    상기 트랜치를 충전하는 분리 절연막을 형성하는 공정과,
    상기 분리 절연막에 연속하여 상기 주표면을 덮는 제 1 절연막을 형성하는 공정과,
    상기 분리 절연막에 연속하는 상기 제 1 절연막의 부분을 덮고, 또한 상기 제 1 절연막의 다른 부분을 노출시키는 마스크층을 상기 제 1 절연막 상에 형성하는 공정과,
    상기 마스크층을 마스크로 하여 상기 마스크층으로부터 노출한 상기 제 1 절연막의 부분을 에칭하여 상기 주표면을 노출시키는 공정과,
    노출된 상기 주표면에 게이트 절연막을 형성하고, 또한 상기 분리 절연막과 상기 게이트 절연막 사이에 잔존한 상기 제 1 절연막의 두께를 증가시켜 중간 절연막을 형성하는 공정과,
    상기 게이트 절연막과 상기 중간 절연막과 상기 분리 절연막 상에 게이트 전극을 형성하는 공정
    을 포함한 반도체 장치의 제조 방법.
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