KR100258162B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 분리된 트랜치를 갖는 반도체 소자는 접촉홀에 노출된 소자 영역의 측벽 부분을 덮는 실리사이드층을 포함한다. 확산층들이 형성되고 각각의 확산층은 실리사이드층들 중 하나의 층과 자기 정렬된 부분을 포함한다. 그러한 반도체 소자를 제조하는 방법은 접촉홀을 형성하는 단계, 고용융점을 갖는 금속을 증착하는 단계 및 그 후 실리사이드로부터 불순물을 확산함으로써 자기 정렬 확산층을 형성하는 단계를 포함한다.
Description
본 발명은 고밀도 및 고집적화를 증진하는 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 분리된 트랜치를 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 접촉부의 구조 및 그 제조 방법에 관한 것이다.
트랜치에 의해 형성된 분리 영역을 갖는 반도체 소자는 종래의 장치이다. 트랜치는 반도체 기판의 표면 내에 형성된 후, 실리콘 산화물로 채워진다. 게이트 전극 및 확산층이 형성된 후, 최종 적층막의 전표면은 층간 절연막으로 덮인다. 절연막 내에 접촉홀이 형성된다. 접촉홀 내에는 금속막이 형성된 후 패터닝되어 배선을 형성한다. 이러한 반도체 소자가 갖는 문제점은 반도체 소자의 고집적화로부터 발생된 미세 구조의 보급으로 인해 접합 누설 전류 특성이 저하된다는 점이다. 특히, 평면도에서 알 수 있는 바와 같이 반도체 소자의 치수가 미세 구조의 보급으로 인해 감소되기 때문에, 접촉홀과 확산층간의 위치 편향의 여유가 감소된다. 그 결과, 접촉홀은 확산층의 외부로 부분적으로 연장되기 쉽다. 따라서, 접촉홀 내에 채워진 배선용 금속막이 회로와 확산층을 단락시켜 접합 누설 전류 문제점을 더욱 악화시키게 된다.
일본 특허 공개공보 제 62-190847호에는 이러한 문제점의 해결 방안이 제시되어 있다. 특히, 이 공보에는 분리 영역을 채우는 실리콘 산화막과 기판 사이에 실리콘 질화막이 삽입된다. 그러나, 이러한 종류의 구조는 기판의 열 팽창 계수와 실리콘 질화막의 열 팽창 계수 사이의 차가 인지할 수 있을 정도이며 열 응력으로 인한 가열 중에 기판에 결함을 일으킨다는 또 다른 문제점을 발생시킨다. 이러한 결함은 접합 누설을 더욱 더 악화시킨다.
일본 특허 공개공보 제 60-128662호에는 상술된 문제점들에 대한 또 다른 해결 방안이 제시되어 있다. 다결정 실리콘으로 접촉홀을 채워서 실리콘으로부터 불순물을 확산시키는 해결 방안이 제시되어 있다. 이러한 구조의 문제점은 900 ℃ 이상의 온도로 되지 않고는 다결정 실리콘으로부터 불순물이 확산될 수 없다는데 있다. 그러한 고온은 반도체 소자를 구성하는 다양한 확산층 및 다른 층들의 불순물 분포를 변화시킨다.
본 발명의 목적은 연장된 접촉홀 구조를 가지며 미세 구조에 기인하는 접합 누설 전류의 증가를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 소자는 실리콘 기판을 포함한다. 소자 영역은 실리콘 기판 내에 트랜치를 형성한 후, 이 트랜치를 절연 물질로 채움으로써 형성된 분리 영역에 의해 경계가 정해진다. 층간 절연막은 분리 영역이 형성된 실리콘 기판 상에 형성된다. 접촉홀은 층간 절연막을 통해 연장되어 소자 영역의 측벽이 접촉홀에 부분적으로 노출된다. 확산층들은 소자 영역 내에 형성되며, 각각의 확산층은 고 용융점을 갖는 금속의 실리사이드층으로 구성되며 접촉홀에 노출된 소자 영역의 부분 및 실리사이드층과 자기 정렬되는 부분을 덮는다. 배선들 각각은 확산층들 중 하나의 실리사이드층에 접속된다.
본 발명의 반도체 소자를 제조하는 방법은 실리콘 기판 표면에 트랜치를 형성하여 그 트랜치를 절연 물질로 채워서 소자 영역의 경계를 정하는 분리 영역을 형성하는 단계를 포함한다. 분리 영역에 접촉되는 제1 확산층은 소자 영역의 표면 상에 선택적으로 형성된다. 층간 절연막이 실리콘 기판의 전표면 상에 형성된 후 층간 절연막을 통해 제1 절연층으로 연장되어 소자 영역의 측벽이 접촉홀에 부분적으로 노출되는 접촉홀이 형성된다. 고 용융점을 갖는 금속을 함유한 막은 실리콘 기판의 전표면 상에 형성되며 최종 적층막은 가열되어 접촉홀의 소자 영역부 내에 금속의 실리사이드층을 형성한다. 실리사이드층과 각각 자기 정렬된 제2 확산층이 형성된다. 접촉홀은 형성된 후 패터닝되어 상기 금속을 함유한 막 및 도전막의 이중층 구조로 각각 구성된 배선을 형성한다.
도 1-3은 종래의 반도체 소자를 제조하는 단계의 순서를 보여주는 단면도.
도 4 및 도 5는 종래의 반도체 소자의 문제점을 설명하는 단면도.
도 6은 또 다른 종래의 반도체 소자를 도시한 단면도.
도 7은 또 다른 종래의 반도체 소자를 도시한 단면도.
도 8-19는 본 발명을 실현하는 반도체 소자를 제조하는 단계의 순서를 도시한 단면도.
도 20-22는 본 발명의 대안적 실시예를 나타내는 단계의 순서를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2A : 실리콘 산화물
3 : 게이트 절연막
4 : 게이트 전극
6 : 층간 절연막
15 : 티타늄 질화막
16-1, 16-2 : 티타늄 실리사이드층
17-1, 17-2 : N형 확산층
본 발명을 좀더 잘 이해하도록, 도 1에 도시된 분리된 트랜치를 갖는 종래의 반도체 소자가 간략히 참조될 것이다. 도시된 바와 같이, 반도체 소자는 표면에 트랜치가 형성된 P형 실리콘 기판(1)을 포함한다. 실리콘 산화막(2)는 기판(1)의 트랜치 내에 채워져 분리 영역을 형성한다. 게이트 전극(4)는 게이트 절연막(3)의 매개물을 갖는 기판(1) 상에 형성된다. N+형 확산층[5-1 및 5-2(소스 및 드레인)]이 또한 기판(1) 상에 형성된다. 이들 단계에 의해, MOSFET가 제조된다. 그 후, 적층막 표면은 층간 절연막(6)으로 덮인다. 그 후, 도 2에 도시된 바와 같이, 접촉홀(7-1 및 7-2)가 절연층(6) 내에 형성된다. 도 3에 도시된 바와 같이, 배선용 금속막이 형성된 후 패터닝되어 배선(8-1 및 8-2)가 형성된다.
그러나, 도 1에 도시된 반도체 소자가 갖는 문제점은 앞서 설명된 바와 같이 반도체 소자의 고집적화로부터 발생된 미세 구조의 보급으로 인해 접합 누설 전류 특성이 저하된다는 점이다. 특히, 평면도에서 알 수 있는 바와 같이 반도체 소자의 치수가 미세 구조의 보급으로 인해 감소되기 때문에, 접촉홀(7-1 및 7-2)와 확산층(5-1 및 5-2)간의 위치 편향의 여유가 감소된다. 그러므로, 접촉홀(7-1 및 7-2)는 확산층(5-1 및 5-2)의 외부로 부분적으로 연장되기 쉽다.
우연한 위치 편향을 제외하고, 확산층(5-1 및 5-2)의 치수가 의도적으로 감소되어 접촉홀(7-1 및 7-2)가 확산층(5-1 및 5-2)의 외부로 부분적으로 연장될 수도 있다. 도 4는 이러한 종류의 구조, 즉, 상술된 연장형 접촉홀 구조를 보여준다. 도시된 바와 같이, 접촉홀(7-1A 7-2A)이 이방성 에칭에 의해 형성되면, 홀(7-1A 및 7-2A)의 하부는 다음의 이유로 인해 확산층(5-1A 및 5-2A) 외부의 확산층[5-1A 및 5-2A(소스 및 드레인)]의 표면 하부에 위치된다. 일반적으로, 층간 절연막(6)의 두께 및 제조 중의 에칭 속도는 일정하지 않다. 이것으로서, 도 4에 도시된 적층막은 최악의 경우에도 확산층(5-1A 및 5-2A)의 표면을 노출하기에 충분히 깊게 에칭된다. 도 5에 도시된 바와 같이, 접촉홀(7-1A 및 7-2A)이 배선용의 금속 막으로 채워지면, 배선(8-1A 및 8-2A)은 확산층(5-1A 및 5-2A)에 인접하며 기판(1)과 층(5-1A 및 5-2A) 사이의 인터페이스보다 깊은 기판(1) 부분과 접촉하여 단락이 발생된다. 이것은 접합 누설 전류 문제점을 보다 더 악화시킨다. 그러한 사건 발생이 비록 위험하지 않더라도 확산층(5-1A 및 5-2A)의 접합 길이가 상당히 큰 경우, 증가된 접합 깊이는 반도체 소자의 미세 구조화를 방해하게 된다.
도 6은 상술된 문제점을 해결하기 위해 상기의 일본 특허 공개공보 제 62-190847호에 제시된 반도체 소자가 도시되어 있다. 도시된 바와 같이, 실리콘 질화막(2-1)은 분리 영역을 채우는 실리콘 산화막(2-2)과 기판(1) 사이에 삽입된다. 그러나, 이러한 종류의 구조는 기판(1)의 열 팽창 계수와 실리콘 질화막(2-1)의 열 팽창 계수 사이의 차가 인지할 수 있을 정도이며 열적 스트레스로 인한 가열 중에 기판에 결함을 일으킨다는 또 다른 문제점을 발생시킨다. 이러한 결함은 또한 접합 누설을 더욱 더 악화시킨다.
또한, 도 7은 상술된 일본 특허 공개공보 제 60-128662호에 제시된 반도체 소자가 도시되어 있다. 도시된 바와 같이, 접촉홀(7-1A 및 7-2A)은 각각 다결정 실리콘(9-1 및 9-2)로 채워져 실리콘(9-1 및 9-2)로부터 불순물이 확산된다. 이러한 구조의 문제점은 900 ℃ 이상의 온도로 되지 않고는 다결정 실리콘으로부터 불순물이 확산될 수 없다는데 있다. 그러한 고온은 반도체 소자를 구성하는 다양한 확산층 및 다른 층들의 불순물 분포를 변화시킨다.
이하, 본 발명에 따른 반도체 소자의 양호한 실시예가 기술될 것이다. 도시된 실시예에서, 도 1-7에 도시된 소자와 동일한 구조적 소자는 동일한 참조 번호로 표시하였다.
도 8-19를 참조하면, 본 발명을 실현하는 반도체 소자 및 그 제조 방법이 도시된다. 먼저, 도 8에 도시된 바와 같이, 트랜치(10)은 P형 실리콘 기판(1)의 표면 에 형성되어 예를 들어 평면도에서 알 수 있는 바와 같이 사각형을 갖는 소자 영역을 형성한다. 도 9에 도시된 바와 같이, 트랜치(10)은 예를 들어, 실리콘 산화물(2A)로 채워진다. 도 10에 도시된 바와 같이, 게이트 절연막(3)이 형성된 후, 게이트 전극(4) 및 N+형 확산층[5-1A 및 5-2A(소스 및 드레인)]이 형성된다. 확산층(5-1A 및 5-2A)은 1 x 1020㎝-3내지 1 x 1021㎝-3의 불순물 농도 및 약 0.1 ㎛의 접합 깊이를 갖는다. 그 후, 도 11에 도시된 바와 같이, 층간 절연막(6)이 형성된다.
그 후, 도 12에 도시된 바와 같이, 포토리소그래피에 의해 포토레지스트 막(11) 내에 접촉홀(12-1 및 12-2)가 형성된다. 도 13에 도시된 바와 같이, 상기 포토레지스트 막(11)이 마스크로서 작용하며 이방성 에칭에 의해 접촉홀(7-1A 및 7-2A)이 층간 절연막(6) 내에 형성된다. 이방성 에칭은 예를 들어, 실리콘에 대해 사용가능한 충분한 선택비를 갖는 CF4가스를 사용하여 플라스마 에칭으로서 수행된다. 접촉홀(7-1A 및 7-2A) 각각은 0.25 ㎛ 내지 0.5 ㎛의 직경을 갖는다. 도 13에 도시된 단계에서, 도 4의 구조와 관련하여 상술된 목적으로 확산층(5-1A 및 5-2A)의 표면이 노출된 후에도 이방성 에칭이 계속된다. 그 결과, 실리콘 산화막(2A)의 표면에서 측정할 때 150 ㎚ 내지 200 ㎚의 깊이까지 에칭이 계속될 수도 있다.
그 후, 도 14에 도시된 바와 같이, 포토레지스트 막(11)이 제거된다. 도 15에 도시된 바와 같이, 10 ㎚의 티타늄 막(13) 및 50 내지 100 ㎚ 두께의 티타늄 막(14)가 도 14의 적층막의 전표면 상에 순차적으로 형성된다.
도 15에 도시된 적층막은 질소 또는 유사한 분위기에서 700 ℃ 이상의 온도에서만 적어도 10초 동안, 예를 들어 800 ℃에서 1분간 가열된다. 그 결과, 도 16에 도시된 바와 같이, 티타늄 막(13)이 기판(1)의 실리콘과 반응하기 때문에 20 ㎚ 내지 30 ㎚ 두께의 티타늄 실리사이드(TiSiX;X = 1 내지 2)층(16-1 및 16-2)이 형성된다. 동시에, 기판(1)과 접촉하지 않는 부분들은 거의 전체적으로 질화되어 티타늄 질화막(TiN) 막(15)이 형성된다. 이 경우, N+형 확산층(5-1A 및 5-2A) 내에 존재하는 N형 불순물(비소 또는 인)이 TiSiX층(16-1 및 16-2) 내로 도입되고 층(16-1 및 16-2)를 통해 기판(1)과 접촉된 부분으로 확산된다. 입자 크기에 따라 한가지 특징 내지 두가지 특징들에 의해 기판(1)에서 확산 계수 이상의 계수로 티타늄 실리사이드층(16-1 및 16-2) 내의 N형 불순물의 확산이 일어난다는 것을 주목할 만하다. 그 결과, 도 17에 도시된 바와 같이, N형 확산층(17-1 및 17-2)이 티타늄 실리사이드층(16-1 및 16-2)과 자기 정렬되면서 형성된다. N형 확산층(17-1 및 17-2)는 각각 N+형 확산층(5-1A 및 5-2A)에 접속된다. 이 상태에서, 티타늄 실리사이드층(17-1 및 17-2)은 기판(1)의 P형 부분과 직접 접촉되는 것이 방지된다. 그 후, 도 19에 도시된 바와 같이, 배선(8-1B 및 8-2B)가 형성되어 반도체 소자 또는 IC(집적 회로)가 완성된다.
상술된 바와 같이, 도시된 실시예에서, 트랜치가 P형 실리콘 기판(1)의 표면 내에 형성된 후, 실리콘 산화물(2A)로 채워져 소자 영역을 형성한다. 층간 절연막(6)은 소자 영역을 구비한 기판(1) 상에 형성된다. 접촉홀(7-1A 및 7-2A)은 소자 영역의 측벽 부분을 노출하면서 절연막(6)을 통해 연장된다. 확산층(5-1A 및 5-2A)이 소자 영역 내에 제공되며, 확산층 각각은 티타늄 실리사이드층(16-1 및 16-2) 및 티타늄 실리사이드층(16-1 및 16-2)와 자기 정렬된 부분(17-1 및 17-2)을 갖는다. 배선(8-1B 및 8-2B)들 각각은 티타늄 실리사이드층(16-1 및 16-2)에 접속된다.
티타늄 실리사이드층(16-1 및 16-2) 각각은 반드시 배선(8-1B 및 8-2B)과 N+형 확산층(5-1A 5-2A) 사이에 삽입된다. 배선(8-1B 및 8-2B)들 각각은 이중 층 구조로 제공된 알루미늄-실리콘-구리(Al-Si-Cu) 합금막 및 티타늄 질화막으로 구성된다. 이러한 구성은 N+형 확산층(5-1A 5-2A) 각각이 티타늄 실리사이드층(16-1 및 16-2)과 기판의 P형 부분 사이에 삽입되어 있다는 사실과 관련하여 배선(8-1B 및 8-2B)이 기판(1)의 P형 부분과 직접 접촉되는 것을 방지한다. 더우기, 도시된 실시예는 열 응력으로 인한 결함이 없으므로 접합 누설 전류를 감소시킨다. 게다가, 본 실시예는 900 ℃ 이상의 온도를 사용하여 가열하는 단계가 제거되었으며, 그렇지 않으면 불순물 분포가 변화되며 반도체 소자의 전기적 특성에 영향을 미친다.
도 20-22는 본 발명의 대안적 실시예를 도시한다. 이 실시예는 티타늄 질화막(15) 및 티타늄 실리사이드층(16-1 및 16-2)을 형성하는 단계까지는 앞의 실시예와 동일하다(도 20 참조). 이하, 본 실시예에서는 인 또는 비소의 이온 주입에 의해 주입층(19-1 및 19-2)이 형성된다. 그 후, 주입층(19-1 및 19-2)을 활성화하여 티타늄 실리사이드층(16-1 및 16-2)로부터 불순물이 기판(1)로 확산되도록 최종 적층막이 800 ℃에서 30초간 가열된다. 그 결과, 도 21에 도시된 바와 같이, N형 확산층(17-1A 및 17-2A)이 형성되며 N+형 확산층(5-1A 및 5-2A) 각각에 접속된다. 이러한 공정은 충분한 양의 불순물이 티타늄 실리사이드층(16-1 및 16-2)와 기판(1) 사이에 존재하도록 한다. 마지막으로, 도 22에 도시된 바와 같이, 이전 실시예에서와 같이, 배선층(8-1C 및 8-2C)이 형성되어 IC가 완성된다.
상기 대안적 실시예의 경우, 티타늄 실리사이드층과 자기 정렬되는 N형 확산층의 확실한 형성을 촉진할 수 있다.
비록 주입층(19-1 및 19-2)은 N+형 확산층(5-1A 및 5-2A)보다 깊게 형성되어 도시되어 있지만, 티타늄 실리사이드층(16-1 및 16-2) 내에 주입되는 불순물에 대해 충분한 에너지로 인해 주입이 영향을 받을 수도 있다.
실험은 도시된 실시예들 각각이 도 6에 도시된 종래의 반도체 소자와 비교하여 2가지 특징들에 의해 접합 누설 전류를 감소한다.
본 실시예에서 고 용융점을 갖는 금속으로서 사용된 티타늄은 예를 사용하여 텅스텐(W) 또는 탄탈(Ta)로 대체될 수도 있다. 본 실시예는 고 용융점을 갖는 금속을 함유한 막으로서 이중 층 구조로 제공된 티타늄 질화막 및 티타늄 막에 집중되어 있다. 그러나, 주요 요지는 그러한 막들이 실리콘 기판과 접촉된 부분에서 실리사이드 막을 형성하며, 양호하게는 장벽 막으로 덮인다는 점이다. 예를 들어, TaN 막 및 Ta 막, TiW 또는 TiN 막 및 TiW 막으로 이루어진 막이 사용될 수도 있다. 물론, 본 발명은 분리 영역으로 계획적으로 연장되는 구조와 구별되는 바와 같이, 비정렬에 기인하여 접촉홀이 우연히 분리 영역으로 연장되는 구조에 응용된다.
요약하면, 본 발명에 따르면, 반도체 소자는 고용융점을 가지며 접촉홀에 노출된 소자 영역의 부분을 덮는 금속으로 실현되는 실리사이드층을 포함한다. 실리사이드층은 확산층에 인접한 실리콘 기판의 부분과 배선이 직접 접촉되는 것을 방지한다. 열 응력으로 인한 결함이 제거된다는 사실과 함께 계획적으로 연장된 접촉홀 구조에서도 접합 누설 전류가 증가되는 것을 방지한다. 다른 방법을 설명하면, 확산층 및 그에 따른 접합 캐패시턴스의 영역이 감소된다. 이것은 반도체 소자의 미세 구조 및 고속 동작에 상당한 양을 기여한다.
본 기술 분야의 숙련자들은 본 발명의 범위에서 벗어남 없이 본 발명의 기술을 전수하여 다양한 변형이 가능할 것이다.
Claims (10)
- 반도체 소자에 있어서,실리콘 기판;상기 실리콘 기판에 트랜치를 형성한 후 이 트랜치를 절연 물질로 채움으로써 형성된 분리 영역에 의해 경계가 정해지는 소자 영역;상기 분리 영역이 형성되어 있는 상기 실리콘 기판 상에 형성된 층간 절연막;상기 절연막을 통해 연장되어 상기 소자 영역의 측벽들이 접촉홀에 부분적으로 노출되는 접촉홀;상기 소자 영역에 형성되어 있으며, 각각이 고 용융점을 갖는 금속의 실리사이드층으로 구성되며 상기 접촉홀에 노출된 상기 소자 영역의 부분과 상기 실리사이드층과 자기 정렬된 부분을 덮는 확산층; 및각각이 상기 확산층들 중 하나의 확산층의 상기 실리사이드층에 접속되는 배선들을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 실리사이드층들 중 관련된 층에 접속된 상기 배선들 각각의 측면에 구비되어 있으며, 고 용융점을 갖는 금속과 동일한 성분을 함유하고 있는 장벽 막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 실리사이드층들 각각은 티타늄 실리사이드층을 포함하며 상기 장벽 막은 티타늄 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 소자를 제조하는 방법에 있어서,(a) 실리콘 기판의 표면에 트랜치를 형성한 후, 이 트랜치를 절연 물질로 채워서 소자 영역의 경계를 정하는 분리 영역을 형성하는 단계;(b) 상기 소자 영역의 표면 상에 상기 분리 영역과 접촉되는 제1 확산층을 선택적으로 형성하는 단계;(c) 상기 실리콘 기판의 전표면 상에 층간 절연막을 형성한 후 상기 층간 절연막을 통해 상기 제1 절연층까지 연장되어 상기 소자 영역의 측벽이 접촉홀에 부분적으로 노출되는 접촉홀을 형성하는 단계;(d) 상기 실리콘 기판의 전표면 상에 고용융점을 갖는 금속을 함유한 막을 형성한 후 최종 적층막을 가열하여, 상기 접촉홀의 소자 영역 부분 내에 상기 금속의 실리사이드층을 형성하며, 상기 실리사이드층과 각각 자기 정렬되며 상기 제1 확산층에 접속된 제2 확산층을 형성하는 단계; 및(e) 도전막을 형성한 후 이 도전막을 패터닝하여, 상기 금속을 함유한 막 및 도전막의 이중 층 구조로 각각 구성된 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,(f) 티타늄 막 및 티타늄 질화막을 이 순서로 순차적으로 형성하여 상기 금속을 함유한 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 금속은 티타늄을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,(f) 티타늄 막 및 티타늄 질화막을 이 순서로 순차적으로 형성하여 상기 금속을 함유한 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 제1 확산층과 동일한 도전형의 불순물이 상기 실리사이드층을 통해 주입된 후 가열 단계가 재수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 금속은 티타늄을 함유하고 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서,(f) 티타늄 막 및 티타늄 질화막을 이 순서로 순차적으로 형성하여 상기 금속을 함유한 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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