JPS63108752A - エツチング方法 - Google Patents

エツチング方法

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JPS63108752A
JPS63108752A JP25505086A JP25505086A JPS63108752A JP S63108752 A JPS63108752 A JP S63108752A JP 25505086 A JP25505086 A JP 25505086A JP 25505086 A JP25505086 A JP 25505086A JP S63108752 A JPS63108752 A JP S63108752A
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JP
Japan
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etching
layer
photoresist
gas
etched
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JP25505086A
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Keiji Shinohara
啓二 篠原
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ハ、アルミニウムまたはアルミニウム合金のエツ
チング方法に関し、特にフォトレジストによるバターニ
ングを正確に行うエツチング方法に関する。
〔発明の概要〕
本発明は、M又はAl合金にフォトレジスト配線パター
ンをエツチングにより形成する方法に於いて、このエツ
チング処理工程中にM又はM合金の側壁を酸化する事に
よって、フォトレジストパターン通りの正確な配線パタ
ーンを得る事を可能にしたものである。
〔従来の技術〕
超LSIの集積度が向上して、最小線幅1g以下の製品
が市場に出現するのも目前の状況にある。
この高集積度化の実現に大きく寄与しているものの一つ
が、多層配線技術である。これは、通常アルミニウムの
ドライエツチングが用いられている。
ドライエツチングには多くの方法があるが、現在異方性
ドライエツチングの主流となっているのは、反応性ドラ
イエツチング(RIE)法又は比較的高い圧力で使用さ
れるプラズマエンチング法である。
プラズマエツチング法とはio−’〜I TorrのC
F4ガスをプラズマ中で解離して、 CF4  →  CF3 +F” →  CF2  +2F” →  C+4F” のように活性ラジカルF“を生成し、これによりStを
エツチングする方法である。StはF“と反応して、 Si+4F”→5iFa SiO2+ 4 ’f?”→SiF4 +Ohといった
揮発性の高いSiF4を生成する。プラズマエツチング
は等方的に行われる。MのエツチングにはBCI、 、
CC1,等の塩素系ガスが用いられるが、まず表面のA
l zO、被膜を除去することが必要である。
一方、反応性イオンエツチング(RIE)法とは、ウェ
ーハをカソードに配置し、リアクタの壁全体′  をア
ノードとし、13.56MH,の高周波電力を印加させ
、ラジカルのみでなくイオンをも用いてエツチングする
方法である。この方法によると、垂直に入射してくるイ
オンの衝撃により異方性エツチングが可能となり、At
上のAl z Oxの除去が容易であり、良好なエツチ
ングが可能となる。(工業調査会 1984年4月25
日発行 「最新LSIプロセス技術J  P、P、28
3〜289) 〔発明が解決しようとする問題点〕 現在、VLSIの配線材料にはM又はM合金膜が多く使
用されている0Mのエツチングには主にCltを含むガ
ス又はCIを発生するガス系が用いられているが、基本
的にはMとCtの化学反応が利用されている。その為、
表面のMの酸化膜層を除去すれば、MとCtの反応は自
発的に進行する。エツチングは化学反応なので、被エツ
チング体の形状は等方性となる。この反応を利用しかつ
異方性の形状を得る為には、側壁保護効果が用いられる
。一般に側壁保護効果を得る為にレジストからの分解物
が利用されているが、レジストからの分解物が、不十分
であったり、MのエッチャントであるClの濃度が過剰
な時などはAIの断面形状は第3図に示す様に逆テーパ
ーになってしまう。テーパーの底の部分のA点に於いて
は、テーパーの上部のB点に較べてフォトレジストの分
解物が十分付着しないので、フォトレジストの分解物に
よりカバーされているB点よりも早くエツチングが進行
する。
M配線層の断面形状が逆テーパーになると■ 配線抵抗
値がその分上昇する、 ■ 第5図に示されるように眉間絶縁膜、及びバッシヘ
ーション膜のカバレッジが悪くなり、平坦化が困難とな
る。さらに図中のCで示される点にストレスが入りやす
くなる。またCの点に巣が発生して、傍の平坦化膜によ
ってもそれを除去することができない事もある、■ 第
4図の点線で示されるようにコンタクトホール上のM配
線層の加工時にそれが逆テーパーとなると、下の拡散層
6までRIEイオンが侵入しそれがエツチングされてし
まう可能性がある という問題点がある。またこの逆テーパーの発生を防止
する為にCI濃度を十分下げる又は側壁保護効果を増す
様なカーボン系のガス(Depoガス)を添加する方法
では、 ■ Mに対するエツチングレートが低下するので、エツ
チング時間が長くなりスルーブツトが低下する、 ■ 同様な理由によりマスクとの選択比がとりにくい、 ■ Depoガス添加ではポリマーからなるダストの発
生原因となる、 という様な新たな問題が発生する。
〔問題を解決するための手段〕
本発明に於いては、MまたはAl合金上にレジスト層を
選択的に形成し、該レジスト層をマスクにして上記へ!
またはAt合金を選択的にエツチングするエツチング方
法において、上記エツチングの途中で上記AIまたはA
Z合金の側壁を酸化する工程により上記問題点を解決し
た。
〔作用〕
八!のRIE時には、Mの側壁に主にレジスト分解物か
らなるカーボン(炭素)系の保護膜が形成される。CI
ラジカルが過剰となり易いオーバーエッチ時には、側壁
保護効果が比較的弱くなり易い下地付近(第3図A点)
でサイドアタック反応がおこり・その結果逆テーパーの
形状が発生し易かった。そこで、本発明に於いてはジャ
ストエッチ後にOtプラズマ処理を行って、Mの側壁に
酸化膜層を形成した。 AIの酸化膜層はCI系のラジ
カルではエツチングされず、またイオンに対しても入射
などのスパッタリング効果が存在しない限りエツチング
されることがない。原理的にはMの側壁にはイオンの入
射はほとんどないので、オーバーエッチ時のCt系ラジ
カルによるサイドアツタツク反応は防止され逆テーパー
の形状の発生を防止する事ができる。Otプラズマ処理
により下地表面にもに! z Oを膜が形成されるが、
これは垂直方向に入射するイオンにより叩かれてエツチ
ング除去されるので、残存するMのオーバーエツチング
に障害とはなることはない。
本発明の02プラズマ処理に使用するガスは、純粋0□
に限らず、放電により0を発生する様な物質又は0□を
含む2種以上の混合ガスであっても良い。
〔実施例〕
第1図Aに示されるように、SiO□層1に被エツチン
グ膜であるM−3i(1χ)JW2を1.2μ厚に、さ
らにその上にフォトレジスト3を1.3μ厚に形成して
、フォトレジストに配線パターンを形成する。
次に、B C1、/ C12を主とする混合ガスを4.
7Paの圧力で流して、0.21W/−のパワー密度で
AI −5i層2をエツチングする。
第1図Bに示されるように、SiO□層1が露出した時
点で(396,2nmのMの発光スペクトルの低下によ
り検知)上記エツチングを中断する。
次に02ガスを4.7Paの圧力で流して、0.21W
/−のパワー密度でオーバーエツチングを行う。
〔発明の効果〕
本発明の効果を第2図A、B、Cに基づいて説明する。
エツチング処理前の配線パターンのフォトレジストの幅
をa、エツチング終了後のAI −5iJi 2 (7
)幅をb、フォトレジスト3を除去した後のAl−5i
層の幅をCとする。下地のSiO□層1が露出するまで
の本来のエツチング時間にさらに50χのオーバーエツ
チングを連続して行ったエツチング工程を従来の工程と
し、本来のエツチングの終了後1〜2分間の0□プラズ
マ処理を行い、引き続いて5ozのオーバーエツチング
を行った工程を本発明の工程として、両者を比較すると
次の様になった。
これらの結果からも判る様に、本発明の工程に於いては
、配vA層の逆テーパー形状の発生が防止されることに
加えてa、b、cの変化が従来の工程に比較して少ない
事が判る。さらに、本発明の工程により配線抵抗値も低
下するという効果も判明した。
【図面の簡単な説明】
第1図A、Bは本発明のエツチング方法を示す図である
。 第2図A、B、Cは本発明の詳細な説明図である。 第3図はMのエツチング形状を示す図である。 第4.5図は従来技術の問題点を示す図である。 1.5・・・SiO□膜     2・・・k!−S1
層3・・・フォトレジスト   4・・・Si基板6・
・・拡散層

Claims (1)

    【特許請求の範囲】
  1. AlまたはAl合金上にレジスト層を選択的に形成し、
    該レジスト層をマスクにして上記AlまたはAl合金を
    選択的にエッチングするエッチング方法において、上記
    エッチングの途中で上記AlまたはAl合金の側壁を酸
    化する工程を有することを特徴とするエッチング方法。
JP61255050A 1986-10-27 1986-10-27 エツチング方法 Expired - Lifetime JPH0828359B2 (ja)

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JPS63108752A true JPS63108752A (ja) 1988-05-13
JPH0828359B2 JPH0828359B2 (ja) 1996-03-21

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5207868A (en) * 1990-09-11 1993-05-04 Sony Corporation Etching process for films of aluminum or its alloys
US6177337B1 (en) 1998-01-06 2001-01-23 International Business Machines Corporation Method of reducing metal voids in semiconductor device interconnection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104139A (ja) * 1985-10-31 1987-05-14 Toshiba Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104139A (ja) * 1985-10-31 1987-05-14 Toshiba Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5207868A (en) * 1990-09-11 1993-05-04 Sony Corporation Etching process for films of aluminum or its alloys
US6177337B1 (en) 1998-01-06 2001-01-23 International Business Machines Corporation Method of reducing metal voids in semiconductor device interconnection

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JPH0828359B2 (ja) 1996-03-21

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