KR20030069375A - 실리콘 산화막의 제조 방법 - Google Patents

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Abstract

스핀-온-글래스를 사용하여 실리콘 산화막을 제조하는 방법이 개시되어 있다. 상면에 단차부를 갖는 기판 상에 SOG 용액을 도포하여 SOG막을 형성하고, 상기 SOG막을 베이킹함으로서 실리콘 산화막으로 전환시킨 다음 플라즈마를 사용하여 상기 실리콘 산화막을 처리하는 것을 포함한다. 이와 같이, 상기 실리콘 산화막을 플라즈마를 사용하여 처리함으로서 상기 실리콘 산화막은 안정화된다. 따라서, 시간이 경과하여도 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.

Description

실리콘 산화막의 제조 방법{Method for fabricating a silicon oxide layer}
본 발명은 실리콘 산화막의 제조 방법에 관한 것이다. 특히, 본 발명은 스핀-온-글래스(spin on glass : 이하 'SOG'라 한다)를 사용하여 실리콘 산화막을 제조하는 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 집적도가 높은 반도체 장치를 제조하기 위해서는 단일 기판상에 많은 활성 소자를 형성하여야 한다. 처음에는 각 소자들은 서로 절연되어야 하지만, 이후 회로의 소망하는 기능을 얻기 위하여는 제조 공정 도중에 특정 소자들을 전기적으로 상호 접속하여야 할 필요가 있게 되었다. 이에 따라, 최근의 MOS 장치, 바이폴라 VLSI 장치 및 ULSI 장치들은 상기 소자들의 많은 상호 접속을 도모하는 다층 상호 접속(multilevel interconnection) 구조를 갖는다.
상기 상호 접속 구조에서, 막들의 수(number of layers)가 증가함에 따라 최상부의 막(top layer)의 형상(topography)은 더욱 굴곡화된다. 예를 들면, 둘 또는 그 이상의 금속막이 형성되어 있는 반도체 장치를 제조하는 경우가 있다.
다수의 산화막, 다결정 실리콘 도전막 및 제1금속 배선막이 형성되어 있는 반도체 장치에 제1층간 절연막을 형성한 후, 제2금속 배선막을 적층하기 위한 비아(via) 구조물을 형성한다. 여기서, 제1층간 절연막의 하부 구조물이 불편평(uneven)하기 때문에 제1층간 절연막의 표면이 불편평하다. 그러나, 제1 층간 절연막 상에 제2금속 배선막을 형성하는 경우, 제2금속 배선막은 제1층간 절연막의 돌출부나 크랙 때문에 균열(fracture)하고, 제1층간 절연막 상의 금속 도포가불량하게 된다. 따라서, 상기 불량에 의해 반도체 장치의 수율이 저하된다. 때문에, 다층 금속 접속 구조(multilevel metal interconnection)에서는 비아 또는 제2금속 배선막을 형성하기 이전에 층간 절연막들의 평탄화가 필요하다.
이에 따라, 리플로우 특성이 높은 BPSG (Borophosphorous Silicate Glass)막이나 SOG막을 이용하거나, 에치백 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 등 각종의 방법을 통하여 상기 층간 절연막들을 평탄화시키고 있다.
상기 방법들 중에서 금속 배선 간의 갭을 필링하기 위한 층간 절연막의 재료로서는 BPSG를 이용하는 방법이 널리 사용되고 있다. 그렇지만, BPSG를 증착하는 공정은 설비 간의 의존성 및 챔버 상태의 의존성이 강하고, 사용되고 있는 가스가 고가일 뿐만 아니라 독성이 강하여 인체에의 위험성을 내포하고 있다.
더구나, 현재의 256메가 디램급 이상의 VLSI를 제조하기 위하여는 집적도가 증가하고 디자인 룰이 감소함에 따라, BPSG를 사용하여 층간 절연막을 형성하여 금속 배선 간의 갭을 필링할 때는 보이드 생성에 의한 브리지의 형성으로 인하여 수율이 저하된다거나 후속 공정에서의 사용될 식각 저지막을 손상시킬 수 있다. 이를 피하기 위해서 추가적인 리플로우 공정과 고비용의 CMP 공정을 수행하여야 할 필요성이 있다.
이에 반하여, 알려진 바와 같이 SOG막을 이용할 경우에는 단순한 코팅 공정으로 평탄한 절연막을 형성할 수 있다. 예를 들면, 미합중국 특허 제5,310,720호(issued to Shin et al)에는 폴리실라잔막을 형성한 후, 폴리실라잔막을 산소 분위기에서 하소(firing)하여 실리콘 산화막으로 전환시키는 방법이 개시되어 있다. 또한, 미합중국 특허 제5,976,618호(issued to Shunichi Fukuyama et al.)에는 무기 SOG 용액을 기판 상에 도포한 후, 2 단계의 베이킹을 거쳐서 이를 실리콘 산화막으로 전환시키는 방법이 개시되어 있다.
특히, 폴리 실라잔을 포함하는 SOG 용액의 경우에는 기본 골격이 Si-N, Si-H, N-H 결합으로 구성되고, 산소 및 물을 포함하는 분위기 중에서 베이킹하면 Si-N 결합이 Si-O 결합으로 치환된다. 이와 같이, SOG 용액을 이용하여 실리콘 산화막으로 전환하는 방법은 간단한 스핀 코팅 방법과 베이킹에 의해 달성할 수 있어서, 비용이 절감된다는 장점을 가지고 있다. 그렇지만, 일본국 특개평 11-145286을 참조하면, 모든 Si-N 결합이 Si-O 결합으로 치환되지 않는 것이 개시되어 있다. 그리고, 상기 Si-O 결합은 시간이 경과함에 따라 계속적으로 이루어진다. 이에 따라, SOG 용액을 사용하여 전환시킨 실리콘 산화막은 시간이 경과함에 따라 식각량이 달라진다.
도 1은 SOG 용액을 사용하여 전환시킨 실리콘 산화막들을 서로 다른 시간 동안 방치시킨 다음 케미컬을 사용하여 에치백할 경우 기판 상에 잔류하는 실리콘 산화막들의 두께를 나타낸다.
상기 실리콘 산화막들은 기판 상에 SOG 용액을 도포한 다음 150℃의 소프트 베이킹 및 400℃의 하드 베이킹을 수행하여 9,000Å의 두께를 갖도록 형성하였다. 그리고, 30분, 2시간 30분, 13시간 20분, 200시간 동안 방치시킨 다음 각각의 실리콘 산화막들을 LAL 용액을 사용하여 30초 동안 1차 에치백하고, SC-1 용액을 사용하여 10분 동안 2차 에치백을 하였다.
도 1을 참조하면, 30분 정도를 방치한 다음 상기 에치백을 수행한 경우에는 7,500Å 정도가 식각됨으로서 1,500Å 정도의 실리콘 산화막이 잔류하는 것을 확인할 수 있고, 2시간 30분 정도를 방치한 다음 상기 에치백을 수행한 경우에는 6,800Å 정도가 식각됨으로서 2,200Å 정도의 실리콘 산화막이 잔류하는 것을 확인할 수 있고, 13시간 20분 정도를 방치한 다음 상기 에치백을 수행한 경우에는 5,500Å 정도가 식각됨으로서 3,500Å 정도의 실리콘 산화막이 잔류하는 것을 확인할 수 있고, 200시간 정도를 방치한 다음 상기 에치백을 수행한 경우에는 4,700Å 정도가 식각됨으로서 4,300Å 정도의 실리콘 산화막이 잔류하는 것을 확인할 수 있다.
위의 결과를 통하여, 종래의 SOG 용액을 이용하여 형성한 실리콘 산화막은 시간이 경과함에 따라 식각량이 감소하는 것을 확인할 수 있다. 이는, 상기 하드 베이킹을 수행하여도 상기 실리콘 산화막이 계속적으로 산화하기 때문이다.
이와 같이, 상기 식각량이 시간에 따라 급속하게 변화하기 때문에 후속 공정의 조건에 심각한 영향을 끼친다. 특히, 상기 실리콘 산화막을 형성한 다음 상기 실리콘 산화막의 두께를 조정하는 공정을 용이하게 수행할 수 없다.
따라서, 종래의 SOG 용액을 이용하여 실리콘 산화막을 형성할 경우 상술한 장점들을 가짐에도 불구하고 시간의 경과에 따라 식각량이 감소하기 때문에 공정의 신뢰도에 의문이 제기되는 문제점이 있다.
본 발명의 목적은, 시간이 경과하여도 일정한 식각량을 유지하는 실리콘 산화막의 제조 방법을 제공하는 데 있다.
도 1은 종래의 방법에 의해 형성한 실리콘 산화막들을 서로 다른 시간 동안 방치시킨 다음 케미컬을 사용하여 에치백할 경우 기판 상에 잔류하는 실리콘 산화막들의 두께를 나타내는 그래프이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 실리콘 산화막의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예들에 따라 형성한 실리콘 산화막들을 서로 다른 시간 동안 방치시킨 다음 케미컬을 사용하여 에치백할 경우 기판 상에 잔류하는 실리콘 산화막들의 두께를 나타내는 그래프이다.
도 4는 본 발명의 실시예들에 따라 형성한 실리콘 산화막들을 에치백할 경우의 식각량의 변화를 설명하기 위한 그래프이다.
상기 목적을 달성하기 위한 본 발명은, 상면에 단차부를 갖는 기판 상에 SOG 용액을 도포하여 SOG막을 형성하고, 상기 SOG막을 베이킹함으로서 실리콘 산화막으로 전환시킨 다음 플라즈마를 사용하여 상기 실리콘 산화막을 처리하는 것을 포함한다.
이와 같이, 상기 실리콘 산화막을 플라즈마를 사용하여 처리함으로서 상기 실리콘 산화막은 안정화된다. 따라서, 시간이 경과하여도 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.
이하, 본 발명은 구체적으로 설명하기로 한다.
기판 상에 SOG 용액을 도포하여 SOG막을 형성한다. SOG막은 스핀 코팅 방법에 의해 적층되고, 그 두께는 기판 상에 형성되어 있는 구조물의 깊이 또는 두께에 근거한다. 따라서, SOG막의 적층 두께는 500 내지 10,000Å 정도의 가변적인 범위를 갖는다. 또한, SOG 용액은 그 종류에 제한되지 않지만, 습식 식각에 내성을 갖는 폴리 실리잔인 것이 바람직하다.
따라서, 상기 SOG 용액을 스핀 코팅 방법에 의해 상면 상에 단차부를 갖는 기판에 도포하여 평탄한 SOG막을 적층한다.
상기 단차부는 적어도 두 개의 금속 배선 패턴에 의해 형성될 수 있다. 예를 들면, 게이트 전극들 또는 비트 라인 등이 있다. 상기 금속 배선 패턴 사이의 거리는 제한이 없다. 그렇지만, 상기 거리가 1㎛보다 넓은 경우 종래의 BPSG를 사용하여 상기 단차부를 갖는 기판 상에 산화막을 적층하여도 무방하기 때문에 상기 거리는 1㎛ 이하인 것이 바람직하다.
그리고, 상기 단차부는 절연막 상에 형성된 금속 배선에 의해서도 형성될 수 있다. 따라서, 상기 SOG 용액을 이용하여 상기 절연막 및 금속 배선 상에 실리콘 산화막을 연속적으로 적층함으로서 층간 절연막으로 사용할 수도 있다.
또한, 상기 단차부는 반도체 기판의 요철부에 의해 형성될 수 있다. 예를 들면, 상기 기판의 표면에 부분적으로 형성되는 요철 구조인 트렌치 구조 - STI(shallow trench isolation) 구조를 포함한다 -가 있다. 따라서, SOG 용액을 사용하여 상기 트렌치 구조에 실리콘 산화막을 필링시킴으로서 소자 분리막으로 사용할 수 있다.
기판 상에 SOG 용액을 도포하여 형성한 SOG막을 베이킹시킴으로서 평탄한 표면을 갖는 실리콘 산화막으로 전환시킨다. 상기 베이킹은, 구체적으로, 소프트 베이킹 및 하드 베이킹을 포함하고, 경우에 따라서는 어닐 공정을 더 포함할 수도 있다.
상기 소프트 베이킹을 100℃ 미만의 온도에서 수행할 경우 유기 용매가 잔류하기 때문에 바람직하지 않고, 300℃ 높은 온도에서 수행할 경우 표면이 급격하게 실리콘 산화막으로 전환됨으로서 상기 실리콘 산화막의 표면에 크랙이 발생하기 때문에 바람직하지 않다. 따라서, 상기 소프트 베이킹은 100 내지 300℃의 온도에서 수행하는 것이 바람직하다.
상기 하드 베이킹은 300℃ 미만의 온도에서 수행할 경우 상기 SOG막의 베이킹이 충분하지 않아서 Si-N 결합이 잔류하여 전환되는 실리콘 산화막의 특성에 나쁜 영향을 미칠 염려가 있어서 바람직하지 않고, 500℃ 보다 높은 온도에서 수행할 경우 전환되는 실리콘 산화막의 표면 평탄도가 저하되거나 크랙이 발생하기 때문에 바람직하지 않다. 따라서, 상기 하드 베이킹은 300 내지 500℃의 온도에서 수행하는 것이 바람직하다. 그리고, 상기 하드 베이킹은 Si-N 결합을 Si-O 결합으로 전환하는 데 적합한 분위기인 산화성 분위기 또는 불활성 분위기에서 수행한다. 예를 들면, 산소 분위기, 수증기 분위기, 산소와 수증기의 혼합 분위기 또는 질소 분위기에서 수행하는 것이 바람직하다. 이와 같이, 상기 하드 베이킹은 상기 산화성 분위기 또는 불활성 분위기에서 400℃ 정도의 온도로 수행하는 것이 바람직하다.
그러나, 상기 하드 베이킹을 수행함으로서 전환된 실리콘 산화막은 시간이 경과함에 따라 계속적으로 산화가 이루어진다. 그리고, 상기 산화가 이루어짐으로서 상기 실리콘 산화막은 시간의 경과에 따라 식각율을 달리하는 특성을 갖는다.
따라서, 상기 하드 베이킹을 수행한 다음 플라즈마를 사용하여 상기 실리콘 산화막을 처리한다. 상기 플라즈마 처리에 의해 상기 실리콘 산화막의 표면은 경화되고, 그 내부는 충분하게 산화되거나 수분의 흡수를 방지할 수 있다. 상기 경화, 산화 또는 수분 흡수의 방지는 상기 실리콘 산화막이 시간이 경과함에 따라 계속적으로 산화되는 것을 억제할 수 있다. 이에 따라, 상기 실리콘 산화막은 시간이 경과하여도 그 식각량이 변화하지 않는다.
상기 플라즈마는 O2가스, N2O 가스 또는 NH3가스를 사용하여 생성시킬 수있다. 상기 O2가스 또는 N2O 가스를 사용하여 생성시킨 플라즈마로 상기 실리콘 산화막을 처리할 경우 상기 실리콘 산화막의 표면은 경화되고, 그 내부는 산화된다. 이와 같이, 상기 표면이 경화됨으로서 상기 실리콘 산화막이 외부 환경에 급격하게 반응하는 것을 최소화할 수 있고, 상기 고의적인 산화에 의해 상기 실리콘 산화막이 계속적으로 산화하는 것을 억제할 수 있다. 따라서, 상기 실리콘 산화막이 시간이 경과함에 따라 산화되는 것을 억제할 수 있기 때문에 상기 시간의 경과에 따라 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다. 상기 NH3가스를 사용하여 생성시킨 플라즈마로 상기 실리콘 산화막을 처리할 경우 상기 실리콘 산화막의 표면은 경화되고, 그 내부는 어느 정도 질소화(nitridation)된다. 이와 같이, 상기 표면이 경화됨으로서 상기 실리콘 산화막이 외부 환경에 급격하게 반응하는 것을 최소화할 수 있고, 상기 질소화에 의해 수분이 상기 실리콘 산화막으로 침투하는 것을 억제할 수 있다. 따라서, 상기 실리콘 산화막이 시간이 경과함에 따라 산화되는 것을 억제할 수 있기 때문에 상기 시간의 경과에 따라 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.
상기 플라즈마 처리 이외에도, 상기 실리콘 산화막의 처리는 플라즈마 증대 화학 기상 증착으로 산화막을 적층하는 공정 조건과 동일한 공정 조건에서도 달성될 수 있다. 상기 처리에 의해 상기 실리콘 산화막 상에는 얇은 산화막이 적층된다. 상기 얇은 산화막은 외부 환경과 접촉하는 것을 방지하고, 수분 흡수를 억제할 수 있다. 따라서, 상기 실리콘 산화막이 시간이 경과함에 따라 산화되는 것을 억제할 수 있기 때문에 상기 시간의 경과에 따라 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.
이와 같이, 본 발명은 상기 플라즈마를 사용하여 실리콘 산화막을 처리함으로서 시간이 경과하여도 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.
전술한 바에 따라 수득한 실리콘 산화막은 그 두께 조정에 어려움이 있다. 따라서, 전면 식각을 수행하여 상기 실리콘 산화막의 두께를 조정한다.
상기 전면 식각은 케미컬을 사용하는 에치백 또는 슬러리를 사용하는 화학 기계적 연막에 의해 달성될 수 있다. 상기 에치백은 HF, BOE(buffered oxide etchant), LAL, SC-1 등을 단독 또는 혼합하여 사용한다. 그리고, 상기 에치백에 의한 목표 식각량은 상기 실리콘 산화막의 적층 두께 및 후속 공정과의 연관성을 고려하여 결정한다. 그리고, 상기 화학 기계적 연마는 실리카 또는 세리아 등과 같은 슬러리를 사용한다. 마찬가지로, 상기 화학 기계적 연마에 의한 목표 식각량 또한 상기 실리콘 산화막의 적층 두께 및 후속 공정과의 연관성을 고려하여 결정한다.
이에 따라, 본 발명은 SOG 용액을 사용하여 표면이 평탄하고, 갭에 필링 능력이 우수하고, 시간의 경과에 따른 식각량의 변화가 억제되는 실리콘 산화막을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 실리콘 산화막의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘(Si)과 같은 반도체로 이루어진 p형 기판(10)을 준비한다. 상기 기판(10)의 상부에 소자 분리 영역을 에칭하여 트렌치(12)를 형성한다. 상기 트렌치(12)는 깊이가 4,500Å이고, 폭이 1,200Å이다. 상기 트렌치(12)가 형성된 기판(10)상에 SOG 용액을 6,500Å 정도의 두께로 회전 코팅 방식으로 도포하여 제1SOG막(13)을 형성한다.
도 2b를 참조하면, 상기 제1SOG막(13)을 200℃의 온도에서 약 1분 30초간 소프트 베이킹시킨 다음, 400℃의 온도에서 약 15분간 하드 베이킹시켜 제1실리콘 산화막(13a)으로 전환시킨다. 이때, 상기 소프트 베이킹 및 하드 베이킹은 수증기 분위기에서 수행한다.
그리고, N2O 가스로 생성시킨 플라즈마를 사용하여 상기 제1실리콘 산화막(13a)을 처리하여 상기 제1실리콘 산화막(13a)의 표면을 경화시키고, 내부를 산화시킨다. 따라서, 상기 제1실리콘 산화막(13a)이 계속적으로 산화되는 것을 억제시킨다. 그리고, 상기 플라즈마 처리를 수행함으로서 시간의 경과에 따라 상기 제1실리콘 산화막(13a)의 식각량이 변화하는 것을 억제할 수 있다. 때문에, 후속되는 화학 기계적 연마(CMP)를 시간의 변화에 상관없이 안정적으로 수행할 수 있다.
도 2c를 참조하면, 수득한 제1실리콘 산화막(13a)을 화학 기계적 연마에 의해 반도체 기판(10)의 상부 표면에 노출될 때까지 연마하여, 상기 트렌치(12)의 내부를 실리콘 산화막(14)이 필링된 소자 분리 영역으로 형성한다.
도 2d를 참조하면, 메모리 셀을 형성할 영역(셀 영역)의 반도체 기판(10)에 n형 불순물, 예를 들면 인(P)을 주입하여 n형 반도체 영역(20)을 형성하고, 셀 어레이 영역과 주변 회로 영역의 일부에 p형 불순물, 예를 들면 붕소(B)를 이온 주입하여 p형 웰(30)을 형성하고, 주변 회로 영역의 나머지 일부에 n형 불순물, 예를 들면 인(P)을 이온 주입하여 n형 웰(40)을 형성한다. 그리고, 문턱 전압을 조절하기 위한 불순물, 예를 들면 BF2(불화 붕소)를 p형 웰(30) 및 n형 웰(40)에 이온 주입한다. 이어서, p형 웰(30) 및 n형 웰(40)의 각 표면 부위를 불산계 세정액을 사용하여 제거한 후, 반도체 기판(10)을 습식 산화시켜 p형 웰(30) 및 n형 웰(40)의 각 표면 부위에 게이트 산화막(16)을 형성한다. 이 때, 상기 트렌치(12)의 내면 부위의 일부도 부분적으로 산화하여, 게이트 산화막(16)은 연속적으로 형성된다. 상기 게이트 산화막(16)은 약 90Å의 두께를 갖는다.
도 2e를 참조하면, 필드 산화막으로 트렌치(12)에 필링된 실리콘 산화막(14) 및 게이트 산화막(16)이 형성된 기판(10)의 전면에, 예를 들면, P(인)등의 n형 불순물로 도핑된 다결정 실리콘막을 저압 화학기상증착(LPCVD) 방법으로 증착하여 약 2,000Å의 두께를 갖는 폴리 실리콘막을 형성한다. 이어서, 상기 폴리 실리콘막 상에 규화 텅스텐막과 텅스텐막을 스퍼터링 방법으로 각각 1,500Å의 두께를 갖도록 침적한 후, 상기 텅스텐막 상에 질화 실리콘막을 적층한다. 상기 질화 실리콘막은 저압 화학기상증착 또는 플라즈마증대 화학기상증착(PECVD) 방법을 이용하여 약1,500Å 정도의 두께를 갖도록 형성한다.
상기 질화 실리콘막 상에 포토레지스트막을 형성한 후, 마스크를 사용하여 상기 포토 레지스트막을 선택적으로 노광한다. 다음에 상기 포토 레지스트막을 현상하여 게이트 전극을 형성하기 위한 포토레지스트 패턴(22)을 형성한다. 상기 포토 레지스트 패턴(22)을 에칭 마스크로 사용하여 상기 질화 실리콘막, 텅스텐막, 질화 텅스텐막 및 폴리 실리콘막을 차례로 식각하여, 폴리실리콘 패턴(24a), 규화 텅스텐 패턴(24b), 텅스텐 패턴(24c) 및 질화 실리콘 패턴(24d)으로 구성된 게이트 전극들(25a, 25b, 25c, 25d)을 형성한다. 그러면, 도시한 바와 같이, 셀 어레이 영역에는 게이트 전극들(25a)과 워드 라인(25d)이 형성되고, 주변 회로 영역에도 각각 게이트 전극(25b 및 25c)이 형성된다.
도 2f를 참조하면, n형 웰(20)에 p형 불순물, 예를 들면, 붕소를 이온 주입하여 게이트 전극(25c)의 양측의 n형 웰(40)에 p-형 불순물 영역(25)를 형성한다. 또한, p형 웰(30)에 n형 불순물, 예를 들면, 인을 이온 주입하여 게이트 전극(25b)의 양측의 p형 웰(30)에 n형 불순물 영역(27)을 형성하고, 게이트 전극(25a)의 양측의 p형 웰(20)에는 n형 불순물 영역(26)을 형성한다.
도 2g를 참조하면, 반도체 기판(10)상에 화학 기상 증착으로 질화 실리콘을 증착시켜 두께 400Å 정도인 질화 실리콘막(32)을 형성한다. 다음에, 셀 어레이 영역의 질화 실리콘막(32)은 포토레지스트막으로 덮고, 주변 회로의 질화 실리콘막은 이방성 에칭하여 주변 회로의 게이트 전극(25b, 25c)의 측벽에 스페이서(32a)를 형성한다. 다음에, 주변회로의 n형 웰(40)에 p형 불순물, 예를 들면, 붕소를 이온 주입하여 p+형의 불순물 영역(소오스, 드레인 영역)을 형성한다. 또한, 주변회로의 p형 웰(30)에 n형 불순물, 예를 들면, 비소(As)를 이온 주입하여 n+형의 불순물 영역(소오스, 드레인 영역)을 형성한다. 이에 따라, 기판(10)에는 LDD 구조를 갖는 트렌지스터 구조물이 형성된다.
도 2h를 참조하면, 반도체 기판(10)상에 상기 SOG 용액을 도포하여 제2SOG막(50)을 형성한다. 상기 제2SOG막(50)은 스핀 코팅 방법에 의해 도포된다. 상기 도포에 의해 상기 제2SOG막(50)은 8,000Å의 두께를 가지면서, 게이트 전극들(25a, 25b, 25c, 25d)을 완전하게 덮도록 형성한다.
도 2i를 참조하면, 상기 제2SOG막(50)을 200℃의 온도에서 약 1분 30초간 소프트 베이킹시킨 다음, 400℃의 온도에서 약 15분간 하드 베이킹시켜 제2실리콘 산화막(50a)으로 전환시킨다. 이때, 상기 소프트 베이킹 및 하드 베이킹은 수증기 분위기에서 수행한다.
그리고, N2O 가스로 생성시킨 플라즈마를 사용하여 상기 제2실리콘 산화막(50a)을 처리하여 상기 제2실리콘 산화막(50a)의 표면을 경화시키고, 내부를 산화시킨다. 따라서, 상기 제2실리콘 산화막(50a)이 계속적으로 산화되는 것을 억제시킨다. 그리고, 상기 플라즈마 처리를 수행함으로서 시간의 경과에 따라 상기 제2실리콘 산화막(50a)의 식각량이 변화하는 것을 억제할 수 있다.
이어서, 화학 기계적 연마를 수행하여 상기 제2실리콘 산화막(50a)의 두께를 목표 두께량으로 조정한다. 이때, 상기 제2실리콘 산화막(50a)은 플라즈마 처리가되어 있기 때문에 서로 다른 시간 동안 방치되어도 연마량이 변화하지 않는다.
도 2j를 참조하면, 상기 제2실리콘 산화막(50a) 상에 통상적인 스퍼터링 방법에 의해 알루미늄, 텅스텐 등과 같은 금속을 증착시켜 두께 5,500Å 정도의 금속층을 형성한다. 상기 금속층을 사진 식각 방법에 의해 패터닝하여 폭이 6,000Å 정도이고, 갭이 8,000Å 정도인 금속 배선 패턴들(52)을 형성한다.
다음에, 상기 SOG용액을 스핀 코팅하여 금속 배선 패턴들(52)을 완전히 덮도록 두께 4,000Å 정도인 제3SOG막(54)을 형성한다.
도 2k를 참조하면, 상기 제3 SOG막(54)을 200℃의 온도에서 약 1분 30초간 소프트 베이킹시킨 다음, 400℃의 온도에서 약 15분간 하드 베이킹시켜 제3실리콘 산화막(54a)으로 전환시킨다. 이때, 상기 소프트 베이킹 및 하드 베이킹은 수증기 분위기에서 수행한다.
그리고, N2O 가스로 생성시킨 플라즈마를 사용하여 상기 제3실리콘 산화막(54a)을 처리하여 상기 제3실리콘 산화막(54a)의 표면을 경화시키고, 내부를 산화시킨다. 따라서, 상기 제3실리콘 산화막(54a)이 계속적으로 산화되는 것을 억제시킨다. 그리고, 상기 플라즈마 처리를 수행함으로서 시간의 경과에 따라 상기 제3실리콘 산화막(54a)의 식각량이 변화하는 것을 억제할 수 있다. 때문에, 후속되는 화학 기계적 연마(CMP)를 시간의 변화에 상관없이 안정적으로 수행할 수 있다.
이어서, 화학 기계적 연마를 수행하여 상기 제3실리콘 산화막(54a)의 두께를 목표 두께량으로 조정한다. 이때, 상기 제3실리콘 산화막(54a)은 플라즈마 처리가되어 있기 때문에 서로 다른 시간 동안 방치되어도 연마량이 변화하지 않는다.
이후, 통상의 반도체 제조 공정을 거쳐서 반도체 소자를 완성한다.
SOG막을 실리콘 산화막으로 전환시킨 이후 상기 실리콘 산화막의 시간 경과에 따른 식각량의 변화에 대한 실험
제1시료로서 기판 상에 SOG 용액을 스핀 코팅 방법으로 도포하여 SOG막을 형성한 다음 상술한 베이킹 - 소프트 베이킹 및 하드 베이킹 - 을 수행하여 두께 9,000Å 정도의 두께를 갖는 실리콘 산화막을 마련하였다. 그리고, 상기 실리콘 산화막을 플라즈마 증대 화학 기상으로 산화막을 형성하는 공정 조건과 동일한 공정 조건 하에서 처리하였다.
제2시료로서 8,000Å 정도의 두께를 갖고, NH3 가스로 생성시킨 플라즈마를 사용하여 실리콘 산화막을 처리하는 것을 제외하고는 제1시료의 제조와 동일한 방법으로 마련하였다.
제3시료로서 8,000Å 정도의 두께를 갖고, N2O 가스로 생성시킨 플라즈마를 사용하여 실리콘 산화막을 처리하는 것을 제외하고는 제1시료의 제조와 동일한 방법으로 마련하였다.
제4시료(비교예)로서 실리콘 산화막의 처리를 생략하는 것을 제외하고는 제1시료의 제조와 동일한 방법으로 마련하였다.
그리고, 상기 제1 내지 제4 시료 각각을 형성한 직후, 24시간 정도를 방치한 이후, 48시간 정도를 방치한 이후에 LAL 용액을 사용하여 30초 동안 1차 에치백하고, SC-1 용액을 사용하여 10분 동안 2차 에치백을 하였다.
도 3에 도시된 바와 같이, 제1시료의 경우 형성 직후에 에치백을 수행한 결과, 기판 상에 7,550Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 24시간 이후에 에치백을 수행한 결과, 기판 상에 7,600Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 48시간 이후에 에치백을 수행할 결과, 기판 상에 7,550Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였다.
제2시료의 경우 형성 직후에 에치백을 수행한 결과, 기판 상에 7,000Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 24시간 이후에 에치백을 수행한 결과, 기판 상에 7,010Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 48시간 이후에 에치백을 수행할 결과, 기판 상에 7,000Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였다.
제3시료의 경우에도 상기 제2시료의 결과와 거의 동일한 결과를 얻을 수 있었다.
제4시료의 경우 형성 직후에 에치백을 수행한 결과, 기판 상에 7,200Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 24시간 이후에 에치백을 수행한 결과, 기판 상에 7,350Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였고, 48시간 이후에 에치백을 수행할 결과, 기판 상에 7,500Å 정도의 두께를 갖는 실리콘 산화막이 잔류하였다.(비교예)
상기 에치백을 수행한 결과, 제1 내지 제3시료의 경우에는 실리콘 산화막의 식각량의 변화가 거의 없는 것을 확인할 수 있었다. 그러나, 제4시료(비교예)의 경우에는 시간이 경과할수록 상기 실리콘 산화막의 식각량이 감소하는 것을 확인할 수 있었다. 따라서, 상기 플라즈마 처리가 시간이 경과함에 따라 실리콘 산화막의 식각량이 변화하는 것을 억제할 수 있음을 알 수 있다.
또한, 상기 제1 내지 제4시료 각각을 3시간 이후에 상기 조건과 동일하게 에치백하고, 100시간 이후에 상기 조건과 동일하게 에치백하였다. 그리고, 3시간 이후의 에치백에 의한 식각량에서 100시간 이후의 에치백에 의한 식각량을 뺄샘하였다.
그 결과, 도 4에 도시된 바와 같이, 제1 내지 제3 시료는 식각량의 변화가 거의 없음을 확인할 수 있었고, 제4시료의 경우에는 식각량의 변화가 1,600Å 정도인 것을 확인할 수 있었다.
따라서, 상기 플라즈마 처리가 이루어진 실리콘 산화막의 경우에는 장시간(100시간)을 방치하여도 그 식각량에는 변화가 없음을 확인할 수 있다.
이와 같이, 본 발명에 의하면, SOG 용액을 사용하여 실리콘 산화막을 형성할 때 플라즈마 처리를 수행함으로서 상기 실리콘 산화막이 계속적으로 산화하는 것을 억제할 수 있다. 이에 따라, 상기 실리콘 산화막은 시간이 경과하여도 안정성을 유지할 수 있다. 따라서, 시간이 경과하여도 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시킬 수 있다.
때문에, 상기 플라즈마 처리를 통하여 실리콘 산화막의 안정성을 확보함으로서 반도체 제조 공정의 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 상면에 단차부를 갖는 기판 상에 SOG 용액을 도포하여 SOG막을 형성하는 단계;
    상기 SOG막을 베이킹함으로서 실리콘 산화막으로 전환시키는 단계; 및
    시간이 경과하여도 상기 실리콘 산화막의 식각량이 변화하는 것을 억제시키기 위하여 플라즈마를 사용하여 상기 실리콘 산화막을 처리하는 단계를 포함하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  2. 제1항에 있어서, 상기 SOG 용액은 폴리 실라잔을 포함하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  3. 제1항에 있어서, 상기 베이킹은 100 내지 300℃의 온도에서 소프트 베이킹하는 단계; 및
    300 내지 500℃의 온도에서 하드 베이킹하는 단계를 포함하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  4. 제1항에 있어서, 상기 실리콘 산화막의 처리는 O2가스, N2O 가스 또는 NH3가스 중의 어느 하나를 사용하여 생성시킨 플라즈마를 사용하여 수행하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  5. 제1항에 있어서, 상기 실리콘 산화막의 처리는 플라즈마 증대 화학 기상 증착으로 산화막을 적층하는 공정 조건과 동일한 공정 조건에서 수행하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  6. 제1항에 있어서, 상기 단차부는 상기 기판의 표면을 부분적으로 식각하여 형성하는 트렌치를 포함하고,
    상기 SOG막은 상기 트렌치를 매립하도록 형성하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  7. 제1항에 있어서, 상기 단차부는 기판 상에 형성하는 복수의 게이트 전극들을 포함하고,
    상기 SOG막은 상기 복수의 게이트 전극들을 완전히 덮도록 형성하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  8. 제1항에 있어서, 상기 단차부는 기판 상에 형성하는 금속 배선 패턴을 포함하고,
    상기 SOG막은 상기 금속 배선 패턴을 완전히 덮도록 형성하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  9. 제1항에 있어서, 상기 실리콘 산화막을 전면 식각하여 상기 실리콘 산화막의 두께를 조정하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
  10. 제9항에 있어서, 상기 전면 식각은 케미컬을 사용하는 에치백 또는 슬러리를 사용하는 화학 기계적 연마에 의해 달성되는 것을 특징으로 하는 실리콘 산화막의 제조 방법.
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* Cited by examiner, † Cited by third party
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