CN104795088A - 灵敏放大器及存储器 - Google Patents
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Abstract
本发明提供一种灵敏放大器及存储器。其中，所述灵敏放大器至少包括：包含待读的存储单元的第一电流支路；包含由多个与存储单元所采用的电路相同的电路组合成的组合电路的第二电流支路；以及比较器，其一个输入端连接所述待读的存储单元、另一输入端连接所述组合电路，用于将所述待读的存储单元的电压降与所述组合电路的电压降的差予以放大后输出。此外，基于所述灵敏放大器可构建相应的存储器。本发明的优点包括：具有较大读电压动态范围，且受工艺、电源电压及温度（PVT）的影响较小。
Description
技术领域
本发明涉及存储电路领域，特别是涉及一种灵敏放大器及存储器。
背景技术
灵敏放大器（sense amplifier，SA）是存储器中的重要部件，用于读取存储器中的各存储单元所存储的数据。不同类型的存储器，各自所采用的灵敏放大器的结构并不完全相同。
例如，在申请号为201110211607.0对中国专利申请文献中，公开了一种应用于SRAM的灵敏放大器。其中，SRAM中的存储单元采用六晶体管配置，在进行数据读取时，SRAM的相应存储单元在位线BL及BLb上分别输出一对互补信号，灵敏放大器对该互补信号进行差分放大后输出。为了提高灵敏放大器的速度，该灵敏放大器采用了交叉耦合电路、尾电流晶体管和输出级，且尾电流晶体管的源极连接负电平。
又例如，在申请号为201210306027.4对中国专利文献中，公开了一种Flash灵敏放大器，该灵敏放大器包括：参考电压发生电路、参考单元阵列位线、对存储单元阵列位线上的电容负载进行预充电的预充电电路、电流放大器电路、及比较器，其中，该电流放大器电路根据参考电压发生电路输出的参考电压信号放大流经Flash的存储单元阵列中的存储单元及参考单元阵列中的参考单元的电流；比较器用于放大存储单元阵列位线及参考单元阵列位线上的电压信号。
再例如，在申请号为201110372015.7的中国专利文献中，公开了一种应用于非易失性存储器（NVM）的灵敏放大器。该灵敏放大器有一路参考电流支路和一路存储单元电流支路，通过比较该两路信号来输出“0”或“1”信号。
虽然上述各灵敏放大器结构各不相同，但都是通过与参考支路的比较来输出相应的“0”或“1”信号。而在一些采用电流源来向参考支路提供基准电流的灵敏放大器中，由于该电流源所采用的偏置电压通常都来自带隙基准电压源或直接采用外接的电源电压作为其偏置电压，不同于读取操作时各存储单元所采用的偏置电压，由于该两偏置电压的误差范围存在差异，而且，带隙基准电压源或外接的电源电压容易受到工艺、温度、及温度（即PVT）的影响，因此，容易影响数据读取的精度；故需要对现有该种类型的灵敏放大器结构进行改进。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种读电压动态范围大的用于读取存储单元所存储的信号的灵敏放大器。
本发明的另一目的在于提供一种受工艺、电源电压及温度的影响较小的存储器。
为实现上述目的及其他相关目的，本发明提供一种用于读取存储单元所存储的信号的灵敏放大器，其至少包括：
包含待读的存储单元的第一电流支路；
第二电流支路，包含由多个与存储单元所采用的电路相同的电路组合成的组合电路；
比较器，其一个输入端连接所述待读的存储单元、另一输入端连接所述组合电路，用于将所述待读的存储单元的电压降与所述组合电路的电压降的差予以放大后输出。
优选地，所述组合电路为由两个与存储单元所采用的电路相同的电路串联形成的串联电路。
优选地，所述存储单元所采用的电路包括由第一控制信号控制的第一MOS管、及连接该第一MOS管且由第二控制信号控制的第二MOS管；更为优选地，所述第一MOS管为N型MOS管；所述第二MOS管为N型MOS管。
优选地，所述第一电流支路还包括与所述待读的存储单元串联的第一开关管；更为优选地，所述第二电流支路还包括与所述组合电路串联且与所述第一开关管相同的第二开关管；更为优选地，所述第一开关管与第二开关管为N型MOS管。
优选地，待读的存储单元属于EEPROM中的存储单元。
本发明还提供一种存储器，在所述存储器本体中包含前述用于读取存储单元所存储的信号的灵敏放大器。
如上所述，本发明的灵敏放大器及存储器，具有以下有益效果：具有较大读电压动态范围，且受工艺、电源电压及温度的影响较小。
附图说明
图1显示为本发明的用于读取存储单元所存储的信号的灵敏放大器示意图。
图2显示为本发明的用于读取存储单元所存储的信号的灵敏放大器的优选电路示意图。
元件标号说明
1 灵敏放大器
11 第一电流支路
111 待读的存储单元
12 第二电流支路
121a、121b 与待读的存储单元相同的电路
13 比较器
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图2。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图所示，本发明提供一种用于读取存储单元所存储的信号的灵敏放大器。所述灵敏放大器1至少包括：第一电流支路11、第二电流支路12、及比较器13。
所述第一电流支路11包含待读的存储单元。
其中，所述存储单元包括任何一种未设置参考阵列或参照位线等等存储单元；优选地，所述存储单元为电可擦除可编程ROM（Electrically Erasable Programmable ROM，EEPROM）中的存储单元。
一种优选的第一电流支路11如图2所示，该第一电流支路包括待读的存储单元111及作为开关管的NMOS管N7。其中，该存储单元111包括NMOS管N1和NMOS管N2；NMOS管N7的栅极接入第一控制信号SG、漏极接入电源电压Vdd、源极连接NMOS管N1的源极；NMOS管N1的栅极接入第一控制信号SG、源极连接比较器13的正向输入端、漏极连接NMOS管N2的漏极；NMOS管N2的栅极接入第二控制信号CG、源极连接低电平VSS。本领域技术人员应该理解，第一控制信号SG及第二控制信号CG为由各存储单元中选择当前需要进行读操作的待读的存储单元。
所述第二电流支路12包含由多个与存储单元所采用的电路相同的电路组合成的组合电路。
其中，所述组合电路包括任何一种能将自身的电压降作为参考信号来与待读的存储单元的电压降进行比较的电路，优选地，其可采用与两个与存储单元所采用的电路相同的电路串联形成的串联电路。
一种优选的第二电流支路12如图2所示，该第二电流支路包括组合电路121及作为开关管的NMOS管N8。其中，所述组合电路121包括两个与存储单元111所采用的电路相同的电路121a及121b，
其中，电路121a包括NMOS管N3与NMOS管N4；电路121b包括NMOS管N5与NMOS管N6。NMOS管N3、NMOS管N5和待读的存储单元111中的NMOS管N1的结构及尺寸完全相同，NMOS管N4、NMOS管N6和待读的存储单元111中的NMOS管N2的结构及尺寸完全相同；NMOS管N8和第一电流支路11中的NMOS N7管的结构及尺寸完全相同；NMOS管N8的栅极接入第一控制信号SG、漏极接入电源电压Vdd、源极连接NMOS管N3的源极；NMOS管N3的栅极接入第一控制信号SG、源极连接比较器13的反向输入端、漏极连接NMOS管N4的漏极；NMOS管N4的栅极接入第二控制信号CG、源极连接NMOS管N5的源极；NMOS管N5的栅极接入第一控制信号SG、漏极连接NMOS管N6的漏极；NMOS管N6的栅极接入第二控制信号CG、源极连接低电平VSS。
所述比较器13的正向输入端接入待读的存储单元111、反向输入端接入组合电路121、输出端VOUT将所述待读的存储单元111的电压降与所述组合电路121的电压降的差予以放大后输出。
所述比较器13可采用任何一种能将差分信号进行放大的电路，本领域技术人员应该知悉比较器的内部结构，故在此不再详述。
上述灵敏放大器1的工作过程如下：
在进行存储单元的读操作时，当基于第一控制信号SG及第二控制信号CG使得待读的存储单元111被选中，也就是第一控制信号SG为高电平、第二控制信号CG也为高电平时，由电源电压Vdd通过NMOS管N7向待读的存储单元111供电，从而在比较器13的正向输入端产生读电压；电源电压Vdd通过NMOS管N8向组合电路121供电，从而在比较器13的反向输入端产生参考电压；由于NMOS管N7和NMOS管N8的结构及尺寸完全相同，且均为开关管，且组合电路14为由两个与存储单元13所采用的电路相同的电路串联形成的串联电路，故第一电流支路11的电流约为第二电流支路12的1倍，从而，比较器13将其正向输入端的读电压及反向输入端的参考电压的差放大后予以输出。
基于上述灵敏放大器1，可构建相应的存储器，尤其是可构建读电压大的EEPROM。
具体地，将上述的灵敏放大器1的比较器13的正向输入端与各存储单元相连接，再将地址译码器、读写控制单元等分别与各存储单元相连接，由此，基于地址译码单元的译码来选择需要进行读或写等操作的存储单元，并通过读写控制电路来对该被选定的存储单元进行读或写等操作，同时，在读操作时，由灵敏放大器1对待读的存储单元所存储的数据放大后予以输出。
综上所述，本发明用于读取存储单元所存储的信号的灵敏放大器采用由两个与存储单元所采用的电路相同的电路串联形成的串联电路，使得流经该串联电路的电流约为流经待读的存储单元的电流的一半，进而比较器将待读的存储单元的电压降与该串联电路的电压降的差放大后予以输出，由此避免现有采用带隙基准源等作为偏置电压的电流源所存在的问题，可在增大读电压的动态范围的同时，减小PVT对灵敏放大器的影响；基于本发明的灵敏放大器所构建的存储器，其具有较大读电压动态范围，且受工艺、电源电压及温度（PVT）的影响较小。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种用于读取存储单元所存储的信号的灵敏放大器，其特征在于，所述用于读取存储单元所存储的信号的灵敏放大器至少包括：
包含待读的存储单元的第一电流支路；
第二电流支路，包含由多个与存储单元所采用的电路相同的电路组合成的组合电路；
比较器，其一个输入端连接所述待读的存储单元、另一输入端连接所述组合电路，用于将所述待读的存储单元的电压降与所述组合电路的电压降的差予以放大后输出。
2.根据权利要求1所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述组合电路为由两个与存储单元所采用的电路相同的电路串联形成的串联电路。
3.根据权利要求1所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述存储单元所采用的电路包括由第一控制信号控制的第一MOS管、及连接该第一MOS管且由第二控制信号控制的第二MOS管。
4.根据权利要求3所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述第一MOS管为N型MOS管。
5.根据权利要求3所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述第二MOS管为N型MOS管。
6.根据权利要求1所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述第一电流支路还包括与所述待读的存储单元串联的第一开关管。
7.根据权利要求6所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述第二电流支路还包括与所述组合电路串联且与所述第一开关管相同的第二开关管。
8.根据权利要求7所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：所述第一开关管与第二开关管为N型MOS管。
9.根据权利要求1所述的用于读取存储单元所存储的信号的灵敏放大器，其特征在于：待读的存储单元属于EEPROM中的存储单元。
10.一种存储器，其特征在于，在所述存储器本体中包含权利要求1至9任一项所述的用于读取存储单元所存储的信号的灵敏放大器。
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2014
- 2014-01-22 CN CN201410028042.6A patent/CN104795088B/zh active Active
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