JP2002204149A - 電子回路装置及びこれを使用したスィチング回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチング増幅器の制御信号を形成するた
めに必要なインバータ回路が温度特性を有し、温度変化
が生じると遅れ時間が変化し、忠実度の高い増幅が困難
になった。 【解決手段】 ハーフブリッジ型増幅器を形成するため
の第１及び第２のスイッチＱ1 、Ｑ2 を設ける。第１及
び第２のスイッチＱ1 、Ｑ2 をオン・オフ制御するため
の指令信号を第１のインバータ回路８に入力させる。第
１のインバータ回路８の出力を第２のインバータ回路９
に入力させる。第１及び第２のインバータ回路８、９の
出力に基づいて第１のスイッチＱ1 を正相駆動する第１
の制御信号を形成し、且つ第２のスイッチＱ2 を逆相駆
動するための第２の制御信号を形成する。第１及び第２
のインバータ回路８、９を温度特性を有する電圧制御回
路１５の出力で駆動し、第１及び第２のインバータ８、
９の温度特性を補償する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばインバータ
回路即ちＮＯＴ回路を含む電子回路装置、及びこれを含
むスイッチングアンプ等のスイッチング回路装置に関す
る。

【０００２】

【従来の技術】家庭用ステレオのオーディオメインアン
プ、カーステレオ用のオーディオメインアンプ、ＴＶの
オーディオメインアンプ等にスイッチングアンプ即ちＤ
級アンプが使用されている。スイッチングアンプは、１
対のスイッチング素子から成るハーフブリッジ型出力段
増幅回路又は２対のスイッチング素子から成るブリッジ
型出力段増幅回路とこれ等のドライバー回路とから成
る。ドライバー回路には、アナログ信号をＰＷＭ変調
（パルス幅変調）した信号又はアナログ信号を１ビット
Ａ／Ｄ変換した信号から成る２値信号が入力する。ドラ
イバー回路は出力段の対のスイッチング素子の一方を２
値の入力信号と同相にオン・オフ制御し、他方を２値の
入力信号と逆相にオン・オフする。これにより、出力段
増幅回路からアナログ信号を得ることができる。

【０００３】

【発明が解決しようとする課題】ドライバー回路は、対
のスイッチング素子の制御信号を形成するために、入力
段に２つのインバータ回路（ＮＯＴ回路）を有し、更に
対のスイッチング素子の一方の制御信号のグランドに対
するレベルを高めるためのレベルシフタ回路を有する。
インバータ回路は、一般にＣ−ＭＯＳ回路であり、温度
が高くなるに従って遅れが大きくなる温度特性を有す
る。レベルシフタ回路も同様な温度特性を有する。この
ため、温度変化が生じると、２値の入力信号に忠実に出
力段のスイッチング素子をオン・オフすることができな
くなり、出力アナログ信号に波形歪みが生じた。この遅
れによる歪みを補正するために、ドライバー回路の２値
信号入力端子と出力段増幅回路との間に負帰還回路を設
け、歪みを補正するように２値の入力信号を負帰還制御
することがある。しかし、負帰還制御信号にも遅れがあ
るために過渡的に歪みの増大が生じることがあり、また
高周波化に限界があった。今、スイッチング増幅器につ
いて述べたが、インバータ回路又はレベルシフタ回路等
の電子回路を含む別の装置においても同様に信号遅れの
問題がある。

【０００４】そこで、本発明の第１の目的は、温度変化
による信号の遅れの変化を抑えることができる電子回路
装置を提供することにある。本発明の第２の目的は、忠
実性の高いスイッチング回路装置を提供することにあ
る。

【０００５】

【課題を解決するための手段】上記第１の目的を達成す
るための本発明は、入力端子と出力端子と電源端子とを
有し、前記入力端子に供給された２値の入力信号の位相
反転信号を前記出力端子から送出するように形成され且
つ温度の上昇と共に遅れが増大するような温度特性を有
する遅れを伴って前記位相反転信号を送出するように形
成されたインバ−タ回路と、前記電子回路を駆動するた
めの直流電圧を前記インバ−タ回路に供給するための電
源手段と、前記電源手段と前記インバ−タ回路の前記電
源端子との間に接続され、且つ前記インバ−タ回路の遅
れの温度特性を補償するために、温度の上昇と共に前記
電源端子に供給する電圧を高くするように形成された電
圧制御手段とから成る電子回路装置に係わるものであ
る。なお、請求項２及び３に示すように、第1及び第2の
インバータ回路の組み合せ回路、又は非反転増幅器とイ
ンバ−タ回路との組み合せ回路にも、請求項1と同様な
電圧制御手段を接続することができる。

【０００６】上記第２の目的を達成するための発明は、
第1及び第2の主直流電源の直列回路と、 前記第1及び
第2の主直流電源の直列回路に対して並列に接続された
第1及び第2のスイッチの直列回路と、前記第1及び第2の
主直流電源の相互接続点と前記第1及び第2のスイッチの
相互接続点との間から出力を得るための出力手段と、前
記第1及び第2のスイッチのオン・オフを指令するための
2値のオン・オフ指令信号を受け入れるための入力手段
と、前記入力手段と前記第1及び第2のスイッチの制御端
子との間に接続され、前記オン・オフ指令信号に応答し
て第1及び第2のスイッチをオン・オフ駆動するためのも
のであって、前記入力手段に接続された第1のインバ−
タ回路と、前記第１のインバ−タ回路に接続された第2
のインバ−タ回路と、前記オン・オフ指令信号に同期し
て第1のスイッチをオン・オフ制御する第1の制御信号を
形成するために前記第1及び第2のインバ−タ回路に接続
された第1の制御信号形成回路と、前記第１の制御信号
と逆位相状態に前記第2のスイッチをオン・オフ制御す
る第2の制御信号を形成するために前記第1及び第2のイ
ンバ−タ回路に接続された第2の制御信号形成回路とを
有している制御手段と、前記制御手段にこれを駆動する
ための直流電圧を供給する制御用電源と、を備えたスイ
ッチング回路装置であって、前記第1及び第2のインバ−
タ回路のそれぞれは、それぞれの入力信号の位相反転信
号を、温度の上昇と共に遅れが上昇するような温度特性
を有する遅れを伴って送出するものであり、前記制御用
電源と前記第1及び第2のインバ−タ回路の電源端子との
間に電圧制御手段が接続され、前記電圧制御手段は、前
記第１及び第２のインバ−タ回路の遅れの温度特性を補
償するために、前記第1及び第2のインバ−タ回路の電源
電圧を温度の上昇と共に高くするように形成されている
ことを特徴とするスイッチング回路装置に係わるもので
ある。なお、請求項５、７、９に示すように、制御用電
源と第１及び第２の制御信号形成回路との間にも温度特
性を有する電圧制御手段を接続することができる。ま
た、請求項６、７に示すように、単一の主電源を有する
ハーフブリッジ型スイッチング回路装置にも本発明を適
用することができる。また、請求項８、９に示すよう
に、ブリッジ型スイッチング回路装置にも本発明を適用
することができる。

【０００７】

【発明の効果】各請求項の発明によれば、電圧制御手段
からインバータ回路又は制御信号形成回路に供給される
電圧が、温度の上昇に伴なって高くなる。この結果、２
値信号の立上りが速くなり、遅れを補償することができ
る。また、請求項３〜9の発明によれば、第2のインバ−
タ回路の入力電圧は温度の上昇に伴って高くなり、第1
のインバ−タ回路の入力電圧は温度に無関係に一定であ
るので、温度に依存する制御信号のパルス幅の変化を抑
制し、入力信号に対して高い忠実度を有するように出力
段のスイッチをオン・オフさせることができる。

【０００８】

【第１の実施形態】次に、図１〜図１０を参照して第１
の実施形態のオーディオシステムにおけるスイッチング
増幅器を構成するスイッチング回路装置を説明する。

【０００９】図１は、オン・オフ指令信号発生手段１
と、ここから供給されたディジタル形式又はＰＷＭ変調
形式の２値信号に対応するアナログ出力を得るためのス
イッチング回路装置即ちスイッチング増幅器とを示す。

【００１０】オン・オフ指令信号発生手段１は、この入
力端子１ａに供給される図５（Ａ）に示すようなアナロ
グ信号を例えばＰＷＭ変調（パルス幅変調）して図５
（Ｂ）に示す高レベルと低レベルとの２つの状態を有す
る２値信号即ちディジタル信号又はＰＷＭ信号を形成す
るものである。この実施形態のオン・オフ指令信号発生
手段１は、アナログ信号の振幅の変化に対応してパルス
幅が変化しているパルス列から成るパルス幅変調信号
（ＰＷＭ信号）を出力する。なお、オン・オフ指令信号
発生手段１を、周知の１ビットＡ／Ｄ変換器とするこ
と、又はアナログ情報に対応するディジタル信号又はＰ
ＷＭ信号の受信機とすること、又はディジタル信号又は
ＰＷＭ信号が記録された記録媒体を再生する再生機とす
ることができる。

【００１１】スイッチング増幅器は、ハーフブリッジ型
電力増幅回路を構成するための第１及び第２のスイッチ
Ｑ1 、Ｑ2 と、第１及び第２の主電源Ｅ1 、Ｅ2 と、第
１及び第２のスイッチＱ1 、Ｑ2 の駆動回路即ちスイッ
チ制御回路２と、制御用電源３と、対の出力端子４、５
と、フィルタ６とから成る。

【００１２】ハーフブリッジ型電力増幅回路を形成する
ための絶縁ゲート型電界効果トランジスタから成る第１
及び第２のスイッチＱ1 、Ｑ2 は互いに直列に接続さ
れ、且つ互いに同一の直流電圧を供給するための第１及
び第２の主電源Ｅ1 、Ｅ2 の直列回路の一端と他端との
間に接続されている。負荷（図示せず）を接続するため
の第１の出力端子４はフィルタ６を介して第１及び第２
のスイッチＱ1 、Ｑ2 の相互接続点Ｐ1 に接続され、第
２の出力端子５は第１及び第２の主電源Ｅ1 、Ｅ2 の相
互接続点Ｐ2 に接続されている。スピーカ回路等の負荷
は第１及び第２の出力端子４、５間に接続される。

【００１３】フィルタ６は第１及び第２のスイッチＱ1
、Ｑ2 のオン・オフによって生じる高周波数成分を除
去するものであって、接続点Ｐ1 と第１の出力端子４と
の間に接続されたリアクトルＬ1 と第１の出力端子４と
グランドとの間に接続されたコンデンサＣ1 とから成
る。なお、フィルタ６と同様なものを第１及び第２の出
力端子４、５間に接続し、このフィルタを介して負荷を
接続することもできる。また、負荷がフィルタ作用を有
する場合又は負荷がフィルタを要求しない場合にはフィ
ルタ６を省くことができる。

【００１４】ドライバー回路とも呼ぶことができるスイ
ッチ制御回路２は、第１及び第２のスイッチＱ1 、Ｑ2
をオン・オフ制御するものであって、大別して入力端子
７と、第１及び第２のインバータ回路（ＮＯＴ回路）
８、９と、第１及び第２のエッジ検出回路１０、１１
と、第１及び第２の制御信号形成回路１２、１３と、逆
流阻止用ダイオード１４と、本発明に従う温度特性を有
する第１及び第２の電圧制御回路１５、１６と、電源用
コンデンサＣo とから成る。

【００１５】第１のインバータ回路８の入力端子は、２
値のオン・オフ指令信号入力端子７に接続されている。
第２のインバータ回路９の入力端子は第１のインバータ
回路８の出力端子に接続されている。第１及び第２のイ
ンバータ回路８、９の一方の電源端子は第１の電圧制御
回路１５を介して第１及び第２の主電源Ｅ1 、Ｅ2 より
も低い直流電圧＋Ｖccを供給する制御用電源３に接続さ
れ、これ等の他方の電源端子はグランド端子１７にそれ
ぞれ接続されている。第１及び第２のインバータ回路
８、９は互いに同一の回路構成のＣ−ＭＯＳ型ＦＥＴ回
路即ち相補型ＦＥＴ回路であって、図２に示すようにＰ
チャネル型絶縁ゲート型電界効果トランジスタ（以下、
第１のインバータ用ＦＥＴと言う）１８ａと、Ｎチャネ
ル型絶縁ゲート型電界効果トランジスタ（以下、第２の
インバータ用ＦＥＴと言う）１８ｂと、バッファ増幅器
１９と、入力端子２０と、出力端子２１と、対の電源端
子２２、２３とから成る。第１及び第２のインバータ用
ＦＥＴ１８ａ、１８ｂのゲートは入力端子２０にそれぞ
れ接続され、第１及び第２のインバータ用ＦＥＴ１８
ａ、１８ｂのドレインは互いに共通に接続され、この共
通接続点２４がバッファ増幅器１９を介して出力端子２
１に接続され、第１のインバータ用ＦＥＴ１８ａのソー
スが第１の電源端子２２に接続され、第２のインバータ
用ＦＥＴ１８ｂのソースがグランド側の第２の電源端子
２３に接続されている。第１の電源端子２２は第１の電
圧制御回路１５の出力ライン１５ａに接続され、第２の
電源端子２３は図１のグランド端子１７に接続される。
第１及び第２のインバータ回路８、９は周知のように入
力端子２０の信号と逆位相の信号を出力端子２１に送出
する。従って、第１のインバータ回路８から図５（Ｃ）
の出力が得られ、第２のインバータ回路９から図５
（Ｄ）の出力が得られる。

【００１６】図１において、第１及び第２のエッジ検出
回路１０、１１は第１及び第２のインバータ回路８、９
にそれぞれ接続されている。第１及び第２のエッジ検出
回路１０、１１は図５（Ｃ）（Ｄ）に示す第１及び第２
のインバータ回路８、９の出力パルスの前縁を検出して
図５（Ｅ）（Ｆ）に概略的に示すパルスを発生する。図
３に示すように、互いに同一に形成された第１及び第２
のエッジ検出回路１０、１１は、入力端子２６と、ＡＮ
Ｄゲート２７と、遅延回路２８と、出力端子２９とから
成る。ＡＮＤゲート２７の一方の入力端子は入力端子２
６に接続され、他方の入力端子は遅延回路２８を介して
入力端子に接続されている。遅延回路２８は遅れを生じ
させる寄生容量を有する３つのインバータ回路２８ａ、
２８ｂ、２８ｃの直列回路から成る。入力端子２６は図
１の第１及び第２のインバータ回路８、９に接続され
る。図３のＡ、Ｂ、Ｃ、Ｄ、Ｅ点の電圧波形は図６
（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）に示す通りである。即
ち、図６（Ａ）に示す入力信号即ち図１のインバータ回
路８又は９の出力がｔｏ時点で低レベルＬから高レベル
Ｈに傾斜を有する立上りを開始し、その後のｔ1 時点
で、インバータ回路８、９の出力が図３の遅延回路２８
の第１段目のインバータ回路２８ａのしきい値Ｖthに達
すると、第１段目のインバータ回路２８ａの出力が図６
（Ｂ）に示すように高レベルＨから低レベルＬへの立下
りを開始する。第２段目及び第３段目のインバータ回路
２８ｂ、２８ｃの出力は図６（Ｃ）（Ｄ）のように変化
し、結局、ＡＮＤゲート２７の出力端子２９には図６
（Ｅ）の微小幅のパルスが得られる。

【００１７】図１の第１の制御信号形成回路１２は、レ
ベルシフタ回路３０と、第１のＲＳフリップフロップ３
１と、第１の駆動増幅器３２とから成り、入力端子７の
オン・オフ指令信号に同期して第１のスイッチＱ１をオ
ン・オフ制御するための第１の制御信号を形成し、これ
を第１のスイッチＱ1 に供給するものである。

【００１８】レベルシフタ回路３０は、第１、第２、第
３及び第４の絶縁ゲート型ＦＥＴ３４、３５、３６，３
７と、第１及び第２の抵抗３８、３９とから成り、ブー
トストラップ回路に形成されている。Ｎチャネル型の第
１のＦＥＴ３４のゲートは第１のエッジ検出回路１０に
接続され、そのソースは第１の抵抗３８を介してグラン
ド端子１７に接続されている。Ｎチャネル型の第２のＦ
ＥＴ３５のゲートは第２のエッジ検出回路１１に接続さ
れ、そのソースは第２の抵抗３９を介してグランド端子
１７に接続されている。Ｐチャネル型の第３のＦＥＴ３
６のゲートは第２のＦＥＴ３５のドレインに接続され、
第３のＦＥＴ３６のドレインは第１のＦＥＴ３４のドレ
インに接続され、第３のＦＥＴ３６のソースは第２の電
圧制御回路１６の出力ライン１６ａに接続されている。
Ｐチャネル型の第４のＦＥＴ３７のゲートは第１のＦＥ
Ｔ３４のドレインに接続され、第４のＦＥＴ３７のドレ
インは第２のＦＥＴ３５のドレインに接続され、第４の
ＦＥＴ３７のソースは第２の電圧制御回路１６の出力ラ
イン１６ａに接続されている。

【００１９】第１のＲＳフリップフロップ３１のセット
端子Ｓは第１のＦＥＴ３４のドレインに接続され、その
リセット端子Ｒは第２のＦＥＴ３５のドレインに接続さ
れ、この対の電源端子は電源ライン１６ａと電源ライン
３３とに接続されている。第１の駆動増幅器３２は第１
のＲＳフリップフロップ３１の正出力端子Ｑと第１のス
イッチＱ1 の制御端子としてのゲートとの間に接続され
ている。また、第１の駆動増幅器３２の対の電源端子は
電源ライン１６ａ、３３に接続されている。なお、フリ
ップフロップ３１のセット端子Ｓとグランド及びライン
３３との間には寄生容量Ｃａ、Ｃｂがあり、またリセッ
ト端子Ｒとグランド及びライン３３との間に寄生容量Ｃ
ｃ、Ｃｄがある。

【００２０】電源用コンデンサＣo の一端は逆流阻止用
ダイオード１４を介して制御用電源３に接続され、この
他端はライン３３によって第１及び第２のスイッチＱ1
、Ｑ2 の相互接続点Ｐ1 即ち第１のスイッチＱ1 のソ
ースに接続されている。このコンデンサＣo は、第２の
スイッチＱ2 がオンの期間に制御用電源３とダイオード
１４とコンデンサＣo と第２のスイッチＱ2 の経路に流
れる電流で充電される。第１の駆動増幅器３２はコンデ
ンサＣo を電源としているので、グランドに対する相互
接続点Ｐ1 の電位の変化に拘らずに第１のスイッチＱ1
のゲート・ソース間に所定の電圧の制御信号が供給され
る。

【００２１】第２の制御信号形成回路１３は、遅延回路
４１と第２のフリップフロップ４２と第２の駆動増幅器
４３とから成り、第２のスイッチＱ2 をオン・オフ制御
するための第２の制御信号を形成する。第２の制御信号
は周知のように第１の制御信号の逆相信号である。

【００２２】遅延回路４１は、第５、第６、第７及び第
８のＦＥＴ４４、４５、４６、４７と第３及び第４の抵
抗４８、４９とから成り、レベルシフタ回路３０と同一
の遅延時間を得るためにレベルシフタ回路３０と同一回
路に形成されている。即ち、Ｎチャネル型の第５のＦＥ
Ｔ４４のゲートは第１のエッジ検出回路１０に接続さ
れ、このソースは第３の抵抗４８を介してグランド端子
１７に接続されている。Ｎチャネル型の第６のＦＥＴ４
５のゲートは第２のエッジ検出回路１１に接続され、こ
のソースは第４の抵抗４９を介してグランド端子１７に
接続されている。Ｐチャネル型の第７のＦＥＴ４６のゲ
ートは第６のＦＥＴ４６のドレインに接続され、第７の
ＦＥＴ４６のドレインは第５のＦＥＴ４８のドレインに
接続され、第７のＦＥＴ４６のソースは電源ライン１５
ａに接続されている。Ｐチャネル型の第８のＦＥＴ４７
のゲートは第５のＦＥＴ４４のドレインに接続され、こ
のＦＥＴ４７のドレインは第６のＦＥＴ４５のドレイン
に接続され、このＦＥＴ４７のソースは電源ライン１５
ａに接続されている。

【００２３】第２のＲＳフリップフロップ４２のセット
端子Ｓは第６のＦＥＴ４５のドレインに接続され、この
リセット端子Ｒは第５のＦＥＴ４４のドレインに接続さ
れ、この対の電源端子は電源ライン１５ａとグランド端
子１７に接続されている。第２の駆動増幅器４３は第２
のＲＳフリップフロップ４２の正出力端子Ｑと第２のス
イッチＱ2 のゲートとの間に接続され、この対の電源端
子は電源ライン１５ａとグランド端子１７とに接続され
ている。なお、第2のフリップフロップ４２のセット端
子Ｓとグランドとの間に寄生容量Ｃｆがあり、リセット
端子Ｒとグランドとの間に寄生容量Ｃｅがある。

【００２４】第１及び第２の電圧制御回路１５、１６は
互いに同一の回路に構成され、図４に示すようにＮＰＮ
型の第１及び第２のトランジスタ５１、５２と、定電圧
ダイオード５３と、２つの温度補償用のシリコンダイオ
ード５４、５５と、４つの抵抗５６、５７、５８、５９
と、入力端子６０と、出力端子６１と、共通端子６２と
をそれぞれ有する。第１のトランジスタ５１は入力端子
６０と出力端子６１との間に直列に接続されている。第
２のトランジスタ５２のコレクタは第１のトランジスタ
５１のベースに接続され、このエミッタは定電圧ダイオ
ード５３を介して共通端子６２に接続されている。抵抗
５６は入力端子６０と第１のトランジスタ５１のベース
との間に接続されている。抵抗５７は出力端子６１と定
電圧ダイオード５３との間に接続されている。２つの出
力電圧検出用抵抗５８、５９は互いに直列に接続され且
つ出力端子６１と共通端子６２との間に温度補償用ダイ
オード５４、５５を介して接続されている。なお、抵抗
５９とダイオード５４、５５との直列回路は第２のトラ
ンジスタ５２のベースと共通端子６２との間に接続され
ている。第２のトランジスタ５２は誤差増幅器として機
能し、抵抗５８、５９とダイオード５４、５４とによる
検出電圧と定電圧ダイオード５３によって与えられる基
準電圧との差に対応したコレクタ電流が第２のトランジ
スタ５２に流れる。即ち、第２のトランジスタ５２のコ
レクタ・エミッタ間抵抗は出力電圧に反比例的に変化す
る。もし、出力電圧が高くなると、第２のトランジスタ
５２の抵抗が小さくなり、第１のトランジスタ５１のベ
ース電流が減少し、第１のトランジスタ５１の抵抗及び
ここでの電圧降下が大きくなり、出力電圧が低下する。
シリコンダイオード５４、５５は、負の温度係数を有す
る。従って、温度が上昇すると、ダイオード５４、５５
の順方向電圧が低下し、抵抗５９とダイオード５４、５
５との直列回路の合成電圧値が下がる。これにより、定
電圧ダイオード５３による基準電圧を上げたと同一の作
用が発生し、出力端子６１の電圧が高くなる。この結
果、電圧制御回路１５、１６は正の温度係数を有する電
圧制御回路として機能する。この電圧制御回路１５、１
６の温度係数は、インバータ回路８、９の遅れの温度特
性、及び第１及び第２の制御信号形成回路１２、１３の
遅れの温度特性を補償することができるように決定す
る。この電圧制御回路１５、１６の温度補償の設定は抵
抗５９に直列に接続するダイオード５４、５５の数の増
減、抵抗５９の値の調整等によって行う。なお、抵抗５
９を省き、ダイオード５４、５５等のみで下側の分圧抵
抗を得ることもできる。図４の回路を第１の電圧制御回
路１５として使用する時には、入力端子６０を図１の制
御電源３に接続し、出力端子６１をライン１５ａに接続
し、共通端子６２をグランド端子１７に接続する。ま
た、図４の回路を第２の電圧制御回路１６として使用す
る時には、入力端子６０を図１のダイオード１４のカソ
ードに接続し、出力端子６１をライン１６ａに接続し、
グランド端子６１をライン３３に接続する。

【００２５】図１のＡ〜Ｌで示す箇所の電圧を概略的に
示す図５（Ａ）〜（Ｌ）を参照して図１の回路の基本的
動作を説明する。制御回路２の入力端子７に図５（Ｂ）
のＰＷＭ信号から成るオン・オフ指令入力信号が入力す
ると、第１のインバータ回路８によって入力信号が位相
反転され、ここから図５（Ｃ）に示す信号が得られる。
第２のインバータ回路９からは第１のインバータ回路８
の出力を位相反転した信号に相当する図５（Ｄ）の信号
が得られる。第１及び第２のエッジ検出回路１０、１１
からは、図５（Ｃ）（Ｄ）のパルスの前縁検出信号が図
５（Ｅ）（Ｆ）に示すように得られる。第１及び第２の
エッジ検出回路１０、１１の出力パルスの幅は第１及び
第２のインバータ回路８、９の出力パルスの幅よりも十
分に狭いので、レベルシフタ回路３０に大きな電流が長
い時間流れるのを阻止することができ、電力損失を低減
することができる。図５（Ｅ）に示すように第１のエッ
ジ検出回路１０から出力パルスが発生した時には第１の
ＦＥＴ３４がオンになり、このドレイン電位が低下する
ために第４のＦＥＴ３７がオンになる。この結果、第４
のＦＥＴ３７のドレイン即ち第１のＲＳフリップフロッ
プ３１のリセット端子Ｒが図５（Ｈ）のｔ1 時点に示す
ように低レベルから高レベルに転換し、フリップフロッ
プ３１がリセットされる。図５（Ｆ）に示すように第２
のエッジ検出回路１１から出力パルスが発生した時には
第２のＦＥＴ３５がオンになり、このドレイン電位が低
下するために第３のＦＥＴ３６もオンになる。この結
果、第３のＦＥＴ３６のドレイン即ち第１のＲＳフリッ
プフロップ３１のセット端子Ｓが図５（Ｇ）のｔ2 時点
に示すように低レベルから高レベルに転換し、フリップ
フロップ３１がセット状態になる。その後、図５のｔ3
時点で再び第１のエッジ検出回路１０から出力パルスが
発生すると、第１のフリップフロップ３１はリセットさ
れる。第１のＲＳフリップフロップ３１のセットとリセ
ットとが繰返されると、この出力端子Ｑから図５（Ｉ）
に示す第１の制御信号が発生し、これが駆動増幅器３２
を介して第１のスイッチＱ1のゲート・ソース間に印加
される。制御回路２における遅延を無視すると、図５
（Ｉ）に示す第１の制御信号は図５（Ｂ）の入力信号と
同相関係にある。従って、第１のスイッチＱ1 はオン・
オフ指令入力信号と同相関係を有してオン・オフ動作す
る。

【００２６】遅延回路４１の第５〜第８のＦＥＴ４４〜
４７と第３及び第４の抵抗４８、４９とは、レベルシフ
タ回路３１の第１〜第４のＦＥＴ３４〜３７と第１及び
第２の抵抗３８、３９と等価なものであるので、遅延回
路４１はレベルシフタ回路３０と同様に動作する。但
し、第２のＲＳフリップフロップ４２のセット端子Ｓが
第６のＦＥＴ４５のドレインに接続され、このリセット
端子Ｒが第５のＦＥＴ４４のドレインに接続されている
ので、第２のＲＳフリップフロップ４２の出力は図５
（Ｊ）に示すように図５（Ｉ）の第１のＲＳフリップフ
ロップ３１の出力の逆相信号となる。従って、第２のス
イッチＱ2 のための第２の制御信号は第１のスイッチＱ
1 のための第１の制御信号に対して逆相の関係を有し、
第２のスイッチＱ2 は第１のスイッチＱ1 と逆に動作す
る。即ち、第１のスイッチＱ1 がオンの時には第２のス
イッチＱ2 がオフになり、逆に第１のスイッチＱ1 がオ
フの時に第２のスイッチＱ2 がオンになる。接続点Ｐ1
の電位は、図５（Ｋ）に示すように第１のスイッチＱ1
のオン時に高レベルになり、第２のスイッチＱ2 がオン
時には低レベルになる。接続点Ｐ1 の電位は、グランド
を基準にした場合には、第１のスイッチＱ1 のオン時に
第１及び第２の主電源Ｅ1 、Ｅ2 の合計電圧になる。ま
た、第２の出力端子５と接続点Ｐ1 との間の電圧は第１
のスイッチＱ1 がオンの時に第１の主電源Ｅ1 の電圧と
同一になる。また、第２のスイッチＱ2 のオン時には、
接続点Ｐ1 の電位が第２の出力端子５よりも第２の主電
源Ｅ2 の電圧だけ低くなる。第１及び第２の出力端子
４、５間には図５（Ｋ）のＰＷＭパルス列の平滑信号に
相当する図５（Ｌ）のアナログ出力を得ることができ
る。

【００２７】図７及び図８はインバータ回路８又は９の
遅れを説明するための波形図である。インバータ回路
８、９は、図２に示すようにＣ−ＭＯＳ構成であり、下
側のＦＥＴ１８ｂのドレイン・ソース間即ちバッファ増
幅器１９の入力段に寄生容量Ｃinを有する。このため、
図７（Ａ）のｔ1 において入力端子２０が高レベルから
低レベルに転換した時に、出力端子２１の電圧は図７
（Ｂ）に示すように遅れを有して立上る。図７（Ｂ）に
示すｔ1 〜ｔ3 区間の出力電圧Ｖout は次式に従って変
化する。 Ｖout ＝（Ｉs ／Ｃin）ｔ （式１） ここで、Ｉs は電源端子２２と上側のＦＥＴ１８ａと入
力容量Ｃinの経路に流れるセット電流を示し、ｔは時間
を示す。また、図７のｔ4 〜ｔ6 区間の出力電圧Ｖout
は次式に従って変化する。 Ｖout ＝（Ｉr ／Ｃin）ｔ （式２） ここで、Ｉr は入力容量Ｃinと下側のＦＥＴ１８ｂとの
経路で流れるリセット電流を示す。リセット電流Ｉr は
セット電流Ｉs よりも大きく流れるので、ｔ4〜ｔ6 区
間はｔ1 〜ｔ3 区間よりも短い。第１及び第２のインバ
ータ用ＦＥＴ１８ａ、１８ｂに流すことができる電流Ｉ
は、電源電圧＋Ｖccを一定とした場合に次式で示すこと
ができる。 Ｉ＝μＶg ^２ ＣＷ／Ｌ （式３） ここで、μはＦＥＴにおけるキャリアの表面移動度、Ｖ
g はゲート電圧、Ｃは単位面積当りのゲート容量、Ｗは
チャネル幅、Ｌはチャネル長である。

【００２８】上記キャリアの表面移動度μは負の温度特
性を有し、温度が高くなるに従って小さくなる。従っ
て、温度が高くなると、ＦＥＴが流せる最大電流Ｉが低
下する。この結果、高温時には、式１及び式２のＩs 及
びＩr が小さくなり、出力電圧Ｖoutの傾きがゆるくな
る。図８（Ｂ）で破線で示す電圧Ｖout1は図１において
本発明に従う電圧制御回路１５、１６が設けられていな
い時のインバータ８又は９の出力電圧を示し、図８
（Ｂ）の実線で示す電圧Ｖout2は本発明に従う電圧制御
回路１５、１６を設けた時のインバータ８又は９の出力
電圧を示す。インバータ回路８、９に接続された次段の
エッジ検出回路１０、１１はしきい値Ｖthを有するの
で、図７の低温時には、インバータ出力電圧Ｖout のｔ
2 からｔ5 までの時間幅Ｔ1 が有効出力区間即ち有効パ
ルス区間となり、またｔ2時点が有効な前縁となる。ま
た、図８の高温時の本発明に従うインバータ出力電圧Ｖ
out2はｔ2 〜ｔ5 の時間幅Ｔ2 が有効出力区間即ち有効
パルス区間となり、従来のインバータ出力電圧Ｖout1は
ｔ2 ′〜ｔ5 の時間幅Ｔ2 ′が有効出力区間となる。

【００２９】高温時におけるインバータ回路８、９の遅
れの補正は、第１の電圧制御回路１５の出力電圧が高温
時に低温時よりも高くなることによって達成される。イ
ンバータ８、９の駆動電圧が高くなると、式３に示した
電流Ｉは駆動電圧に比例的に大きくなり、出力電圧Ｖou
t の傾きが急になり、遅れが少なくなる。インバータ回
路８、９の出力電圧Ｖout の最大値は、従来回路ではい
ずれも図７（Ｂ）及び図８（Ｂ）に示すＶ1 であるが、
本発明に従う回路では高温時にＶ1 よりも高いＶ2 にな
る。

【００３０】図１の第２のインバータ回路９において
は、第１のインバータ回路８と同様に高温時に電圧制御
回路１５から電源端子に供給される電圧が上昇すること
に起因した遅れ低減の他に、ゲート電圧Ｖg の増大によ
る電流Ｉの増大に起因した遅れ低減が生じる。即ち、第
１の電圧制御回路１５の出力電圧が温度の上昇に伴なっ
て高くなると、第１のインバータ回路８の出力電圧が高
くなる。第２のインバータ回路９のゲート電圧Ｖg は第
１のインバータ回路８の出力電圧であるので、高温時に
第２のインバータ回路９のゲート電圧Ｖg が高くなり、
前記式３の電流Ｉが大きくなり、第２のインバータ回路
９のセット電流Ｉs 及びリセット電流Ｉrも大きくな
り、遅れが小さくなる。ゲ−ト電圧Ｖｇによる遅れ低減
効果は第１のインバ−タ回路８では発生せずに第2のイ
ンバ−タ回路９のみで発生する。これによりフリップフ
ロップ３１、４２の出力パルスの幅が温度によって変化
する量を抑制することができる。図9及び図１０は低温
時と高温時のインバ−タ回路８、９の入出力とフリップ
フロップ３１、４２の出力パルスとの関係を、第1及び
第2のエッジ検出回路１０、１１、レベルシフタ回路３
０、及び遅延回路４１の遅れを無視して概略的に示す。
図９の低温時においては、図9（Ａ）の第1のインバ−タ
回路８の入力信号Ｖinに応答して図9（Ｂ）の出力が第1
のインバ−タ回路８から得られ、これが第2のインバ−
タ回路９の入力となつて第2のインバ−タ回路９から図9
（Ｃ）の出力が発生する。なお、図９（Ｂ）のＶth1は
第２のインバ−タ回路９及び第1のエッジ検出回路１０
のしきい値を示し、図9(C)のＶth2は第2のエッジ検出回
路１１のしきい値を示す。ここで説明を容易にするため
に、第1及び第2のエッジ検出回路１０、１１及びレベル
シフタ回路３０及び遅延回路４１の遅れを無視すると、
第1のＲＳフリップフロップ３１は第２のインバ−タ回
路９の出力パルスの前縁を示すｔ3時点でセットされ、
第１のインバ−タ回路８の出力パルスの前縁を示すｔ５
時点でリセットされる。第２のフリップフロップ４２は
第１のフリップフロップ３１と逆にｔ3時点でリセット
され、ｔ5時点でセットされる。図１０に示す高温時に
おける基本的動作は図９と同一である、しかし、図９の
場合に比べて温度が高くなると、第１及び第２の電圧制
御回路１５、１６の出力電圧が高くなる。第１及び第２
のインバ−タ回路８、９の駆動電圧が高くなると、既に
説明したように遅れが少なくなる効果の他に、第２のイ
ンバ−タ回路９の入力信号即ちゲ−ト電圧Ｖｇが高くな
り、遅れが更に少なくなる効果が生じる。このため、図
１０（Ｃ）の第２のインバ−タ回路９の出力Ｖ02のパル
スの立上りの傾きが図１０（Ｂ）の第１のインバ−タ回
路９の出力電圧Ｖ01のパルスの立上りの傾きよりも急に
なる。この結果、第２のインバ−タ回路の出力電圧Ｖ02
が次段のしきい値Ｖth2に速く到達し、第１のＲＳフリ
ップフロップ31の出力パルスの幅Ｔ2が比較的広くな
る。図１０（Ｂ）（Ｃ）で破線Ｖ10´、Ｖ02´で示すも
のは、電圧制御回路１５を設けず、高温時のインバ−タ
回路８、９の駆動電圧を低温時と同一にした時のインバ
−タ回路の８、９の出力電圧を示し、図１０（Ｄ）
（Ｅ）の破線で示すパルスは図１０（Ｂ）（Ｃ）の破線
Ｖｏ1´、Ｖ02´に応答する出力パルスを示す。図１０
（Ｄ）から明らかなように、本実施形態によれば、第１
のＲＳフリップフロップ３１の出力パルスの幅Ｔ2が従
来の幅Ｔ2´よりも広くなり、図９（Ｄ）に示す低温時
の第７のＲＳフリップフロップ３１の出力パルスの幅と
の差が小さくなる。

【００３１】図１において、エッジ検出回路１０、１１
を省き、第１のインバータ回路８の出力をＦＥＴ３４、
４４に直接に供給し、第２のインバータ回路９の出力を
ＦＥＴ３４、４５に直接に供給することができる。この
場合には、ＦＥＴ３４、３５、４４、４５のしきい値に
よって第１及び第２のインバータ回路８、９の出力パル
スの有効前縁時点が決定される。レベルシフタ回路３０
及び遅延回路の寄生容量Ｃａ〜Ｃｅに基づいて信号伝送
の遅れが生じる。ＦＥＴ３４〜３６、４４〜４６は負の
温度係数を有し、抵抗３８、３９、４８、４９は正の温
度係数を有するので、電源ライン１５ａ、１６ａの電圧
が一定に保たれている時には、レベルシフタ回路３０及
び遅延回路４１の遅れ時間は温度によってさほど変化し
ない。本実施形態では、インバ−タ回路８、９の温度に
よる遅れの変化を少なくするために、第１及び第２の電
圧制御回路１５、１６の出力電圧を温度を追従させて変
えてレベルシフタ回路３０及び遅延回路４１に強性的に
温度特性を与えている。温度上昇に追従させて第２の電
圧制御回路１６の出力電圧を高めると、例えば、ＦＥＴ
３６の導通時間には寄生容量Ｃａ、Ｃｂの充電速度が高
くなり、フリップフロップ３１のセット信号がしきい値
に達するまでの時間が短くなり、信号伝送の遅れが少な
くなる。また遅延回路４１においては、温度上昇時に例
えば、ＦＥＴ４７の導通時にライン１５ａの電圧が高く
なることにより、寄生容量Ｃｆの充電速度が速くなり、
第２のフリップフロップ４２のセット信号がしきい値ま
で立上る時間が短くなり、信号伝送の遅れが少なくな
る。

【００３２】遅延回路４１、第２のＲＳフリップフロッ
プ４２及び第２の駆動増幅器４２の電源端子は第１の電
圧制御回路１５に接続されているので、これ等において
第１及び第２のインバータ回路８、９と同様に生じる温
度上昇に基づく遅れの増大を第１の電圧制御回路１５に
よって低減することができる。

【００３３】第１及び第２の電圧制御回路１５、１６
は、第１及び第２のインバータ回路８、９と第１及び第
２の制御信号形成回路１２、１３との全体における温度
変化による制御信号の遅れの変化を抑えるように形成さ
れる。即ち、温度変化に拘らず図５（Ｉ）に示す第１の
ＲＳフリップフロップ３１の出力パルス列が図５（Ｂ）
に示す入力端子７のパルス列にできるだけ忠実に対応
し、且つ図５（Ｊ）に示す第２のＲＳフリップフロップ
４２の出力パルス列が図５（Ｂ）の入力端子７のパルス
列の逆相信号にできるだけ忠実に対応するように第１及
び第２の電圧制御回路１５、１６の各部の定数が決定さ
れる。図１１は温度変化による遅れの変化を抑える原理
を示すものであり、横軸に温度変化、縦軸に電源電圧一
定時の遅れ、キャリアの表面移動度μ、電圧制御回路１
５又は１６の出力電圧が示されている。図１１の特性線
Ａはμの変化を示し、特性線Ｂは従来と同様に電源電圧
を温度変化に無関係に一定に保った時のフリップフロッ
プ３１又は４２の出力パルスの遅れを示し、特性線Ｃは
第１及び第２の電圧制御回路１５又は１６の出力電圧の
変化を示し、特性線Ｄは本発明に従う電圧制御回路１
５、１６を設けた場合のフリップフロップ３１又は４２
の出力パルスの遅れを示す。本実施形態では、図１１の
特性線Ｄに示すように温度変化による遅れの変動をでき
るだけ少なくすると共に、遅れをできるだけ少なくする
ように制御電源電圧を制御する。

【００３４】図１２は電圧制御回路１５、１６の出力電
圧を最適化するために、図４の抵抗５９の値を調整する
方法を示す。図１２では、抵抗５９が第１及び第２の抵
抗５９ａ、５９ｂの直列回路とツエナーダイオード５９
ｃとから成る。ツエナーダイオード５９ｃは通常の電圧
ではブレークダウンしないように形成されている。全体
の抵抗５９の値が目標値よりも高い時には外部からツエ
ナーダイオード５９ｃを破壊する電圧を加え、ツエナー
ダイオード５９ｃを短絡状態とし、第２の抵抗５９ｂと
破壊したツエナーダイオード５９ｃとの合成抵抗値を下
げる。別の抵抗調整方法としては、抵抗５９又は５９ａ
を厚膜抵抗又は薄膜抵抗で形成し、このトリミングによ
ってその抵抗値を調整する。

【００３５】本実施例は次の効果を有する。 （１） インバータ回路８、９の温度変化による遅れの
変化を温度特性を有する第１の電圧制御回路１５によっ
て抑制することができる。 （２） レベルシフタ回路３０の遅れ及び遅延回路４１
の遅れを温度特性を有する第１及び第２の電圧制御回路
１５、１６によって抑制することができる。 （３） 温度特性を有する第１及び第２の電圧制御回路
１５、１６が設けられているので、第１及び第２のＲＳ
フリップフロップ３１、４２から得られる第１及び第２
の制御信号の遅れが温度変化によってさほど変化しなく
なり、且つ遅れが最小に抑制される。このため、あらゆ
る温度において入力信号に対して忠実度の高い第１及び
第２の制御信号を得ることができ、図５（Ａ）に示す原
アナログ信号に対して忠実度の高い図５（Ｌ）に示す再
生アナログ信号を得ることができる。 （４） 第１の電圧制御回路１５によって第１及び第２
のインバータ回路８、９と遅延回路４１と第２のＲＳフ
リップフロップ４２と第２の駆動増幅器４３との遅延を
一括して調整し、第２の電圧制御回路１６によってレベ
ルシフト回路３０と第１のＲＳフリップフロップ３１と
第１の駆動増幅器３２との遅延を一括して調整するの
で、遅延調整を容易に達成することができる。 （５） 第１及び第２の電圧制御回路１５、１６の抵抗
５９を調整可能に構成しているので、微調整によって最
適な制御電圧を供給することができる。 （６） 温度変化による第１第２のスイッチＱ1、Ｑ2の
制御パルスの幅の変化が少なくなるので、高周波化が容
易になる。 （７） 帰還制御回路を設けなくとも、高品位の増幅が
可能である。また帰還制御回路を設ける場合であって
も、帰還量を少なくすることができる。

【００３６】

【第２の実施形態】次に、図１３に示す第２の実施形態
のスイッチング増幅器を説明する。但し、図１３及び後
述する図１４〜図２０において図１〜図１２と共通する
部分には同一の符号を付してその説明を省略する。

【００３７】図１３の第２の実施形態のスイッチング増
幅器は、図１の第１及び第２の主電源Ｅ1 、Ｅ2 の代り
に１つの主電源Ｅを設け、この主電源Ｅの一端と他端と
の間に第１及び第２のスイッチＱ1 、Ｑ2 の直列回路を
接続し、第１の出力端子４を結合コンデンサＣc を介し
て第１及び第２のスイッチＱ1 、Ｑ2 の相互接続点Ｐ1
に接続し、第２の出力端子５をグランド端子１７に接続
し、この他は図１と同一に構成したものである。図１３
の出力段増幅回路は変形ハーフブリッジ型回路と呼ばれ
るものであり、第１及び第２のスイッチＱ1 、Ｑ2 を交
互にオン・オフすることによって第１及び第２の出力端
子４、５間に接続される負荷に交流を供給することがで
きる。

【００３８】図１３のＡ〜Ｌ点には、図５（Ａ）〜
（Ｌ）と同様な波形を得ることができる。また、図１３
の第１及び第２の電圧制御回路８、９も図１と同様に機
能する。従って、第２の実施形態によっても第１の実施
形態と同一の作用効果を得ることができる。

【００３９】

【第３の実施形態】図１４に示す第３の実施形態のスイ
ッチング増幅器は、出力段増幅回路を第１、第２、第３
及び第４のスイッチＱ1 、Ｑ2 、Ｑ3 、Ｑ4 をブリッジ
型に形成し、これ等の制御回路は第１の実施形態と同様
に形成したものである。即ち、主電源Ｅの一端と他端と
の間に第１及び第２のスイッチＱ1 、Ｑ2 の直列回路と
第３及び第４のスイッチＱ3 、Ｑ4 の直列回路とが接続
され、第１の出力端子４が第１のフィルタ６のリアクト
ルＬ1 を介して第１及び第２のスイッチＱ1 、Ｑ2 の相
互接続点Ｐ1 に接続され、第２の出力端子５が第２のフ
ィルタ６′のリアクトルＬ1 ′を介して第３及び第４の
スイッチＱ3 、Ｑ4 の相互接続点Ｐ1 ′に接続されてい
る。負荷は第１及び第２の出力端子４、５間に接続され
る。第１及び第２のスイッチＱ1 、Ｑ2 をオン・オフす
るための制御回路は図１と同一に形成されている。第３
及び第４のスイッチＱ3 、Ｑ4 をオン・オフするための
制御回路は第１及び第２のスイッチＱ1 、Ｑ2 をオン・
オフするための制御回路と実質的に同一に形成されてい
る。第１〜第４のスイッチＱ1 〜Ｑ4 のオン・オフ制御
信号は図１６（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す通りであ
り、第１及び第４のスイッチＱ1 、Ｑ4 が同時にオン・
オフ制御され、また第２及び第３のスイッチＱ2 、Ｑ3
が同時にオン・オフされる。図１５は第３及び第４の制
御信号形成回路１２´、１３´を示す。図１５において
図１４の第１及び第２の制御信号形成回路１２、１３と
実質的に同一の部分にはダッシュを伴った同一の符号が
付されている。第３のスイッチＱ3 をオン・オフ制御す
るための第３の制御信号形成回路１２′は第１の制御信
号形成回路１２と同一の回路構成を有するが、第１及び
第２のフリップフロップ３１´、４２´に対する接続は
逆になっている。即ち、第３の制御信号形成回路１２′
に含まれているＦＥＴ３５´のドレインが第１のフリッ
プフロップ３１´のセット端子Ｓに接続され、ＦＥＴ３
４´のドレインがリセット端子Ｒに接続されている。第
４のスイッチＱ4 をオン・オフするための第４の制御信
号形成回路１３′は第２の制御信号形成回路１３と同一
に形成されている。但し、第４の制御信号形成回路１
３′に含まれているＦＥＴ４４´のドレインがフリップ
フロップ４２のセット端子に接続され、ＦＥＴ４５´の
ドレインがリセット端子に接続されている。制御用電源
３と第３の制御信号形成回路１２′の電源端子との間に
ダイオード１４′を介してコンデンサＣo ′が接続され
ている。コンデンサＣo´は第３の制御信号形成回路１
２′の電源として機能するように接続されている。第２
のフィルタ６′はリアクトルＬ1 ′とコンデンサＣ1 ′
とから成り、リアクトルＬ1 ′は第３及び第４のスイッ
チＱ3 、Ｑ4 の相互接続点Ｐ1 ′と第２の出力端子５と
の間に接続され、コンデンサＣ1 ′は第２の出力端子５
とグランド端子１７との間に接続されている。なお、出
力端子４、５間にフィルタを介して負荷を接続すること
もできる。

【００４０】図１６のブリッジ型スイッチング増幅器の
第１〜第４のスイッチＱ1 〜Ｑ4 の制御信号は、図１の
第１及び第２のスイッチＱ1 、Ｑ2 の制御信号と同様に
形成されるので、第３の実施形態によっても第１の実施
形態と同様な効果を得ることができる。

【００４１】

【第４の実施形態】図１７に示す第４の実施形態の電子
回路は、本発明が適用されたパルス増幅回路であって、
図１の第２のインバ−タ回路９の出力段に波形整形回路
８０を設けたものに相当し、図１と同一の第１及び第２
のインバ−タ回路８、９、電源３、電圧制御回路１５を
有する。図１７のＡ、Ｂ、Ｃ点の電圧波形は図１８
（Ａ）（Ｂ）（Ｃ）に示されている。波形整形回路８０
の出力は第２のインバ−タ回路９の出力パルスの前縁が
しきい値Ｖthに達した時に第１のレベルから第２のレベ
ルに変化し、図１７（Ｂ）のパルスの後縁がしきい値Ｖ
thを横切った時に第２のレベルから第１のレベルに戻
る。図１７においても電圧制御回路１５が設けられてい
るので、第１の実施形態と同様な原理で図１８（Ｃ）の
パルスの幅の温度による変化が少なくなる。また、温度
上昇時の遅れの増大を抑制することができる。

【００４２】

【第５の実施形態】図１９に示す第５の実施形態の電子
回路は、図１７の第１のインバ−タ８を非反転増幅器８
´に置き換え、この他は図１７と同一形成したものに相
当する。非反転増幅器８´が温度特性を有する電圧制御
回路１５で駆動されているので、第２のインバ−タ回路
９の入力信号即ちゲ−ト電圧Ｖｇは第１の実施形態と同
様に温度によって変化する。従って、図１８の実施形態
によっても第１及び第４の実施形態と同様な効果を得る
ことができる。

【００４３】

【第６の実施形態】図２０の第６の実施形態の信号処理
回路は、図１７から第２のインバ−タ回路９を省き、こ
の他は図１７と同様に形成したものである。図２０の回
路では温度上昇時にゲ−ト電圧Ｖｇを高めることはでき
ないが、駆動電圧が高められるために遅れは減少する。

【００４４】

【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 （１） 図４の第１又は第２の電圧制御回路１５、１６
を図２１に示すように変形することができる。即ち、図
４の抵抗５９とダイオード５４、５５の代りにスイッチ
Ｓ1 、Ｓ2 、Ｓ3 と互いに値の異なる抵抗Ｒ1 、Ｒ2 、
Ｒ3 との直列回路を第２のトランジスタ５２のベースと
共通端子６２との間に接続し、且つ温度検出回路７０を
設け、温度検出回路７０の出力によってスイッチＳ1 、
Ｓ2 、Ｓ3 を選択的にオンに制御し、下側の分圧抵抗の
値を温度上昇した時に低下させて出力電圧に温度特性を
持たせることができる。また、分圧抵抗の値を変える代
りに、破線で示すように複数のツエナー電圧の異なる複
数のツエナーダイオード５３ａ、５３ｂ、５３ｃをスイ
ッチＳ1 、Ｓ2 、Ｓ3 を介して互いに並列に接続し、ス
イッチＳ1 〜Ｓ3 を温度検出回路７０によって選択的に
オンにして温度特性を有する出力電圧を得ることができ
る。 （２） 第２の電圧制御回路１６を省くことができる。 （３） エッジ検出回路１０、１１を省くことができ
る。 （４） 第１〜第４のスイッチＱ1 〜Ｑ4 をバイポーラ
トランジスタ等の別の半導体制御スイッチとすることが
できる。 （５） 第１及び第２のスイッチＱ1 、Ｑ2 又は第１〜
第４のスイッチＱ1 〜Ｑ4 で直流−交流変換する電力変
換回路の制御回路にも本発明を適用することができる。 （６） 図１及び図１１の第１及び第２のスイッチＱ1
、Ｑ2 の制御信号、及び図１２の第１〜第４のスイッ
チＱ1 〜Ｑ4 の制御信号に、周知のデッドタイムを与え
る回路を付加することができる。 （７） 各実施形態において、出力端子４と入力端子７
との間に負帰還量の少ない負帰還回路を設けることがで
きる。 （８） 図１４のブリッジ回路において、第３の制御信
号は第２の制御信号と同相であり、第４の制御信号は第
１の制御信号と同相であるので、第３及び第４の制御信
号形成回路１２’、１３’を第２及び第１の制御信号形
成回路１３，１２の一部を兼用するように構成すること
ができる。 （９） 図２２に示すように、第１のインバ−タ回路８
の電源端子のみを温度特性を有する電圧制御回路１５´
に接続し、第２のインバ−タ回路９の電源端子は電源３
２直接に接続し、第１のインバ−タ回路８の出力をバッ
ファ回路９´を介して第１のエッジ検出回路１０に接続
し、バッファ回路９´の電源端子は電源３に直接に接続
し、第２のインバ−タ回路９の出力を第２のエッジ検出
回路１１に接続することができる。この図２２の回路に
よっても第１〜第６の実施形態と同一の効果を得ること
ができる。

【図面の簡単な説明】

【図１】本発明に従う第１の実施形態のスイッチング増
幅器を示す回路図である。

【図２】図１のインバータ回路を詳しく示す回路図であ
る。

【図３】図１のエッジ検出回路を詳しく示す回路図であ
る。

【図４】図１の電圧制御回路を詳しく示す回路図であ
る。

【図５】図１のＡ〜Ｌの電圧状態を概略的に示す波形図
である。

【図６】図３のエッジ検出回路の各部の電圧を示す波形
図である。

【図７】図１のインバータ回路の低温時の入力及び出力
電圧を示す波形図である。

【図８】図１のインバータ回路が図７の場合よりも高温
になった時の入力及び出力電圧を示す波形図である。

【図９】低温時における図１の状態を概略的に示す波形
図である。

【図１０】高温時における図１の状態を概略的に示す波
形図である。

【図１１】インバータ回路又はスイッチ制御回路におけ
る温度変化とキャリアの表面移動度μ、電圧制御回路の
出力電圧、及び遅れとの関係を示す図である。

【図１２】電圧制御回路の温度特性の調整方法を説明す
るための回路図である。

【図１３】第２の実施形態のスイッチング増幅器を示す
回路図である。

【図１４】第３の実施形態のスイッチング増幅器を示す
回路図である。

【図１５】図１４の一部を詳しく示す回路図である。

【図１６】図１４の第１〜第４のスイッチＱ1 〜Ｑ4 の
制御信号を示す波形図である。

【図１７】第４の実施形態の電子回路を示すブロック図
である。

【図１８】図１７の各部の状態を示す波形図である。

【図１９】第５の実施形態の電子回路を示すブロック図
である。

【図２０】第６の実施形態の電子回路を示すブロック図
である。

【図２１】電圧制御回路の変形例を示す回路図である。

【図２２】変形例のスイッチング増幅器の一部を示す回
路図である。

【符号の説明】

１．オン・オフ指令信号発生手段 ２．制御回路 ３．制御用手段 ４，５．出力端子 ８，９．インバータ回路 １０，１１．エッジ検出回路 １２，１３．第１及び第２の制御信号形成回路 １５，１６．電圧制御回路 ３０．レベルシフタ回路 Ｑ１〜Ｑ４．スイッチ Ｅ１，Ｅ２，Ｅ．主電源

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA04 AA06 CA01 CB12 DB03 5J055 AX02 AX15 BX16 CX03 DX22 DX48 DX56 EX07 EY01 EY05 EY10 EY13 EZ14 EZ20 EZ32 EZ51 FX06 FX12 FX34 GX01 GX02 GX04

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力端子と出力端子と電源端子とを有
   し、前記入力端子に供給された２値の入力信号の位相反
   転信号を前記出力端子から送出するように形成され且つ
   温度の上昇と共に遅れが増大するような温度特性を有す
   る遅れを伴って前記位相反転信号を送出するように形成
   されたインバ−タ回路と、 前記インバ−タ回路を駆動するための直流電圧を前記イ
   ンバ−タ回路に供給するための電源手段と、 前記電源手段と前記インバ−タ回路の前記電源端子との
   間に接続され、且つ前記インバ−タ回路の遅れの温度特
   性を補償するために、温度の上昇と共に前記電源端子に
   供給する電圧を高くするように形成された電圧制御手段
   とから成る電子回路装置。
2. 【請求項２】 2値の入力信号を受け入れるための入力
   手段と、 前記入力手段に接続された第1のインバ−タ回路と、 前記第1のインバ−タ回路の出力端子に接続された第2の
   インバ−タ回路と、 直流電圧を供給するための電源手段と、 前記電源手段と前記第1及び第2のインバ−タ回路の電源
   端子との間に接続された電圧制御手段とを有し、前記第
   1及び第2のインバ−タ回路は、温度の上昇と共に遅れが
   増大するような温度特性を有する遅れを伴って出力信号
   を送出するようにそれぞれ形成され、 前記電圧制御手段は、前記第1及び第2のインバ−タ回路
   の遅れの温度特性を補償するために、温度の上昇と共に
   前記第1及び第2のインバ−タ回路の前記電源端子に供給
   する電圧を高くするように形成されていることを特徴と
   する電子回路装置。
3. 【請求項３】 2値の入力信号を受け入れるための入力
   手段と、 前記入力手段に接続された非反転増幅器と、 前記非反転増幅器の出力端子に接続されたインバ−タ回
   路と、 直流電圧を供給するための電源手段と、 前記電源手段と前記非反転増幅器及び前記インバ−タ回
   路の電源端子との間に接続された電圧制御手段と、 を有し、前記インバ−タ回路は、温度の上昇と共に遅れ
   が増大するような温度特性を有する遅れを伴って出力信
   号を送出するように形成され、 前記電圧制御手段は、前記インバ−タ回路の遅れの温度
   特性を補償するために、温度の上昇と共に前記非反転増
   幅器及び前記インバ−タ回路の前記電源端子に供給する
   電圧を高くするように形成されていることを特徴とする
   電子回路装置。
4. 【請求項４】 第1及び第2の主直流電源の直列回路と、 前記第1及び第2の主直流電源の直列回路に対して並列に
   接続された第1及び第2のスイッチの直列回路と、 前記第1及び第2の主直流電源の相互接続点と前記第1及
   び第2のスイッチの相互接続点との間から出力を得るた
   めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に応答して第
   1及び第2のスイッチをオン・オフ駆動するためのもので
   あって、前記入力手段に接続された第1のインバ−タ回
   路と、前記第１のインバ−タ回路に接続された第2のイ
   ンバ−タ回路と、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   するために前記第1及び第2のインバ−タ回路に接続され
   た第1の制御信号形成回路と、前記第１の制御信号と逆
   位相状態に前記第2のスイッチをオン・オフ制御する第2
   の制御信号を形成するために前記第1及び第2のインバ−
   タ回路に接続された第2の制御信号形成回路とを有して
   いる制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、 を備えたスイッチング回路装置であって、 前記第1及び第2のインバ−タ回路のそれぞれは、それぞ
   れの入力信号の位相反転信号を、温度の上昇と共に遅れ
   が上昇するような温度特性を有する遅れを伴って送出す
   るものであり、 前記制御用電源と前記第1及び第2のインバ−タ回路の電
   源端子との間に電圧制御手段が接続され、 前記電圧制御手段は、前記第１及び第２のインバ−タ回
   路の遅れの温度特性を補償するために、前記第1及び第2
   のインバ−タ回路の電源電圧を温度の上昇と共に高くす
   るように形成されていることを特徴とするスイッチング
   回路装置。
5. 【請求項５】 第1及び第2の主直流電源の直列回路と、 前記第1及び第2の主直流電源の直列回路に対して並列に
   接続された第1及び第2のスイッチの直列回路と、 前記第1及び第2の主直流電源の相互接続点と前記第1及
   び第2のスイッチの相互接続点との間から出力を得るた
   めの出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に応答して第
   1及び第2のスイッチをオン・オフ駆動するためのもので
   あって、前記入力手段に接続された第1のインバ−タ回
   路と、前記第１のインバ−タ回路に接続された第2のイ
   ンバ−タ回路と、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   するために前記第1及び第2のインバ−タ回路に接続され
   た第1の制御信号形成回路と、前記第１の制御信号と逆
   位相状態に前記第2のスイッチをオン・オフ制御する第2
   の制御信号を形成するために前記第1及び第2のインバ−
   タ回路に接続された第2の制御信号形成回路とを有して
   いる制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、 を備えたスイッチング回路装置であって、 前記第1及び第2のインバ−タ回路のそれぞれは、それぞ
   れの入力信号の位相反転信号を温度の上昇と共に遅れが
   増大するような温度特性を有する遅れを伴って送出する
   ものであり、 前記第1及び第2の制御信号形成回路は温度の上昇と共に
   遅れが増大するような温度特性を有する遅れを伴って前
   記第1及び第2の制御信号を形成するものであり、 前記制御用電源と前記第1及び第2のインバ−タ回路及び
   前記第2の制御信号形成回路の電源端子との間に接続さ
   れた第1の電圧制御手段と、制御用電源と前記第1の制御
   信号形成回路の電源端子との間に接続された第2の電圧
   制御手段とを有し、 前記第1及び第2の電圧制御手段は、前記第1及び第2のイ
   ンバ−タ回路の遅れの温度特性を補償するために、それ
   ぞれの出力電圧を温度の上昇と共に高くするように形成
   されていることを特徴とするスイッチング回路装置。
6. 【請求項６】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
   のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記主電源の
   他端との間にコンデンサを介して負荷を接続するための
   出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に応答して第
   1及び第2のスイッチをオン・オフ駆動するためのもので
   あって、前記入力手段に接続された第1のインバ−タ回
   路と、前記第１のインバ−タ回路に接続された第2のイ
   ンバ−タ回路と、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   するために前記第1及び第2のインバ−タ回路に接続され
   た第1の制御信号形成回路と、前記第１の制御信号と逆
   位相状態に前記第2のスイッチをオン・オフ制御する第2
   の制御信号を形成するために前記第1及び第2のインバ−
   タ回路に接続された第2の制御信号形成回路とを有して
   いる制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、 を備えたスィチング回路装置であって、 前記第1及び第2のインバ−タ回路のそれぞれは、それぞ
   れの入力信号の位相反転信号を温度の上昇と共に遅れが
   上昇するような温度特性を有する遅れを伴って送出する
   ものであり、 前記制御用電源と前記第1及び第2のインバ−タ回路の電
   源端子との間に電圧制御手段が接続され、 前記電圧制御手段は、前記第１及び第２のインバ−タ回
   路の遅れの温度特性を補償するために、前記第1及び第2
   のインバ−タ回路の電源電圧を温度の上昇と共に高くす
   るように形成されていることを特徴とするスィチング回
   路装置。
7. 【請求項７】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
   のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記主電源の
   他端との間にコンデンサを介して負荷を接続するための
   出力手段と、 前記第1及び第2のスイッチのオン・オフを指令するため
   の2値のオン・オフ指令信号を受け入れるための入力手
   段と、 前記入力手段と前記第1及び第2のスイッチの制御端子と
   の間に接続され、前記オン・オフ指令信号に応答して第
   1及び第2のスイッチをオン・オフ駆動するためのもので
   あって、前記入力手段に接続された第1のインバ−タ回
   路と、前記第１のインバ−タ回路に接続された第2のイ
   ンバ−タ回路と、前記オン・オフ指令信号に同期して第
   1のスイッチをオン・オフ制御する第1の制御信号を形成
   するために前記第1及び第2のインバ−タ回路に接続され
   た第1の制御信号形成回路と、前記第１の制御信号と逆
   位相状態に前記第2のスイッチをオン・オフ制御する第2
   の制御信号を形成するために前記第1及び第2のインバ−
   タ回路に接続された第2の制御信号形成回路とを有して
   いる制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、 を備えたスイッチング回路装置であって、 前記第1及び第2のインバ−タ回路のそれぞれは、それぞ
   れの入力信号の位相反転信号を温度の上昇と共に遅れが
   増大するような温度特性を有する遅れを伴って送出する
   ものであり、 前記第1及び第2の制御信号形成回路は温度の上昇と共に
   遅れが増大するような温度特性を有する遅れを伴って前
   記第1及び第2の制御信号を形成するものであり、 前記制御用電源と前記第1及び第2のインバ−タ回路及び
   前記第2の制御信号形成回路の電源端子との間に接続さ
   れ第1の電圧制御手段と、制御用電源と前記第1の制御信
   号形成回路の電源端子との間に接続された電圧制御手段
   とを有し、 前記第1及び第2の電圧制御手段は、前記第1及び第2のイ
   ンバ−タ回路の遅れの温度特性を補償するために、それ
   ぞれの出力電圧を温度の上昇と共に高くするように形成
   されていることを特徴とするスイッチング回路装置。
8. 【請求項８】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
   のスイッチの直列回路と、 前記主電源の一端と他端との間に接続された第3及び第4
   のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記第3及び
   第4のスイッチの相互接続点との間に負荷を接続するた
   めの出力手段と、 前記第１、第2、第3及び第4のスイッチのオン・オフを
   指令するための2値のオン・オフ指令信号を受け入れる
   ための入力手段と、 前記オン・オフ指令信号の入力手段と前記第1、第2、第
   3及び第4のスイッチの制御端子との間に接続され、前記
   オン・オフ指令信号に応答して第1、第2、第3及び第4の
   スイッチをオン・オフ制御するための第1、第2、第3及
   び第4の制御信号を形成するためのものであって、前記
   オン・オフ指令信号の入力手段に接続された第1のイン
   バ−タと、前記第1のインバ−タに接続された第2のイン
   バ−タと、前記オン・オフ指令信号に同期して第1のス
   イッチをオン・オフ制御する第1の制御信号を形成する
   ために前記第1及び第2のインバ−タに接続された第1の
   制御信号形成回路と、前記第1の制御信号と逆位相状態
   に前記第2のスイッチをオン・オフ制御する第2の制御信
   号を形成するために前記第1及び第2のインバ−タに接続
   された第2の制御信号形成回路と、前記第1の制御信号と
   逆位相状態に第３のスイッチをオン・オフ制御する第３
   の制御信号を形成するために前記第1及び第2のインバ−
   タに接続された第３の制御信号形成回路と、前記第1の
   制御信号と同相状態に前記第４のスイッチをオン・オフ
   制御する第４の制御信号を形成するために前記第1及び
   第2のインバ−タに接続された第４の制御信号形成回路
   とを有する制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、を備えたでスイッチング回路装置であ
   って、前記第1及び第2のインバ−タ回路のそれぞれは、
   それぞれの入力信号の位相反転信号を温度の上昇と共に
   遅れが上昇するような温度特性を有する遅れを伴って送
   出するものであり、 前記制御用電源と前記第1及び第2のインバ−タ回路の電
   源端子との間に電圧制御手段が接続され、 前記電圧制御手段は、前記第１及び第２のインバ−タ回
   路の遅れの温度特性を補償するために、前記第1及び第2
   のインバ−タ回路の電源電圧を温度の上昇と共に高くす
   るように形成されていることを特徴とするスイッチング
   回路装置。
9. 【請求項９】 直流電圧を供給するための主電源と、 前記主電源の一端と他端との間に接続された第1及び第2
   のスイッチの直列回路と、 前記主電源の一端と他端との間に接続された第3及び第4
   のスイッチの直列回路と、 前記第1及び第2のスイッチの相互接続点と前記第3及び
   第4のスイッチの相互接続点との間に負荷を接続するた
   めの出力手段と、 前記第１、第2、第3及び第4のスイッチのオン・オフを
   指令するための2値のオン・オフ指令信号を受け入れる
   ための入力手段と、 前記オン・オフ指令信号の入力手段と前記第1、第2、第
   3及び第4のスイッチの制御端子との間に接続され、前記
   オン・オフ指令信号に応答して第1、第2、第3及び第4の
   スイッチをオン・オフ制御するための第1、第2、第3及
   び第4の制御信号を形成するためのものであって、前記
   オン・オフ指令信号の入力手段に接続された第1のイン
   バ−タと、前記第1のインバ−タに接続された第2のイン
   バ−タと、前記オン・オフ指令信号に同期して第1のス
   イッチをオン・オフ制御する第1の制御信号を形成する
   ために前記第1及び第2のインバ−タに接続された第1の
   制御信号形成回路と、前記第1の制御信号と逆位相状態
   に前記第2のスイッチをオン・オフ制御する第2の制御信
   号を形成するために前記第1及び第2のインバ−タに接続
   された第2の制御信号形成回路と、前記第1の制御信号と
   逆位相状態に第３のスイッチをオン・オフ制御する第３
   の制御信号を形成するために前記第1及び第2のインバ−
   タに接続された第３の制御信号形成回路と、前記第1の
   制御信号と同相状態に前記第４のスイッチをオン・オフ
   制御する第４の制御信号を形成するために前記第1及び
   第2のインバ−タに接続された第４の制御信号形成回路
   とを有する制御手段と、 前記制御手段にこれを駆動するための直流電圧を供給す
   る制御用電源と、を備えたでスイッチング回路装置であ
   って、 前記第1及び第2のインバ−タ回路のそれぞれは、それぞ
   れの入力信号の位相反転信号を温度の上昇と共に遅れが
   増大するような温度特性を有する遅れを伴って送出する
   ものであり、 前記第1、第2、第３及び第４の制御信号形成回路は温度
   の上昇と共に遅れが増大するような温度特性を有する遅
   れを伴って前記第1、第2、第３及び第４の制御信号を形
   成するものであり、 前記制御用電源と前記第１及び第2のインバ−タ回路及
   び前記第2及び第４の制御信号形成回路の電源端子との
   間に接続された第1の電圧制御手段と、制御用電源と前
   記第1及び第３の制御信号形成回路の電源端子との間に
   接続された第2の電圧制御手段とを有し、 前記第1及び第2の電圧制御手段は、前記第1及び第２の
   インバ−タ回路の遅れの温度特性を補償するために、そ
   れぞれの出力電圧を温度の上昇と共に高くするように形
   成されていることを特徴とするスイッチング回路装置。