JPH05211435A - 論理回路 - Google Patents
論理回路Info
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- JPH05211435A JPH05211435A JP4015517A JP1551792A JPH05211435A JP H05211435 A JPH05211435 A JP H05211435A JP 4015517 A JP4015517 A JP 4015517A JP 1551792 A JP1551792 A JP 1551792A JP H05211435 A JPH05211435 A JP H05211435A
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- effect transistor
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Abstract
(57)【要約】
【目的】ＭＥＳ ＦＥＴやＨＥＭＴ等、ショットキーゲ
ートＦＥＴにより構成される論理回路に関し、入力電圧
がＨレベルからＬレベルに反転する場合、出力電圧を短
時間でＬレベルから動作上、Ｈレベルとみなせるレベル
に上昇させ、高速化を図ることができるようにすると共
に、次段回路に流れ込む電流を小さくし、消費電力の低
減化を図ることができるようにする。 【構成】ノード９とＶSS電源線２との間にダイオード１
１を順方向に接続すると共に、Ｄ・ＦＥＴ１５をＥ・Ｆ
ＥＴ１０に並列に接続する。
ートＦＥＴにより構成される論理回路に関し、入力電圧
がＨレベルからＬレベルに反転する場合、出力電圧を短
時間でＬレベルから動作上、Ｈレベルとみなせるレベル
に上昇させ、高速化を図ることができるようにすると共
に、次段回路に流れ込む電流を小さくし、消費電力の低
減化を図ることができるようにする。 【構成】ノード９とＶSS電源線２との間にダイオード１
１を順方向に接続すると共に、Ｄ・ＦＥＴ１５をＥ・Ｆ
ＥＴ１０に並列に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（field effect transistor．以下、ＦＥＴという）の
うち、ＭＥＳ ＦＥＴ（metal semiconductor ＦＥＴ）
や、ＨＥＭＴ（high electron mobility transistor）
等、ショットキーゲートＦＥＴにより構成される論理回
路に関する。
（field effect transistor．以下、ＦＥＴという）の
うち、ＭＥＳ ＦＥＴ（metal semiconductor ＦＥＴ）
や、ＨＥＭＴ（high electron mobility transistor）
等、ショットキーゲートＦＥＴにより構成される論理回
路に関する。
【０００２】
【従来の技術】従来、この種の論理回路として、図８に
その回路図を示すようなものが知られている。この論理
回路は、一般に、直結型ＦＥＴ論理回路（Direct Coupl
ed FETLogic：ＤＣＦＬ）と称されるものであり、図
中、１は高電圧側の電源電圧ＶDD、例えば、０［Ｖ］を
供給するＶDD電源線、２は低電圧側の電源電圧ＶSS、例
えば、−１.２５［Ｖ］を供給するＶSS電源線である。
その回路図を示すようなものが知られている。この論理
回路は、一般に、直結型ＦＥＴ論理回路（Direct Coupl
ed FETLogic：ＤＣＦＬ）と称されるものであり、図
中、１は高電圧側の電源電圧ＶDD、例えば、０［Ｖ］を
供給するＶDD電源線、２は低電圧側の電源電圧ＶSS、例
えば、−１.２５［Ｖ］を供給するＶSS電源線である。
【０００３】また、３はデプリーション型のショットキ
ーゲートＦＥＴ（以下、Ｄ・ＦＥＴという）、４はエン
ハンスメント型のショットキーゲートＦＥＴ（以下、Ｅ
・ＦＥＴという）、５は入力電圧ＶINが入力される入力
端子、６は出力電圧ＶOUTが出力される出力端子であ
る。
ーゲートＦＥＴ（以下、Ｄ・ＦＥＴという）、４はエン
ハンスメント型のショットキーゲートＦＥＴ（以下、Ｅ
・ＦＥＴという）、５は入力電圧ＶINが入力される入力
端子、６は出力電圧ＶOUTが出力される出力端子であ
る。
【０００４】この論理回路は、Ｄ・ＦＥＴ３を電流源と
し、入力電圧ＶINがＬ（ロウ）レベルの場合は、Ｅ・Ｆ
ＥＴ４をＯＦＦとして、出力電圧ＶOUTをＨ（ハイ）レ
ベルとし、入力電圧ＶINがＨレベルの場合は、Ｅ・ＦＥ
Ｔ４をＯＮとして、出力電圧ＶOUTをＬレベルとするも
のである。
し、入力電圧ＶINがＬ（ロウ）レベルの場合は、Ｅ・Ｆ
ＥＴ４をＯＦＦとして、出力電圧ＶOUTをＨ（ハイ）レ
ベルとし、入力電圧ＶINがＨレベルの場合は、Ｅ・ＦＥ
Ｔ４をＯＮとして、出力電圧ＶOUTをＬレベルとするも
のである。
【０００５】この論理回路においては、Ｄ・ＦＥＴ３に
流せる電流がＥ・ＦＥＴ４に流せる電流よりも小さいた
め、出力電圧ＶOUTをＬレベルからＨレベルに反転させ
る時間がＨレベルからＬレベルに反転させる時間よりも
長くなってしまい、高速化を図ることができないという
問題点があった。
流せる電流がＥ・ＦＥＴ４に流せる電流よりも小さいた
め、出力電圧ＶOUTをＬレベルからＨレベルに反転させ
る時間がＨレベルからＬレベルに反転させる時間よりも
長くなってしまい、高速化を図ることができないという
問題点があった。
【０００６】そこで、また、従来、図９にその回路図を
示すような論理回路が提案されている。この論理回路
は、一般に、エンハンスメント／デプリーション型スー
パーバッファ（Ｅ／Ｄ型スーパーバッファ）と称される
ものであり、図８に示す論理回路の後段にＤ・ＦＥＴ７
及びＥ・ＦＥＴ８からなる出力回路を接続したものであ
る。
示すような論理回路が提案されている。この論理回路
は、一般に、エンハンスメント／デプリーション型スー
パーバッファ（Ｅ／Ｄ型スーパーバッファ）と称される
ものであり、図８に示す論理回路の後段にＤ・ＦＥＴ７
及びＥ・ＦＥＴ８からなる出力回路を接続したものであ
る。
【０００７】この論理回路においては、入力電圧ＶINが
ＨレベルからＬレベルに反転する場合、Ｅ・ＦＥＴ４及
びＥ・ＦＥＴ８がＯＦＦとなるが、Ｅ・ＦＥＴ４がＯＦ
Ｆとなることにより、ノード９の電圧、即ち、Ｄ・ＦＥ
Ｔ７のゲート電圧が瞬間的に高くなるので、Ｄ・ＦＥＴ
７に流れる電流を瞬間的に大きくすることができる。
ＨレベルからＬレベルに反転する場合、Ｅ・ＦＥＴ４及
びＥ・ＦＥＴ８がＯＦＦとなるが、Ｅ・ＦＥＴ４がＯＦ
Ｆとなることにより、ノード９の電圧、即ち、Ｄ・ＦＥ
Ｔ７のゲート電圧が瞬間的に高くなるので、Ｄ・ＦＥＴ
７に流れる電流を瞬間的に大きくすることができる。
【０００８】したがって、この論理回路によれば、図８
に示す論理回路に比較して、出力電圧ＶOUTをＬレベル
からＨレベルに反転させる場合の時間を短くし、高速化
を図ることができる。
に示す論理回路に比較して、出力電圧ＶOUTをＬレベル
からＨレベルに反転させる場合の時間を短くし、高速化
を図ることができる。
【０００９】しかし、この論理回路においては、Ｄ・Ｆ
ＥＴ７が定常的にＯＮ状態となっているので、入力電圧
ＶINがＨレベルの場合、Ｄ・ＦＥＴ７及びＥ・ＦＥＴ８
を貫通して定常的に電流が流れてしまい、消費電力が増
大してしまうという問題点があった。
ＥＴ７が定常的にＯＮ状態となっているので、入力電圧
ＶINがＨレベルの場合、Ｄ・ＦＥＴ７及びＥ・ＦＥＴ８
を貫通して定常的に電流が流れてしまい、消費電力が増
大してしまうという問題点があった。
【００１０】この場合、Ｄ・ＦＥＴ７のサイズを小さく
して、Ｄ・ＦＥＴ７に流れる電流を少なくすることによ
り、消費電力の低減化を図ることができるが、このよう
にする場合には、図８に示す論理回路と同様に、出力電
圧ＶOUTをＬレベルからＨレベルに反転させる場合の時
間が長くなってしまい、高速化を図ることができなくな
る。
して、Ｄ・ＦＥＴ７に流れる電流を少なくすることによ
り、消費電力の低減化を図ることができるが、このよう
にする場合には、図８に示す論理回路と同様に、出力電
圧ＶOUTをＬレベルからＨレベルに反転させる場合の時
間が長くなってしまい、高速化を図ることができなくな
る。
【００１１】そこで、また、従来、図１０にその回路図
を示すような論理回路が提案されている。この論理回路
は、一般に、エンハンスメント／エンハンスメント型ス
ーパーバッファ（Ｅ／Ｅ型スーパーバッファ）と称され
るものであり、図８に示す論理回路の後段に出力回路と
してＥ・ＦＥＴ８、１０からなるプッシュプル回路を接
続したものである。
を示すような論理回路が提案されている。この論理回路
は、一般に、エンハンスメント／エンハンスメント型ス
ーパーバッファ（Ｅ／Ｅ型スーパーバッファ）と称され
るものであり、図８に示す論理回路の後段に出力回路と
してＥ・ＦＥＴ８、１０からなるプッシュプル回路を接
続したものである。
【００１２】この論理回路においては、入力信号ＶINが
Ｈレベルの場合、ノード９はＬレベルとなり、Ｅ・ＦＥ
Ｔ１０はＯＦＦとなるので、Ｅ・ＦＥＴ１０及びＥ・Ｆ
ＥＴ８を貫通する定常的な電流は流れず、図９に示す論
理回路に比較して、消費電力を小さくすることができ
る。
Ｈレベルの場合、ノード９はＬレベルとなり、Ｅ・ＦＥ
Ｔ１０はＯＦＦとなるので、Ｅ・ＦＥＴ１０及びＥ・Ｆ
ＥＴ８を貫通する定常的な電流は流れず、図９に示す論
理回路に比較して、消費電力を小さくすることができ
る。
【００１３】また、この論理回路によれば、Ｅ・ＦＥＴ
１０には図９に示す論理回路のＤ・ＦＥＴ７よりも瞬間
的に多くの電流を流すことができるので、出力電圧Ｖ
OUTをＬレベルからＨレベルに反転させる場合の時間を
図９に示す論理回路よりも短くし、高速化を図ることが
できるという利点もある。
１０には図９に示す論理回路のＤ・ＦＥＴ７よりも瞬間
的に多くの電流を流すことができるので、出力電圧Ｖ
OUTをＬレベルからＨレベルに反転させる場合の時間を
図９に示す論理回路よりも短くし、高速化を図ることが
できるという利点もある。
【００１４】
【発明が解決しようとする課題】しかし、この論理回路
においては、入力電圧ＶINがＬレベルの場合、ノード９
の電圧、即ち、Ｅ・ＦＥＴ１０のゲート電圧は高電圧側
の電源電圧０［Ｖ］にまで上昇してしまうが、この場合
において、ノード９の電圧が、−１.２５［Ｖ］（ＶSS
電源線２の電圧）＋０.８［Ｖ］（出力端子６が接続さ
れる次段回路の入力トランジスタが有しているゲート・
ソース間のショットキーダイオードの順方向電圧）＝−
０.４５［Ｖ］以上になると、ＶDD電源線１からＥ・Ｆ
ＥＴ１０を介して次段回路に大きな電流が流れ続けてし
まうという問題点があった。
においては、入力電圧ＶINがＬレベルの場合、ノード９
の電圧、即ち、Ｅ・ＦＥＴ１０のゲート電圧は高電圧側
の電源電圧０［Ｖ］にまで上昇してしまうが、この場合
において、ノード９の電圧が、−１.２５［Ｖ］（ＶSS
電源線２の電圧）＋０.８［Ｖ］（出力端子６が接続さ
れる次段回路の入力トランジスタが有しているゲート・
ソース間のショットキーダイオードの順方向電圧）＝−
０.４５［Ｖ］以上になると、ＶDD電源線１からＥ・Ｆ
ＥＴ１０を介して次段回路に大きな電流が流れ続けてし
まうという問題点があった。
【００１５】本発明は、かかる点に鑑み、入力電圧ＶIN
がＨレベルからＬレベルに反転する場合、出力電圧Ｖ
OUTを短時間でＬレベルから動作上、Ｈレベルとみなせ
るレべルに上昇させ、高速化を図ることができるように
すると共に、次段回路に流れ込む電流を小さくし、消費
電力の低減化を図ることができるようにした論理回路を
提供することを目的とする。
がＨレベルからＬレベルに反転する場合、出力電圧Ｖ
OUTを短時間でＬレベルから動作上、Ｈレベルとみなせ
るレべルに上昇させ、高速化を図ることができるように
すると共に、次段回路に流れ込む電流を小さくし、消費
電力の低減化を図ることができるようにした論理回路を
提供することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明の論理回路は、原理的には、図１０に
示す論理回路にダイオード１１及び電流供給能力の小さ
いプルアップ手段１２を付加し、その他については、図
１０に示す論理回路と同様に構成したものである。
図であり、本発明の論理回路は、原理的には、図１０に
示す論理回路にダイオード１１及び電流供給能力の小さ
いプルアップ手段１２を付加し、その他については、図
１０に示す論理回路と同様に構成したものである。
【００１７】即ち、本発明の論理回路は、Ｄ・ＦＥＴ３
及びＥ・ＦＥＴ４からなる反転回路１３の後段に、反転
回路１３の出力をゲート入力とするＥ・ＦＥＴ１０と、
入力電圧ＶINをゲート入力とするＥ・ＦＥＴ８からなる
プッシュプル回路１４を接続し、反転回路１３の出力
端、即ち、ノード９とＶSS電源線２との間にダイオード
１１を順方向に接続すると共に、ＶDD電源線１と出力端
子６との間に電流供給能力の小さいプルアップ手段１２
を接続したものである。
及びＥ・ＦＥＴ４からなる反転回路１３の後段に、反転
回路１３の出力をゲート入力とするＥ・ＦＥＴ１０と、
入力電圧ＶINをゲート入力とするＥ・ＦＥＴ８からなる
プッシュプル回路１４を接続し、反転回路１３の出力
端、即ち、ノード９とＶSS電源線２との間にダイオード
１１を順方向に接続すると共に、ＶDD電源線１と出力端
子６との間に電流供給能力の小さいプルアップ手段１２
を接続したものである。
【００１８】
【作用】本発明において、入力電圧ＶINがＨレベルから
Ｌレベルに反転すると、ノード９のレベルは、ダイオー
ド１１によって、ＶSS電源線２の電圧＋ダイオード１１
の順方向電圧、即ち、論理振幅のＨレベルにクランプさ
れる。
Ｌレベルに反転すると、ノード９のレベルは、ダイオー
ド１１によって、ＶSS電源線２の電圧＋ダイオード１１
の順方向電圧、即ち、論理振幅のＨレベルにクランプさ
れる。
【００１９】この間、ＶDD電源線１からＥ・ＦＥＴ１０
及びプルアップ手段１２を介して次段回路に電流が流
れ、出力電圧ＶOUTは、プルアップされて次段回路のＨ
レベル側のスレッショルド電圧以上となる。
及びプルアップ手段１２を介して次段回路に電流が流
れ、出力電圧ＶOUTは、プルアップされて次段回路のＨ
レベル側のスレッショルド電圧以上となる。
【００２０】そして、出力電圧ＶOUTが、論理振幅のＨ
レベル値−Ｅ・ＦＥＴ１０のスレッショルド電圧に達す
ると、Ｅ・ＦＥＴ１０はＯＦＦ状態となり、その後は、
プルアップ手段１２を介した電流のみが次段回路に流れ
込み、出力電圧ＶOUTは、次段回路の入力トランジスタ
のショットキーダイオードによって論理振幅のＨレベル
にクランプされる。
レベル値−Ｅ・ＦＥＴ１０のスレッショルド電圧に達す
ると、Ｅ・ＦＥＴ１０はＯＦＦ状態となり、その後は、
プルアップ手段１２を介した電流のみが次段回路に流れ
込み、出力電圧ＶOUTは、次段回路の入力トランジスタ
のショットキーダイオードによって論理振幅のＨレベル
にクランプされる。
【００２１】このように、本発明においては、入力電圧
ＶINがＨレベルからＬレベルに反転する場合、出力電圧
ＶOUTが、論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達するまでは、電流供給能力の大き
いＥ・ＦＥＴ１０及び電流供給能力の小さいプルアップ
手段１２によってプルアップ電流を次段回路に供給する
ようにしているので、出力電圧ＶOUTを短時間でＬレベ
ルから動作上、Ｈレベルとみなせるレべルにすることが
できる。
ＶINがＨレベルからＬレベルに反転する場合、出力電圧
ＶOUTが、論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達するまでは、電流供給能力の大き
いＥ・ＦＥＴ１０及び電流供給能力の小さいプルアップ
手段１２によってプルアップ電流を次段回路に供給する
ようにしているので、出力電圧ＶOUTを短時間でＬレベ
ルから動作上、Ｈレベルとみなせるレべルにすることが
できる。
【００２２】また、本発明においては、出力電圧ＶOUT
が、論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のスレッシ
ョルド電圧に達した以降は、Ｅ・ＦＥＴ１０をＯＦＦ状
態とし、電流供給能力の小さいＤ・ＦＥＴ１５のみによ
って出力電圧ＶOUTが論理振幅のＨレベルに上昇するよ
うにしているので、次段回路に流れ込む電流を小さくす
ることができる。
が、論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のスレッシ
ョルド電圧に達した以降は、Ｅ・ＦＥＴ１０をＯＦＦ状
態とし、電流供給能力の小さいＤ・ＦＥＴ１５のみによ
って出力電圧ＶOUTが論理振幅のＨレベルに上昇するよ
うにしているので、次段回路に流れ込む電流を小さくす
ることができる。
【００２３】
【実施例】以下、図２〜図７を参照して、本発明の第１
実施例〜第４実施例について説明する。
実施例〜第４実施例について説明する。
【００２４】第１実施例・・図２〜図４ 図２は、本発明の第１実施例を示す回路図であり、この
第１実施例の論理回路は、図１に示すプルアップ手段１
２として図９に示すＤ・ＦＥＴ７よりも電流供給能力の
小さいＤ・ＦＥＴ１５をＥ・ＦＥＴ１０に並列接続して
構成したものである。
第１実施例の論理回路は、図１に示すプルアップ手段１
２として図９に示すＤ・ＦＥＴ７よりも電流供給能力の
小さいＤ・ＦＥＴ１５をＥ・ＦＥＴ１０に並列接続して
構成したものである。
【００２５】ここに、図３は、この第１実施例の動作を
説明するための図であり、入力電圧ＶINとＥ・ＦＥＴ８
に流れる電流ＩＥ8との関係、入力電圧ＶINとＤ・ＦＥ
Ｔ１５に流れる電流ＩＤ15との関係、入力電圧ＶINと次
段回路の入力トランジスタが有しているゲート・ソース
間のショットキーダイオードに流れる電流との関係及び
入力電圧ＶINとＥ・ＦＥＴ１０に流れる電流ＩＥ10との
関係を示している。
説明するための図であり、入力電圧ＶINとＥ・ＦＥＴ８
に流れる電流ＩＥ8との関係、入力電圧ＶINとＤ・ＦＥ
Ｔ１５に流れる電流ＩＤ15との関係、入力電圧ＶINと次
段回路の入力トランジスタが有しているゲート・ソース
間のショットキーダイオードに流れる電流との関係及び
入力電圧ＶINとＥ・ＦＥＴ１０に流れる電流ＩＥ10との
関係を示している。
【００２６】即ち、この第１実施例は、論理振幅のＨレ
ベルを−０.４５［Ｖ］、Ｌレベルを約−１.２５［Ｖ］
とし、論理振幅値を約８.０［Ｖ］として動作するよう
に構成されたものである。
ベルを−０.４５［Ｖ］、Ｌレベルを約−１.２５［Ｖ］
とし、論理振幅値を約８.０［Ｖ］として動作するよう
に構成されたものである。
【００２７】この第１実施例においては、入力電圧ＶIN
がＨレベル（−０.４５［Ｖ］）にある場合、Ｅ・ＦＥ
Ｔ４、８はＯＮとなるので、ノード９のレベル及び出力
電圧ＶOUTはＬレベル（約−１.２５［Ｖ］）となる。
がＨレベル（−０.４５［Ｖ］）にある場合、Ｅ・ＦＥ
Ｔ４、８はＯＮとなるので、ノード９のレベル及び出力
電圧ＶOUTはＬレベル（約−１.２５［Ｖ］）となる。
【００２８】この状態から入力電圧ＶINがＬレベル（約
−１.２５［Ｖ］）に反転すると、Ｅ・ＦＥＴ４、８が
ＯＦＦとなるが、Ｅ・ＦＥＴ４がＯＦＦとなることによ
ってノード９のレベルはＬレベル（約−１.２５
［Ｖ］）からＶDD電源線１の電圧である０［Ｖ］に向か
って上昇する。
−１.２５［Ｖ］）に反転すると、Ｅ・ＦＥＴ４、８が
ＯＦＦとなるが、Ｅ・ＦＥＴ４がＯＦＦとなることによ
ってノード９のレベルはＬレベル（約−１.２５
［Ｖ］）からＶDD電源線１の電圧である０［Ｖ］に向か
って上昇する。
【００２９】この場合、ノード９とＶSS電源線２との間
にはダイオード１１が順方向に接続されているので、こ
のダイオード１１によって、ノード９の電圧は、−１.
２５［Ｖ］（ＶSS電源線２の電圧）＋０.８［Ｖ］（ダ
イオード１１の順方向電圧）＝−０.４５［Ｖ］、即
ち、論理振幅のＨレベルにクランプされる。
にはダイオード１１が順方向に接続されているので、こ
のダイオード１１によって、ノード９の電圧は、−１.
２５［Ｖ］（ＶSS電源線２の電圧）＋０.８［Ｖ］（ダ
イオード１１の順方向電圧）＝−０.４５［Ｖ］、即
ち、論理振幅のＨレベルにクランプされる。
【００３０】この間、ＶDD電源線１からＥ・ＦＥＴ１０
及びＤ・ＦＥＴ１５を介して次段回路側に電流が流れ、
出力電圧ＶOUTは、プルアップされ、−０.４５［Ｖ］
（Ｅ・ＦＥＴ１０のゲート電圧）−０.２［Ｖ］（Ｅ・
ＦＥＴ１０のスレッショルド電圧）＝−０.６５［Ｖ］
に達する。即ち、出力電圧ＶOUTは、次段回路のＨレベ
ル側のスレッショルド電圧以上となる。
及びＤ・ＦＥＴ１５を介して次段回路側に電流が流れ、
出力電圧ＶOUTは、プルアップされ、−０.４５［Ｖ］
（Ｅ・ＦＥＴ１０のゲート電圧）−０.２［Ｖ］（Ｅ・
ＦＥＴ１０のスレッショルド電圧）＝−０.６５［Ｖ］
に達する。即ち、出力電圧ＶOUTは、次段回路のＨレベ
ル側のスレッショルド電圧以上となる。
【００３１】ここに、Ｅ・ＦＥＴ１０のゲート・ソース
間の電圧は０.２［Ｖ］（Ｅ・ＦＥＴ１０のスレッショ
ルド電圧）となるので、Ｅ・ＦＥＴ１０はＯＦＦし、そ
の後は、Ｄ・ＦＥＴ１５を介した電流のみが次段回路側
に流れ込み、出力電圧ＶOUTは、次段回路の入力トラン
ジスタのショットキーダイオードにより、−０.４５
［Ｖ］、即ち、論理振幅のＨレベルにクランプされる。
間の電圧は０.２［Ｖ］（Ｅ・ＦＥＴ１０のスレッショ
ルド電圧）となるので、Ｅ・ＦＥＴ１０はＯＦＦし、そ
の後は、Ｄ・ＦＥＴ１５を介した電流のみが次段回路側
に流れ込み、出力電圧ＶOUTは、次段回路の入力トラン
ジスタのショットキーダイオードにより、−０.４５
［Ｖ］、即ち、論理振幅のＨレベルにクランプされる。
【００３２】この状態から入力電圧ＶINがＨレベル（−
０.４５［Ｖ］）に反転すると、Ｅ・ＦＥＴ４、８がＯ
Ｎとなり、ノード９のレベル及び出力電圧ＶOUTはＬレ
ベル（約−１.２５［Ｖ］）となる。なお、この第１実
施例における入力電圧ＶINと出力電流ＩOUTとの関係は
図４に示すようになる。
０.４５［Ｖ］）に反転すると、Ｅ・ＦＥＴ４、８がＯ
Ｎとなり、ノード９のレベル及び出力電圧ＶOUTはＬレ
ベル（約−１.２５［Ｖ］）となる。なお、この第１実
施例における入力電圧ＶINと出力電流ＩOUTとの関係は
図４に示すようになる。
【００３３】このように、この第１実施例では、入力電
圧ＶINがＨレベルからＬレベルに反転する場合、ノード
９のレベルを−０.４５［Ｖ］にクランプし、出力電圧
ＶOUTが次段回路のＨレベル側のスレッショルド電圧以
上である−０.６５［Ｖ］に達するまでは、電流供給能
力の大きいＥ・ＦＥＴ１０及び電流供給能力の小さいＤ
・ＦＥＴ１５によってプルアップ電流を次段回路に供給
するようにしているので、出力電圧ＶOUTを短時間でＬ
レベルから動作上、Ｈレベルとみなせるレベルに上昇さ
せることができる。
圧ＶINがＨレベルからＬレベルに反転する場合、ノード
９のレベルを−０.４５［Ｖ］にクランプし、出力電圧
ＶOUTが次段回路のＨレベル側のスレッショルド電圧以
上である−０.６５［Ｖ］に達するまでは、電流供給能
力の大きいＥ・ＦＥＴ１０及び電流供給能力の小さいＤ
・ＦＥＴ１５によってプルアップ電流を次段回路に供給
するようにしているので、出力電圧ＶOUTを短時間でＬ
レベルから動作上、Ｈレベルとみなせるレベルに上昇さ
せることができる。
【００３４】また、出力電圧ＶOUTが−０.６５［Ｖ］に
達した以降は、Ｅ・ＦＥＴ１０をＯＦＦ状態とし、電流
供給能力の小さいＤ・ＦＥＴ１５のみにより出力電圧Ｖ
OUTを論理振幅のＨレベルである−０.４５［Ｖ］に上昇
させるようにしているので、次段回路に流れ込む電流を
小さくすることができる。
達した以降は、Ｅ・ＦＥＴ１０をＯＦＦ状態とし、電流
供給能力の小さいＤ・ＦＥＴ１５のみにより出力電圧Ｖ
OUTを論理振幅のＨレベルである−０.４５［Ｖ］に上昇
させるようにしているので、次段回路に流れ込む電流を
小さくすることができる。
【００３５】したがって、この第１実施例によれば、出
力電圧ＶOUTを短時間でＬレベルから動作上、Ｈレベル
とみなせるレベルに上昇させ、高速化を図ることができ
ると共に、次段回路に流れ込む電流を小さくし、消費電
力の低減化をも図ることができる。
力電圧ＶOUTを短時間でＬレベルから動作上、Ｈレベル
とみなせるレベルに上昇させ、高速化を図ることができ
ると共に、次段回路に流れ込む電流を小さくし、消費電
力の低減化をも図ることができる。
【００３６】第２実施例・・図５ 図５は、本発明の第２実施例を示す回路図であり、この
第２実施例の論理回路は、Ｄ・ＦＥＴ１５のゲートをＤ
・ＦＥＴ１５自身のソースに接続し、Ｄ・ＦＥＴ１５を
電流源として使用するようにしたものである。この第２
実施例においても、第１実施例と同様の効果を得ること
ができる。
第２実施例の論理回路は、Ｄ・ＦＥＴ１５のゲートをＤ
・ＦＥＴ１５自身のソースに接続し、Ｄ・ＦＥＴ１５を
電流源として使用するようにしたものである。この第２
実施例においても、第１実施例と同様の効果を得ること
ができる。
【００３７】第３実施例・・図６ 図６は、本発明の第３実施例を示す回路図であり、この
第３実施例は、図１に示すプルアップ手段１２として、
ＶDD電源線１と出力端子６との間に高抵抗１６を接続
し、その他については、図２に示す第１実施例と同様に
構成したものである。この第３実施例においても、第１
実施例と同様の効果を得ることができる。
第３実施例は、図１に示すプルアップ手段１２として、
ＶDD電源線１と出力端子６との間に高抵抗１６を接続
し、その他については、図２に示す第１実施例と同様に
構成したものである。この第３実施例においても、第１
実施例と同様の効果を得ることができる。
【００３８】第４実施例・・図７ 図７は、本発明の第４実施例を示す回路図であり、この
第４実施例は、本発明を３入力のＮＯＲ回路に適用した
ものである。
第４実施例は、本発明を３入力のＮＯＲ回路に適用した
ものである。
【００３９】即ち、この第４実施例は、図２に示す論理
回路のノード９とＶSS電源線２との間にＥ・ＦＥＴ１
７、１８を付加すると共に、出力端子６とＶSS電源線２
との間にＥ・ＦＥＴ１９、２０を付加してＮＯＲ回路を
構成したものである。なお、Ａ、Ｂ、Ｃは入力信号、Ｘ
は出力信号である。
回路のノード９とＶSS電源線２との間にＥ・ＦＥＴ１
７、１８を付加すると共に、出力端子６とＶSS電源線２
との間にＥ・ＦＥＴ１９、２０を付加してＮＯＲ回路を
構成したものである。なお、Ａ、Ｂ、Ｃは入力信号、Ｘ
は出力信号である。
【００４０】この第４実施例によれば、３入力のＮＯＲ
回路において、出力電圧をＬレベルから動作上、Ｈレベ
ルとみなせるレベルに上昇させる時間を短くし、高速化
を図ることができると共に、次段回路に流れ込む電流を
小さくし、消費電力の低減化をも図ることができる。
回路において、出力電圧をＬレベルから動作上、Ｈレベ
ルとみなせるレベルに上昇させる時間を短くし、高速化
を図ることができると共に、次段回路に流れ込む電流を
小さくし、消費電力の低減化をも図ることができる。
【００４１】
【発明の効果】以上のように、本発明によれば、入力電
圧ＶINがＨレベルからＬレベルに反転する場合、出力電
圧ＶOUTが論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達するまでは、電流供給能力の大き
いＥ・ＦＥＴ１０及び電流供給能力の小さいプルアップ
手段１２によってプルアップ電流を次段回路に供給する
ようにしているので、出力電圧ＶOUTを短時間でＬレベ
ルから動作上、Ｈレベルとみなせるレべルに上昇させる
ことができ、高速化を図ることができると共に、出力電
圧ＶOUTが論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達した後は、Ｅ・ＦＥＴ１０をＯＦ
Ｆ状態とし、Ｄ・ＦＥＴ１５のみによって出力電圧Ｖ
OUTを論理振幅のＨレベルに上昇させるようにしている
ので、次段回路に流れ込む電流を小さくし、消費電力の
低減化を図ることができる。
圧ＶINがＨレベルからＬレベルに反転する場合、出力電
圧ＶOUTが論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達するまでは、電流供給能力の大き
いＥ・ＦＥＴ１０及び電流供給能力の小さいプルアップ
手段１２によってプルアップ電流を次段回路に供給する
ようにしているので、出力電圧ＶOUTを短時間でＬレベ
ルから動作上、Ｈレベルとみなせるレべルに上昇させる
ことができ、高速化を図ることができると共に、出力電
圧ＶOUTが論理振幅のＨレベル値−Ｅ・ＦＥＴ１０のス
レッショルド電圧に達した後は、Ｅ・ＦＥＴ１０をＯＦ
Ｆ状態とし、Ｄ・ＦＥＴ１５のみによって出力電圧Ｖ
OUTを論理振幅のＨレベルに上昇させるようにしている
ので、次段回路に流れ込む電流を小さくし、消費電力の
低減化を図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例の動作を説明するための図
である。
である。
【図４】本発明の第１実施例の動作を説明するための図
である。
である。
【図５】本発明の第２実施例を示す回路図である。
【図６】本発明の第３実施例を示す回路図である。
【図７】本発明の第４実施例を示す回路図である。
【図８】従来の論理回路の一例（直結型ＦＥＴ論理回
路）を示す回路図である。
路）を示す回路図である。
【図９】従来の論理回路の他の例（Ｅ／Ｄ型スーパーバ
ッファ）を示す回路図である。
ッファ）を示す回路図である。
【図１０】従来の論理回路の更に他の例（Ｅ／Ｅ型スー
パーバッファ）を示す回路図である。
パーバッファ）を示す回路図である。
１２ プルアップ手段
Claims (4)
- 【請求項１】そのドレインを高電圧側の電源電圧
（ＶDD）を供給する第１の電源線（１）に接続され、そ
のゲートをそのソースに接続されたデプリーション型の
第１のショットキーゲート電界効果トランジスタ（３）
及びそのドレインを前記第１のショットキーゲート電界
効果トランジスタ（３）のソースに接続され、そのゲー
トを入力端子（５）に接続され、そのソースを低電圧側
の電源電圧（ＶSS）を供給する第２の電源線（２）に接
続されたエンハンスメント型の第２のショットキーゲー
ト電界効果トランジスタ（４）からなり、前記第１のシ
ョットキーゲート電界効果トランジスタ（３）と前記第
２のショットキーゲート電界効果トランジスタ（４）と
の接続点（９）に反転出力を出力する反転回路（１３）
と、 そのドレインを前記第１の電源線（１）に接続され、そ
のゲートを前記第１のショットキーゲート電界効果トラ
ンジスタ（３）と前記第２のショットキーゲート電界効
果トランジスタ（４）との接続点（９）に接続されたエ
ンハンスメント型の第３のショットキーゲート電界効果
トランジスタ（１０）及びそのドレインを前記第３のシ
ョットキーゲート電界効果トランジスタ（１０）のソー
スに接続され、そのゲートを前記入力端子（５）に接続
され、そのソースを前記第２の電源線（２）に接続され
たエンハンスメント型の第４のショットキーゲート電界
効果トランジスタ（８）からなり、前記第３のショット
キーゲート電界効果トランジスタ（１０）と前記第４の
ショットキーゲート電界効果トランジスタ（８）との接
続点を出力端子（６）に接続してなるプッシュプル回路
（１４）と、 前記入力端子（５）に入力される入力電圧（ＶIN）がハ
イレベルからロウレベルに反転する場合、前記反転回路
（１３）の出力をハイレベル値にクランプするダイオー
ド（１１）と前記入力端子（５）に入力される入力電圧
（ＶIN）がハイレベルからロウレベルに反転する場合、
前記出力端子（６）に得られる出力電圧（ＶOUT）をハ
イレベル値にプルアップする電流供給能力の小さいプル
アップ手段（１２）とを備えて構成されていることを特
徴とする論理回路。 - 【請求項２】前記プルアップ手段（１２）は、前記第３
のショットキーゲート電界効果トランジスタ（１０）と
並列に接続されたデプリーション型の第５のショットキ
ーゲート電界効果トランジスタ（１５）で構成されてい
ることを特徴とする請求項１記載の論理回路。 - 【請求項３】前記プルアップ手段（１２）は、そのドレ
インを前記第１の電源線（１）に接続され、そのゲート
及びそのソースを前記出力端子（６）に接続されたデプ
リーション型の第５のショットキーゲート電界効果トラ
ンジスタ（１５）で構成されていることを特徴とする請
求項１記載の論理回路。 - 【請求項４】前記プルアップ手段（１２）は、前記第１
の電源線（１）と前記出力端子（６）との間に接続され
た高抵抗（１６）で構成されていることを特徴とする請
求項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015517A JPH05211435A (ja) | 1992-01-30 | 1992-01-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015517A JPH05211435A (ja) | 1992-01-30 | 1992-01-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211435A true JPH05211435A (ja) | 1993-08-20 |
Family
ID=11891012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015517A Withdrawn JPH05211435A (ja) | 1992-01-30 | 1992-01-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109802671A (zh) * | 2019-01-31 | 2019-05-24 | 康希通信科技（上海）有限公司 | 逻辑门电路 |
-
1992
- 1992-01-30 JP JP4015517A patent/JPH05211435A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109802671A (zh) * | 2019-01-31 | 2019-05-24 | 康希通信科技（上海）有限公司 | 逻辑门电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |