JPH02209007A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH02209007A JPH02209007A JP1028718A JP2871889A JPH02209007A JP H02209007 A JPH02209007 A JP H02209007A JP 1028718 A JP1028718 A JP 1028718A JP 2871889 A JP2871889 A JP 2871889A JP H02209007 A JPH02209007 A JP H02209007A
- Authority
- JP
- Japan
- Prior art keywords
- level
- output
- input
- transistor
- famos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１チツプマイクロコンピユータや半導体集積
回路の入力部に用いられるヒシテリシス特性をもった入
出力回路に関する。
回路の入力部に用いられるヒシテリシス特性をもった入
出力回路に関する。
（従来の技術）
半導体集積回路の入力部には外部からのノイズによる誤
動作を防止するために、ヒシテリシス特性をもった回路
がしばしば用いられるが、同一基板内に作成されるため
、またｌＭＯＳトランジスタの特性が比較的そろってる
ため大きなヒシテリシス幅を持たすことが困難であった
。
動作を防止するために、ヒシテリシス特性をもった回路
がしばしば用いられるが、同一基板内に作成されるため
、またｌＭＯＳトランジスタの特性が比較的そろってる
ため大きなヒシテリシス幅を持たすことが困難であった
。
第４＠は従来のヒシテリシス回路の構成を示している。
第４図において、４１はインバータ、４２゜４３はＮＡ
ＮＤゲート、４４は入力端子、４５は出力端子である。
ＮＤゲート、４４は入力端子、４５は出力端子である。
入力端子４４はインバータ４１の入力とＮＡＮＤゲート
４２の一方の入力に接続され、インバータ４１の出力は
ＮＡＮＤゲート４３の一方の入力に接続され、ＮＡＮＤ
ゲート４３の出力は出力端子４５とＮＡＮＤゲート４２
の他方の入力に接続され、ＮＡＮＤゲート４２の出力は
ＮＡＮＤゲート４３の他方の入力に接続されている。
４２の一方の入力に接続され、インバータ４１の出力は
ＮＡＮＤゲート４３の一方の入力に接続され、ＮＡＮＤ
ゲート４３の出力は出力端子４５とＮＡＮＤゲート４２
の他方の入力に接続され、ＮＡＮＤゲート４２の出力は
ＮＡＮＤゲート４３の他方の入力に接続されている。
第５図は第４図に示した従来例の入出力特性を示したも
ので、横軸に入力端子４４の電位、縦軸に出力端子４５
の電位をとると、入出力特性は線５１に示すようになる
。ここでＶ、はＮＡＮＤゲート４２の反転電位、■４は
インバータ４１の反転電位である。
ので、横軸に入力端子４４の電位、縦軸に出力端子４５
の電位をとると、入出力特性は線５１に示すようになる
。ここでＶ、はＮＡＮＤゲート４２の反転電位、■４は
インバータ４１の反転電位である。
次に第５図にもとづき第４図に示すヒシテリシス回路の
動作について説明する。入力端子４４の電位がＶ、以下
の場合出力端子４５のレベルは′Ｌ”レベルであり、■
３からｖ４の間ではＮＡＮＤゲート４２の出力は＃Ｊ
Ｈｌｊレベルとなるが、ＮＡＮＤゲート４３の出力が変
化しないため出力端子４５は４４ Ｌ ｎレベルのまま
である。入力端子４４の電位がｖ４４レベル上になると
、インバータ４１の出力がＬＬ”レベルとなり、ＮＡＮ
Ｄゲート４３の出力がｔａＨ”レベルとなり出力端子４
５は“Ｈ”レベルになる。
動作について説明する。入力端子４４の電位がＶ、以下
の場合出力端子４５のレベルは′Ｌ”レベルであり、■
３からｖ４の間ではＮＡＮＤゲート４２の出力は＃Ｊ
Ｈｌｊレベルとなるが、ＮＡＮＤゲート４３の出力が変
化しないため出力端子４５は４４ Ｌ ｎレベルのまま
である。入力端子４４の電位がｖ４４レベル上になると
、インバータ４１の出力がＬＬ”レベルとなり、ＮＡＮ
Ｄゲート４３の出力がｔａＨ”レベルとなり出力端子４
５は“Ｈ”レベルになる。
一方、入力端子４４の電位が低下しｖ４レベルとなると
、インバータ４１の出力はＨ”レベルとなるがＮＡＮＤ
ゲート４２の出力は“Ｌ”レベルの状態を維持するので
、ＮＡＮＤゲート４３の出力は“Ｈ”レベルであり出力
端子４５は”Ｈ”レベルを維持する。入力端子４４のレ
ベルがｖ３になると、ＮＡＮＤゲート４２の出力がｉｔ
Ｈ”レベルとなり、ＮＡＮＤゲート４３の出力が反転し
て出力端子４５は１１ Ｌ”レベルとなる。以上のべた
ように、Ｖ４−Ｖ３レベル幅のヒシテリシスをもつ動作
をする。
、インバータ４１の出力はＨ”レベルとなるがＮＡＮＤ
ゲート４２の出力は“Ｌ”レベルの状態を維持するので
、ＮＡＮＤゲート４３の出力は“Ｈ”レベルであり出力
端子４５は”Ｈ”レベルを維持する。入力端子４４のレ
ベルがｖ３になると、ＮＡＮＤゲート４２の出力がｉｔ
Ｈ”レベルとなり、ＮＡＮＤゲート４３の出力が反転し
て出力端子４５は１１ Ｌ”レベルとなる。以上のべた
ように、Ｖ４−Ｖ３レベル幅のヒシテリシスをもつ動作
をする。
ここで、インバータ４１の反転電位ｖ４およびＮＡＮＤ
ゲート４２の反転電位ｖ３を作るには、各ゲートを構成
するＭＯＳトランジスタの閾値電圧はそろっていないの
で、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタのサイズを大きくする必要がある。Ｍ
ＯＳトランジスタの特性から、サイズ比を変化させても
ゲートとしての反転電位はそれ径変化せず、現状はヒス
テリシス幅としては０．３ｖ程度である。
ゲート４２の反転電位ｖ３を作るには、各ゲートを構成
するＭＯＳトランジスタの閾値電圧はそろっていないの
で、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタのサイズを大きくする必要がある。Ｍ
ＯＳトランジスタの特性から、サイズ比を変化させても
ゲートとしての反転電位はそれ径変化せず、現状はヒス
テリシス幅としては０．３ｖ程度である。
（発明が解決しようとする課題）
しかしながら、上記従来のヒシテリシス回路では、ヒシ
テリシス幅が０．３ｖと小さく外部からのノイズに対し
て万全とはいえない。また、これ以上のヒシテリシス幅
を得ようとすると、ゲートを構成するトランジスタサイ
ズ比を１桁以上変えなくてはならず、半導体基板上に形
成する場合レイアウトに困難をきたす問題を有していた
。
テリシス幅が０．３ｖと小さく外部からのノイズに対し
て万全とはいえない。また、これ以上のヒシテリシス幅
を得ようとすると、ゲートを構成するトランジスタサイ
ズ比を１桁以上変えなくてはならず、半導体基板上に形
成する場合レイアウトに困難をきたす問題を有していた
。
本発明は上記従来の問題を解決するものであり°。
レイアウト上の問題を引きおこすことなくヒシテリシス
特性を改善できる入出力回路を提供することを目的とす
るものである。
特性を改善できる入出力回路を提供することを目的とす
るものである。
（課題を解決するための手段）
本発明は上記目的をａｔするために、ＰチャンネルＭＯ
ＳトランジスタとＦＡＭＯＳトランジスタと２個（７）
ＮＡＮＤゲートをもって、ＦＡＭＯＳトランジスタのド
レインとＰチャンネルＭＯＳトランジスタのドレインと
を一方のＮＡＮＤゲートの入力に接続し、Ｐチャンネル
ＭＯＳトランジスタとＦＡＭＯＳトランジスタのゲート
を上記他方のＮＡＮＤゲートの入力に接続し、２つのＮ
ＡＮＤゲートの出力を互いに他方のＮＡＮＤゲートの入
力に接続したものである。
ＳトランジスタとＦＡＭＯＳトランジスタと２個（７）
ＮＡＮＤゲートをもって、ＦＡＭＯＳトランジスタのド
レインとＰチャンネルＭＯＳトランジスタのドレインと
を一方のＮＡＮＤゲートの入力に接続し、Ｐチャンネル
ＭＯＳトランジスタとＦＡＭＯＳトランジスタのゲート
を上記他方のＮＡＮＤゲートの入力に接続し、２つのＮ
ＡＮＤゲートの出力を互いに他方のＮＡＮＤゲートの入
力に接続したものである。
（作 用）
したがって、本発明によれば、ＦＡＭＯＳトランジスタ
は、書き込み条件で閾値電圧を任意に変えることができ
、ＦＡＭＯＳトランジスタとＰチャンネルＭＯＳトラン
ジスタで構成されるインバータの反転電位を他のＮＡＮ
Ｄゲートと大きくかえることができ、もって、大きなヒ
シテリシス特性を実現できる作用を有する。
は、書き込み条件で閾値電圧を任意に変えることができ
、ＦＡＭＯＳトランジスタとＰチャンネルＭＯＳトラン
ジスタで構成されるインバータの反転電位を他のＮＡＮ
Ｄゲートと大きくかえることができ、もって、大きなヒ
シテリシス特性を実現できる作用を有する。
（実施例）
第１図は本発明の一実施例の構成を示している。
第１図において、１はＦＡＭＯＳトランジスタ、２はＰ
チャンネルＭＯＳトランジスタ、３および４はＮＡＮＤ
ゲート、５は入力端子、６は出力端子である。ＦＡＭＯ
Ｓトランジスタ１のドレインとＰチャンネルＭＯＳトラ
ンジスタ２のドレインとＮＡＮＤゲート４の一方の入力
と接続し、ＦＡＭＯＳトランジスタ１のゲートはＰチャ
ンネルＭＯＳトランジスタ２のゲート、入力端子５およ
びＮＡＮＤゲート３の一方の入力に接続され、ＮＡＮＤ
ゲート４の出力をＮＡＮＤゲート３の他方の入力および
出力端子６に接続され、ＮＡＮＤゲート３の出力はＮＡ
ＮＤゲート４の他方の入力に接続される。第２図は第１
図に示した実施例の人出力特性を示したものであり、横
軸に入力端子５の電位、縦軸に出力端子６をとり、特性
を線２１で示したものである。第３図はＦＡＭＯＳトラ
ンジスタ１の書き込み特性を示したものであり、ＦＡＭ
ＯＳトランジスタ１のドレインに高電圧を加えておき、
横軸にＦＡＭＯ８）−ランジスタ１のゲートに印加する
パルス幅をとり、縦軸は閾値電圧Ｖ。
チャンネルＭＯＳトランジスタ、３および４はＮＡＮＤ
ゲート、５は入力端子、６は出力端子である。ＦＡＭＯ
Ｓトランジスタ１のドレインとＰチャンネルＭＯＳトラ
ンジスタ２のドレインとＮＡＮＤゲート４の一方の入力
と接続し、ＦＡＭＯＳトランジスタ１のゲートはＰチャ
ンネルＭＯＳトランジスタ２のゲート、入力端子５およ
びＮＡＮＤゲート３の一方の入力に接続され、ＮＡＮＤ
ゲート４の出力をＮＡＮＤゲート３の他方の入力および
出力端子６に接続され、ＮＡＮＤゲート３の出力はＮＡ
ＮＤゲート４の他方の入力に接続される。第２図は第１
図に示した実施例の人出力特性を示したものであり、横
軸に入力端子５の電位、縦軸に出力端子６をとり、特性
を線２１で示したものである。第３図はＦＡＭＯＳトラ
ンジスタ１の書き込み特性を示したものであり、ＦＡＭ
ＯＳトランジスタ１のドレインに高電圧を加えておき、
横軸にＦＡＭＯ８）−ランジスタ１のゲートに印加する
パルス幅をとり、縦軸は閾値電圧Ｖ。
をとり特性を線３１で示したものである。第１図に示す
電源電圧ｖＤＤより少し低い電圧ｖ２になるようパルス
幅ｔ工のパルスをＦＡＭＯ８）−ランジスタ１のゲート
を加える。
電源電圧ｖＤＤより少し低い電圧ｖ２になるようパルス
幅ｔ工のパルスをＦＡＭＯ８）−ランジスタ１のゲート
を加える。
次に上記実施例の動作について説明する。第２図におい
てＶ工はＮＡＮＤゲート３の反転電位。
てＶ工はＮＡＮＤゲート３の反転電位。
■２はＰチャンネルＭＯＳトランジスタ２とＦＡＭＯＳ
トランジスタ１で構成されるインバータの反転電位であ
る。上記のようにＦＡＭＯＳトランジスタ１の閾値電圧
を電源電圧に近い電位に設定すると、インバータの反転
電位もほぼ同じｖ２となる。入力端子５の電位がＶ□レ
ベルまでは出力端子６は′Ｌ”レベルである。■□から
ｖ２レベルまでは、ＮＡＮＤゲート３は“Ｈ”レベル入
力となるが、ＮＡＮＤゲート４の出力がＬ”レベルを維
持するので出力端子６は（Ｊ Ｌ”レベルで変化しない
。入力端子５の電位がｖ２２レベル上になると、ＦＡＭ
ＯＳトランジスタ１とＰチャンネルＭＯＳトランジスタ
２で構成されるインバータ出力が反転し、ＦＡＭＯＳト
ランジスタ１のドレインがｌ（Ｌ １７レベルとなり出
力端子６が“Ｈ″″″レベル転する。一方、入力端子５
の電位が電源電圧Ｖ Ｄ Ｄから低下ｖ２レベルになる
と、ＦＡＭＯＳトランジスタ１が“ＯＦＦ”し、ドレイ
ン電位は“′Ｈ″レベルになるが、ＮＡＮＤゲート４の
出力は変化しないから、出力端子６は゛′Ｈ″レベルを
維持する。さらに、入力端子５の電位がｖルーベルにな
ると、ＮＡＮＤゲート３が反転し、出力が“ＨＩＴレベ
ルとなりＮＡＮＤゲート４の出力が１１ Ｌ”レベルと
なり、出力端子６が“Ｌ Ｔ９レベルに変化する。以上
のべたように、結果としてｖ２−ｖｌのヒシテリシス幅
をもつヒシテリシス特性を示す。
トランジスタ１で構成されるインバータの反転電位であ
る。上記のようにＦＡＭＯＳトランジスタ１の閾値電圧
を電源電圧に近い電位に設定すると、インバータの反転
電位もほぼ同じｖ２となる。入力端子５の電位がＶ□レ
ベルまでは出力端子６は′Ｌ”レベルである。■□から
ｖ２レベルまでは、ＮＡＮＤゲート３は“Ｈ”レベル入
力となるが、ＮＡＮＤゲート４の出力がＬ”レベルを維
持するので出力端子６は（Ｊ Ｌ”レベルで変化しない
。入力端子５の電位がｖ２２レベル上になると、ＦＡＭ
ＯＳトランジスタ１とＰチャンネルＭＯＳトランジスタ
２で構成されるインバータ出力が反転し、ＦＡＭＯＳト
ランジスタ１のドレインがｌ（Ｌ １７レベルとなり出
力端子６が“Ｈ″″″レベル転する。一方、入力端子５
の電位が電源電圧Ｖ Ｄ Ｄから低下ｖ２レベルになる
と、ＦＡＭＯＳトランジスタ１が“ＯＦＦ”し、ドレイ
ン電位は“′Ｈ″レベルになるが、ＮＡＮＤゲート４の
出力は変化しないから、出力端子６は゛′Ｈ″レベルを
維持する。さらに、入力端子５の電位がｖルーベルにな
ると、ＮＡＮＤゲート３が反転し、出力が“ＨＩＴレベ
ルとなりＮＡＮＤゲート４の出力が１１ Ｌ”レベルと
なり、出力端子６が“Ｌ Ｔ９レベルに変化する。以上
のべたように、結果としてｖ２−ｖｌのヒシテリシス幅
をもつヒシテリシス特性を示す。
ココテ、Ｖ、はｖＤＤ／２程度であり、ｖ２はＶ。
−ＩＶ程度でも実現でき、電源電圧ｖＩ）。と５ｖとす
ると、ヒシテリシス幅は２．５ｖとなり、従来例に比べ
て大幅な改善ができる。また、ＦＡＭＯＳトランジスタ
１の閾値電圧を変えているため、Ｍ○Ｓトランジスタの
サイズ比の影響が小さく、シたがって、基板上に形成す
る場合にもレイアウトの制約はほとんどない。
ると、ヒシテリシス幅は２．５ｖとなり、従来例に比べ
て大幅な改善ができる。また、ＦＡＭＯＳトランジスタ
１の閾値電圧を変えているため、Ｍ○Ｓトランジスタの
サイズ比の影響が小さく、シたがって、基板上に形成す
る場合にもレイアウトの制約はほとんどない。
（発明の効果）
本発明の上記実施例より明らかなように、ヒシテリシス
幅を大きくとれ、もってヒシテリシス特性を大幅に改善
でき、レイアウト上の制約も少ないというすぐれた効果
を有する。
幅を大きくとれ、もってヒシテリシス特性を大幅に改善
でき、レイアウト上の制約も少ないというすぐれた効果
を有する。
第１図は本発明の一実施例の構成図、第２図は第１図の
実施例の入出力特性、第３図はＦＡＭＯＳトランジスタ
の書き込み特性、第４図は従来の構成図、第５図は第４
図の従来例の入出力特性を示した図である。 １ ・・・ ＦＡＭＯＳトランジスタ、 ２ ・・・Ｐ
チャンネルＭＯＳトランジスタ、 ３゜４ 、４２．４
３・・・ＮＡＮＤ、５，４４・・・入力端子、 ６，４
５・・・出力端子、４１インバータ。 特許出願人 松下電器産業株式会社 第 ■ 図 Ｅ〜ψＯ９）ランジスタ 第 図 Ｖ＋ ■ ＤＤ ＩＮ 第 図
実施例の入出力特性、第３図はＦＡＭＯＳトランジスタ
の書き込み特性、第４図は従来の構成図、第５図は第４
図の従来例の入出力特性を示した図である。 １ ・・・ ＦＡＭＯＳトランジスタ、 ２ ・・・Ｐ
チャンネルＭＯＳトランジスタ、 ３゜４ 、４２．４
３・・・ＮＡＮＤ、５，４４・・・入力端子、 ６，４
５・・・出力端子、４１インバータ。 特許出願人 松下電器産業株式会社 第 ■ 図 Ｅ〜ψＯ９）ランジスタ 第 図 Ｖ＋ ■ ＤＤ ＩＮ 第 図
Claims (1)
- ＰチャンネルＭＯＳトランジスタと、ＦＡＭＯＳ（Ｆｌ
ｏａｔｉｎｇ−ｇａｔｅ Ａｖａｌａｍｃｈｅ−ｉｎｊ
ｅｃｔｉｏｎ ＭＯＳ）トランジスタと、第１および第
２のＮＡＮＤゲートを有し、前記ＦＡＭＯＳトランジス
タのドレインと前記ＰチャンネルＭＯＳトランジスタの
ドレインと第２のＮＡＮＤゲートの一方の入力とを接続
し、前記ＰチャンネルＭＯＳトランジスタとＦＡＭＯＳ
トランジスタのゲートを前記第１のＮＡＮＤゲートの一
方の入力に接続し、第１および第２のＮＡＮＤゲートの
出力を互いに他方のＮＡＮＤゲートのもう一方の入力に
接続してなることを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028718A JPH02209007A (ja) | 1989-02-09 | 1989-02-09 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028718A JPH02209007A (ja) | 1989-02-09 | 1989-02-09 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209007A true JPH02209007A (ja) | 1990-08-20 |
Family
ID=12256224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028718A Pending JPH02209007A (ja) | 1989-02-09 | 1989-02-09 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体波形変換回路 |
-
1989
- 1989-02-09 JP JP1028718A patent/JPH02209007A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体波形変換回路 |
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