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Die
Erfindung betrifft eine Schaltungsanordnung zum Überwachen einer externen Spannungsversorgung
und sicheren Verriegeln eines von einer Logikschaltung ausgegebenen
Signals auf einen Spannungspegel einer internen Spannungsunterversorgung.
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Die
meisten mobilen, elektronischen Anwendungen enthalten eine Batterie
oder einen Akku zur Strom- und Spannungsversorgung. Im laufenden
Betrieb nimmt diese externe Versorgungsspannung bis zur vollständigen Entladung
ab, oder aber die externe Versorgungsspannung bricht sogar vollständig zusammen,
wenn der Benutzer den Akku austauscht.
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Oftmals
müssen
elektronische, mobile Anwendungen wie z. B. Mobiltelefone oder elektronische
Notizbücher
wie PDAs (Personal Digital Assistents) auch bei entladener Batterie
wenigstens rudimentäre
Funktionen bereitstellen. Dazu ist in der Regel eine zweite Sicherheitsbatterie
oder ein großer Pufferkondensator
vorgesehen, der über
einen begrenzten Zeitraum eine interne Versorgungsspannung bereitstellt.
Diese hilfsweise Versorgungsspannung kann auf sehr niedrige Werte
absinken, die weit unterhalb der Nominalversorgungsspannungen der in
dem elektronischen Gerät
eingesetzten Schaltkreise liegt.
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Typischerweise
enthält
eine Geräteelektronik
viele integrierte Schaltkreise, die in unterschiedlichen Technologien
ausgeführt
sind. Diejenigen integrierten Schaltkreise, die die rudimentären Funktionen
bereitstellen müssen,
sind dann beispielsweise in einer besonders stromsparenden (zum
Beispiel CMOS-) Technologie ausgeführt, so dass auch bei extremer
Versorgungsspannungsunterversorgung die Funktionen, wie z. B. eine
Echtzeituhr, funktionieren. Diese rudimentäre Funktionen bereitstellende Schaltkreise
sind als Niedrigspannungen benötigende
Schaltungen ausgeführt.
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Wenn
die externe Versorgungsspannung durch Entladung oder Entfernen des
Akkus abnimmt, müssen
Rücksetz-
oder andere Steuersignale zuverlässig
generiert werden, die den Niedrigvoltschaltkreisen anzeigen, dass
während
des Ausfalls der Hauptstrom- bzw. Spannungsversorgung durch die Batterie
nur der rudimentäre
Betrieb stattfinden soll. Dabei ist wichtig, dass die Rücksetzsignale
erzeugenden Schaltkreise bezüglich
der sich ändernden, sehr
niedrigen Versorgungsspannung zuverlässige, logische Pegel für die Rücksetz-
oder Steuersignale erzeugen.
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Ohne
besondere Maßnahmen
werden die logischen Pegel von digitalen Signalen in Logikschaltungen,
deren Versorgungsspannung unter dem Nominalwert für die entsprechende
Technologie (beispielsweise BiCMOS) liegt, unzuverlässig. Dies
liegt unter anderem daran, dass die vorherrschenden Signalpegel
bei Spannungsunterversorgung nicht mehr ausreichen, um die Gates
von Schalttransistoren in der Logikschaltung korrekt anzusteuern.
Die Ausgangssignale schwanken dann unzuverlässig zwischen H- (High) und L- (Low)
Pegel oder weisen einen undefinierten Pegel zwischen diesen beiden
auf. Es sind also besondere Maßnahmen
erforderlich, um wohldefinierte H- und L-Pegel für die jeweiligen Steuersignale
auch bei Versorgungsspannungsunterversorgung bereitzustellen.
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Nach
dem Stand der Technik sind für CMOS-Logiken
Schaltungsanordnungen mit Pull-up- oder Pull-down-Widerständen bekannt.
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Eine
Schaltung nach dem Stand der Technik zeigt die 1.
Die Logikschaltung LS wird durch einen Inverter gebildet, der einen
Eingang E und einen Ausgang A aufweist, mit einem PMOS-Transistor P und
einem NMOS-Transistor N, deren steuerbaren Strecken zwischen der
Versorgungsspannung VDD und Masse GND in Serie geschaltet sind,
wobei die Gate-Anschlüsse
der MOS- Transistoren
miteinander an den Eingang E für
ein Eingangssignal Z1 verbunden sind. Der Ausgang A ist an einen
Knoten K zwischen den beiden steuerbaren Strecken der MOS-Transistoren
P, N gekoppelt. Ferner ist an den Ausgang A ein Pull-down-Widerstand R geschaltet, der
ein am Ausgang anliegendes Signal Z2 bei Spannungsunterversorgung
auf Masse GND zieht.
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Derartige
Logikschaltungen LS bzw. Inverter werden meist als Ausgangstreiber
von allgemeineren Logikschaltungen verwendet. Im Normalbetrieb,
also bei ausreichender Spannungsversorgung, wird ein Eingangssignal
Z1 zum Ausgangssignal Z2 invertiert und am Ausgang A ausgegeben.
Falls die Versorgungsspannung VDD jedoch weit unterhalb der nominellen
Versorgungsspannung fällt,
die durch die eingesetzte Technologie, beispielsweise CMOS, vorgegeben
ist, funktionieren die Transistoren P, N nicht mehr zuverlässig und
können
keine Ströme
mehr treiben. In dieser Situation "gewinnt" der Pull-down-Widerstand R und zieht
das Potenzial am Ausgang A auf L-Pegel bzw. Masse GND. Dieser Null-
bzw. L-Pegel des Ausgangssteuersignals Z2' bleibt so zuverlässig erhalten, bis die Versorgungsspannung
VDD vollständig
zusammengebrochen ist.
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Die
Schaltungsanordnung nach dem Stand der Technik in 1 mit
einem Pull-down-Widerstand weist den großen Nachteil auf, dass auch
bei Normalbetrieb über
dem Widerstand R Strom abfließt,
falls der PMOS-Transistor P durch das Eingangssignal Z1 angesteuert
wird, damit ein H-Pegel am Ausgang A als Ausgangssignal geliefert
wird. Der erhöhte
Stromverbrauch führt
so zu einer raschen Entladung der Batterie und damit zu einer kürzeren Betriebsdauer
des entsprechenden Gerätes.
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Die
europäische
Patentanmeldung
EP
0 999 493 A2 beschreibt eine Schaltungsanordnung zur Spannungsüberwachung
und Erzeugung eines Rücksetzsignals.
Die entsprechende CMOS-Schaltung erfordert eine Referenzspannungsquelle
und eine Komparatorschaltung. Die Schaltung ist in einem Gerät vorgesehen,
das Schaltkreise aus unterschiedlichen Technologien aufweist, und daher
in derjenigen Technologie ausgeführt,
die mit der niedrigst möglichen
Versorgungsspannung – im
Vergleich zu den übrigen
integrierten Schaltkreisen des Gerätes – arbeiten kann. Die Rücksetzsignale
von dem Niedrigvoltschaltkreis erzeugen zu lassen hat den Nachteil,
dass auch die logischen Gatter dieser Niedrigstspannungstechnologie
ab einem gewissen Versorgungsspannungspegel ausfallen und dann die Rücksetzsignale
abhängig
von parasitären
Leckströmen
fluktuieren. Weiterhin ist nachteilig, dass die jeweilige Niedrigspannungstechnologie
nicht direkt von der Batterie- oder Akkuversorgungsspannung versorgt
werden kann. Außerdem
ist die Spannungsschwelle bis zu der ein wohl definierter H- oder
L-Pegel als Rücksetz- bzw. verriegeltes
Signal ausgegeben werden kann, von der Leistungsaufnahme des Komparators
und der Referenzspannungsquelle abhängig.
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Es
ist daher Aufgabe der Erfindung, eine Schaltungsanordnung zum Überwachen
einer Stromversorgung und sicheren Verriegeln von Signalpegeln bei
Versorgungsspannungsuntervorsorgung zu schaffen, die bis hin zu
extrem niedrigen Restversorgungsspannungen zuverlässig einen wohldefinierten
logischen Pegel liefert, stromsparend ist und aufwandsgünstig integrierbar
ist.
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Die
Aufgabe wird von einer Schaltungsanordnung zum Überwachen einer Spannungsversorgung
und sicheren Verriegeln eines von einer Logikschaltung ausgegebenen
Signals auf einen Versorgungsspannungspegel bei Abnahme eines externen Versorgungsspannungspegels
mit den Merkmalen des Patentanspruchs 1 gelöst.
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Vorteilhafte
Ausgestaltung und Weiterbildungen der Erfindung ergeben sich aus
den jeweiligen Unteransprüchen.
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Demgemäß ist eine
Schaltungsanordnung zum Überwachen
einer externen Spannungsversorgung und sicheren Verriegeln eines
von einer Logikschaltung ausgegebenen Signals auf einen Span nungspegel
einer internen Spannungsunterversorgung vorgesehen, die einen Spannungsteiler
aufweist, der zwischen einer ersten und einer zweiten externen Versorgungsspannung
geschaltet ist und einen Potenzialpegel eines Schaltsignals liefert.
Ferner weist die erfindungsgemäße Schaltungsanordnung
einen steuerbaren Schalter auf, der in Abhängigkeit von einem Verriegelungssignal,
welches aus dem Schaltsignal erzeugt ist, die interne Spannungsversorgung,
die eine erste und zweite interne Versorgungsspannung aufweist,
von der Logikschaltung zu deren Aktivierung trennt. Außerdem ist
ein hochohmiger Widerstand vorgesehen, über den das von der deaktivierten
Logikschaltung ausgegebene Signal auf den Pegel einer der beiden
internen Versorgungsspannungen gezogen wird.
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Die
erfindungsgemäße Schaltungsanordnung
hat den Vorteil, dass sie selbst bei niedrigsten Versorgungsspannungen
praktisch bis zum vollständigen
Zusammenbruch der externen und folglich auch der internen Spannungsversorgung
das von der Logikschaltung ausgegebene Signal auf einen der beiden
internen Versorgungsspannungspegel setzt. So liefert die Schaltungsanordnung
ein zuverlässiges Signal,
das logisch auf einen der internen Versorgungsspannungspegel referenziert
ist und dem jeweiligen abnehmenden internen Versorgungsspannungspegel
folgt. Da der Widerstand hochohmig ausgelegt ist, wird im Gegensatz
zum Stand der Technik praktisch kein zusätzlicher Strom verbraucht.
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Vorteilhafterweise
ist der Spannungsteiler der erfindungsgemäßen Schaltungsanordnung so
dimensioniert, dass, wenn die Logikschaltung ein auf die externen
Versorgungsspannungen referenziertes Eingangssignal verarbeitet,
das Verriegelungssignal bei einem Abfall der externen Versorgungsspannungen
die Logikschaltung deaktiviert bevor der bzw. die Pegel des von
der Logikschaltung entgegengenommenen Eingangssignals unzuverlässig werden.
D.h. vorteilhafterweise erzeugt die Schaltungsanordnung das verriegelte
Signal bevor aufgrund der zu niedrigen externen Versorgungsspannungen
das darauf bezo genen bzw. referenzierte Eingangssignal der Logikschaltung
zwischen H- und L-Pegel fluktuiert und somit nicht mehr wohldefiniert
ist.
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Gemäß einer
bevorzugten Ausführungsform der
erfindungsgemäßen Schaltungsanordnung
ist eine Überwachungsschaltung
vorgesehen, die einen ersten Versorgungsspannungsanschluss zum Anlegen
der ersten externen Versorgungsspannung, einen zweiten Versorgungsspannungsanschluss
zum Anlegen der zweiten externen Versorgungsspannung und mindestens
einen Ausgang zum Ausgeben des Verriegelungssignals aufweist.
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Dabei
sind zwischen den Versorgungsspannungsanschlüssen mindestens zwei Widerstände als Spannungsteiler
geschaltet, und das Verriegelungssignal wird in Abhängigkeit
von einem zwischen den Widerständen
abgreifbaren Spannungspotenzial erzeugt.
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Die
Logikschaltung hat einen ersten Versorgungsspannungsanschluss und
einen zweiten Versorgungsspannungsanschluss, wobei an den zweiten
Versorgungsspannungsanschluss die zweite interne Versorgungsspannung
angelegt ist, einen Steuersignaleingang für ein Eingangssignal und einen
Ausgang für
das durch die Logikschaltung aus dem Eingangssignal erzeugte Signal.
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Der
steuerbare Schalter ist zwischen der ersten internen Versorgungsspannung
und dem ersten Versorgungsspannungsanschluss der Logikschaltung
vorgesehen und schaltet in Abhängigkeit
von dem Verriegelungssignal die erste interne Versorgungsspannung
an den ersten Versorgungsspannungsanschluss der Logikschaltung.
Der hochohmige Widerstand ist zwischen dem Ausgang der Logikschaltung
und der zweiten internen Versorgungsspannung vorgesehen.
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In
einer bevorzugten Ausführungsform
haben die interne und externe erste Versorgungsspannung und die
interne und externe zweite Versorgungsspannung jeweils dieselben
Spannungspegel. Bei diesem Fall sorgt die erfindungsgemäße Schaltungsanordnung
für eine
zuverlässige
Selbstverriegelung des Ausgangssignals, wenn die Versorgungsspannung
zusammenbricht.
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Gemäß einer
bevorzugten Weiterbildung der erfindungsgemäßen Schaltungsanordnung weist
die Überwachungsschaltung
einen dritten Versorgungsspannungsanschluss zum Anlegen der ersten
internen Versorgungsspannung und einen vierten Versorgungsspannungsanschluss
zum Anlegen der zweiten internen Versorgungsspannung auf.
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Ferner
weist die Überwachungsschaltung
einen dritten Widerstand auf, einen ersten MOS-Transistor mit einer
steuerbaren Strecke und einem Gate-Anschluss und einen zweiten MOS-Transistor mit einer
steuerbaren Strecke und einem Gate-Anschluss, wobei der dritte Widerstand
und die beiden steuerbaren Strecken in Serie zwischen die beiden internen
Versorgungsspannungen geschaltet sind und das Schaltsignal an den
Gate-Anschluss des zweiten MOS-Transistors gekoppelt ist.
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Die Überwachungsschaltung
sieht ferner einen komplementären
MOS-Transistor vor mit einer steuerbaren Strecke und einem Gate-Anschluss
und einen vierten Widerstand, wobei die steuerbare Strecke des komplementären MOS-Transistors
und der vierte Widerstand in Serie zwischen die beiden internen
Versorgungsspannungen geschaltet sind. Der Gate-Anschluss des komplementären MOS-Transistors
ist an einen Potenzialknoten zwischen dem dritten Widerstand und
der steuerbaren Strecke des ersten MOS-Transistors verbunden, und
der Gate-Anschluss des ersten MOS-Transistors ist zwischen der steuerbaren
Strecke des komplementären MOS-Transistors
und dem vierten Widerstand verbunden.
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Die Überwachungsschaltung
gemäß der bevorzugten
Weiterbildung weist einen dritten MOS-Transistor auf, mit einer
steuerbaren Strecke und einem Gate-Anschluss, wobei die steuerbare Stre cke
des dritten MOS-Transistors zwischen dem Gate-Anschluss des komplementären MOS-Transistors
und der zweiten internen Versorgungsspannung verbunden ist. Das
Schaltsignal ist an den Gate-Anschluss des dritten MOS-Transistors
geschaltet. Die Überwachungsschaltung
liefert ein erstes Verriegelungssignal, das an dem Gate-Anschluss
des komplementären
MOS-Transistors
abgreifbar ist und ein zweites Verriegelungssignal, das an dem Gate-Anschluss
des ersten MOS-Transistors abgreifbar ist.
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Die
bevorzugte Weiterbildung bietet zwei Verriegelungssignale, wodurch
das Verriegeln eines Ausgangspegels von angeschlossenen Logikschaltungen
entweder auf einen auf die erste interne Versorgungsspannung referenzierten
Pegel oder das Verriegeln auf einen auf die zweite interne Versorgungsspannung
referenzierten Pegel erfolgt.
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Gemäß einer
weiteren vorteilhaften Weiterbildung der erfindungsgemäßen Schaltungsanordnung
weist die Überwachungsschaltung
ferner einen ersten und einen zweiten MOS-Steuertransistor auf, mit jeweils einer
steuerbaren Strecke und einem Gate-Anschluss. Dabei ist die steuerbare
Strecke des ersten MOS-Steuertransistors zwischen die steuerbare
Strecke des ersten und des zweiten MOS-Transistors verbunden, und
die steuerbare Strecke des zweiten MOS-Transistors ist zwischen dem
Gate-Anschluss des komplementären MOS-Transistors und der
steuerbaren Strecke des dritten MOS-Transistors verbunden. Ein externes Steuersignal
ist an die Gate-Anschlüsse
der beiden MOS-Steuertransistoren angelegt.
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Mittels
dieser vorteilhaften Weiterbildung kann zudem durch das externe
Steuersignal auch bei nominaler externer Versorgungsspannung die
Verriegelung auf jeweils einen der beiden internen Versorgungsspannungspegel
vorgenommen werden.
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In
einer bevorzugten Ausführungsform
der erfindungsgemäßen Schaltungsanordnung
weist der bzw. die steuerbaren Schalter einen MOS-Schalttransistor
auf, mit einer steuerbaren Strecke und einem Gate-Anschluss, wobei
das Verriegelungssignal an den Gate-Anschluss des jeweiligen MOS-Schalttransistors
geschaltet ist. Die steuerbare Strecke des MOS-Schalttransistors ist zwischen einer
der internen Versorgungsspannungen und einem Versorgungsspannungsanschluss
der jeweiligen Logikschaltung vorgesehen.
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Vorzugsweise
weist die Logikschaltung einen Inverter als Ausgangstreiber auf.
Ein Inverter bietet im Normalbetrieb den Vorteil, dass der Ausgangspegel
der Logikschaltung wohldefiniert ist, und dass der erfindungsgemäße hochohmige
Widerstand einfach an einen Ausgang anschließbar ist.
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Vorzugsweise
ist die erfindungsgemäße Schaltungsanordnung
in einer ersten MOS-Technologie ausgeführt, und die Steuersignale
von den Logikschaltungen steuern Schaltkreise an, die in einer zweiten
Technologie ausgeführt
sind. Dabei ist von besonderem Vorteil, wenn die erste Technologie
mit höheren
Versorgungsspannungen arbeitet als die zweite Technologie. Dabei
ist die erfindungsgemäße Schaltungsanordnung
in einer Domäne
vorgesehen, die beispielsweise direkt an die externe bzw. Batterieversorgungsspannung
angeschlossen werden kann und zuverlässige gegebenenfalls verriegelte
Steuersignale an Schaltkreise in einer Niedrigversorgungsspannungsdomäne liefert.
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Weitere
vorteilhafte Ausgestaltungen und Weiterbildung der Erfindung sind
Gegenstand der Unteransprüche
sowie der Beschreibung unter Bezugnahme auf die Figuren.
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Nachfolgend
wird die Erfindung anhand der schematischen Figuren und der Ausführungsbeispiele
näher erläutert. Es
zeigt dabei:
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1 eine
Schaltung mit Pull-down-Widerstand nach dem Stand der Technik;
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2 eine
Schaltungsanordnung gemäß einer
bevorzugten Ausführungsform
der Erfindung;
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3 ein
Blockschaltbild einer Ausführungsform
eines Funktionsblocks der erfindungsgemäßen Schaltungsanordnung;
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4 ein
Blockschaltbild eines Anwendungsbeispiels der Erfindung; und
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5 eine
erfindungsgemäße Schaltungsanordnung
gemäß einer
vorteilhaften Weiterbildung der Erfindung.
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In
den Figuren sind gleiche bzw. funktionsgleiche Elemente mit gleichen
Bezugsziffern versehen.
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Die 1 wurde
bereits in der Beschreibungseinleitung beschrieben.
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Die 2 zeigt
eine Schaltungsanordnung gemäß einer
ersten bevorzugten Ausführungsform der
Erfindung.
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In
der Schaltungsanordnung 1 ist eine Überwachungsschaltung 2 vorgesehen,
die einen ersten Versorgungsspannungsanschluss 3 zum Anlegen der
ersten externen Versorgungsspannung VBAT1, einen zweiten Versorgungsspannungsanschluss 4 zum
Anlegen der zweiten externen Versorgungsspannung VBAT, zwei in Serie
zwischen die Versorgungsspannungsanschlüsse 3, 4 geschaltete
Widerstände 6, 7 und
einen Ausgang 5 aufweist, der mit einem Potenzialknoten 25 zwischen
den beiden Widerständen 6, 7 verbunden
ist. An dem Potenzialknoten 25 fällt ein Spannungspotenzial
VLOCK ab, das als Verriegelungssignal LOCKP an dem Ausgang 5 abgreifbar
ist.
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Das
Verriegelungssignal LOCKP wird einem funktionellen Block 201 zugeführt, der
einen Inverter als Logikschaltung 8 und einen PMOS-Schalttransistor 15 als
steuerbaren Schalter 13 sowie einen hochohmigen Widerstand 14,
der an einen Ausgang 12 der Logikschaltung und eine zweite
interne Versorgungsspannung VSS angeschlossen ist, aufweist.
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Die
steuerbare Strecke des PMOS-Schalttransistors 15 ist zwischen
der ersten internen Versorgungsspannung VDD und einem ersten Versorgungsspannungsanschluss 9 der
Logikschaltung 8 verbunden. Dem Gate-Anschluss des PMOS-Schalttransistors 15 wird
das Verriegelungssignal LOCKP zugeführt.
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Die
Logikschaltung 8 bzw. der Inverter weist einen PMOS-Transistor 26 und
einen NMOS-Transistor 27 auf, deren steuerbaren Strecken
zwischen dem ersten Versorgungsspannungsanschluss 9 der Logikschaltung 8 und
einem zweiten Versorgungsspannungsanschluss 10, an dem
die zweite interne Versorgungsspannung VSS angelegt ist, geschaltet sind.
Die Gate-Anschlüsse des
PMOS-Transistors 26 und des NMOS-Transistors 27 sind
miteinander verbunden und zusammen an den Eingang 11 der
Logikschaltung 8 verbunden. Dem Eingang 11 ist
ein Steuersignal Z1 zugeführt,
welches auf die externen Versorgungsspannungspegel BAT1, BAT2 bezogen
ist. Dabei muss ein H-Pegel nicht zwingend der ersten externen Versorgungsspannung
entsprechen. Es kann auch proportional oder mittels eines anderen nichtlinearen
Zusammenhangs auf die externe Versorgungsspannung referenziert sein.
Zwischen den steuerbaren Strecken der MOS-Transistoren 26, 27 ist
das invertierte Eingangssignal als Ausgangssignal Z2 abgreifbar
und an den Ausgang 12 des Inverters 8 geführt.
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Im
Folgenden wird beispielhaft angenommen, dass ein logischer H-Pegel
der ersten externen Versorgungsspannung VBAT1 entspricht und ein
logischer L-Pegel der zweiten externen Versorgungsspannung VBAT2
entspricht. Selbstverständlich
sind auch andere Referenzierungen der logischen Pegel möglich. Wenn
die externen Versorgungsspannungen VBAT1, VBAT2 die Nominalwerte
für die
jeweilige Technologie, in der übergeordnete
hier nicht betrachtete Schaltkreise ausgeführt sind, und die insbesondere
das Eingangssignal Z1 für
die Logikschaltung liefern, aufweisen, ist der PMOS-Schalttransistor 15 durch
das Verriegelungssignal LOCKP niederohmig und schaltet die erste
Versorgungsspannung VDD an den Inverter 8 durch. Die Widerstände 6, 7 des
Spannungsteilers sind so dimensioniert, dass im Normalbetrieb, d.h.
bei nominaler externe Versorgungsspannung (die insbesondere übergeordnete Schaltungsteile
versorgt, welche in der Regel höhere Spannungen
als VDD, VSS benötigen),
der steuerbare Schalter 13 die interne Versorgungsspannung VDD
an die Logikschaltung 8 bzw. den Inverter durchschaltet.
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Falls
die externe Versorgungsspannung VBAT1, beispielsweise im Falle der
Entladung einer Batterie abnimmt, wird der PMOS-Transistor 15 wegen des fallenden
Pegels VLOCK des Verriegelungssignals LOCKP beständig höherohmig. Für den Fall, dass beispielsweise
die externen und internen Versorgungsspannungspegel gleich sind,
VBAT1 = VDD und VBAT2 = VSS, fällt
die Spannung zwischen der Source S des MOS-Schalttransistors 15,
die der ersten Versorgungsspannung VDD zugewandt ist, und dem Gate
G des MOS-Schalttransistors, das auf dem Spannungspotenzial liegt,
welches über
dem Spannungsteiler 6, 7 abfällt, wenn der Versorgungsspannungshub
abnimmt. Dadurch schnürt
der MOS-Schalttransistor 15 bei fallender Spannungsversorgung
die Logikschaltung 8 ab und deaktiviert diese.
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Im
Folgenden sei bei dieser bevorzugten Ausführungsform VBAT1 = VDD und
VBAT2 = VSS angenommen.
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Zeigt
das Eingangssignal Z1 der Logikschaltung 8 durch einen
H-Pegel einen Spannungsabfall der Versorgungsspannung VDD, VSS an,
oder ein dadurch ausgelöstes
Herunterfahren des Schaltkreises bzw. Gerätes an, worin die erfindungsgemäße Schaltungsanordnung
eingesetzt ist, wird das Ausgangssteuersignal Z2 des Inverters bzw.
der Logikschaltung 8 als Rücksetzsignal RES im L-Pegel
ausgegeben.
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Bevor
die Versorgungsspannung VDD, VSS so niedrig wird, dass die MOS-Transistoren 26, 27 der
Logikschaltung 8 nicht mehr arbeiten können, wird die steuerbare Strecke
des MOS-Schalttransistors 15 höchstohmig
und deaktiviert somit durch Unterbrechen der Versorgungsspannung
die Logikschaltung 8. Dies geschieht, weil der Gate-Anschluss des
MOS-Schalttransistors 15 dem
Versorgungsspannungspegel VDD folgt.
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Ist
die Logikschaltung 8 deaktiviert, folgt das Ausgangssignal
Z2 der Logikschaltung 8 am Ausgang 12 über den
hochohmigen Widerstand 14 dem zweiten Versorgungsspannungspegel
VSS, also einem L-Pegel. Somit ist also bei Versorgungsspannungen
VDD, VSS bzw. bei einem Versorgungsspannungshub VDD-VSS der weit
niedriger als der Nominalwert für
die jeweilige Technologie ist, in der die Schaltungsanordnung ausgeführt ist,
beispielsweise CMOS, gewährleistet,
dass das Ausgangssteuersignal Z2 als Rücksetzsignal RES auf einem
L-Pegel verriegelt ist. Die Verriegelung auf dem L-Pegel geschieht
zuverlässig
praktisch bis zu verschwindendem Versorgungsspannungshub VDD-VSS.
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Im
Normalbetrieb, also bei nominalen Versorgungsspannungen VDD, VSS
wird bei der erfindungsgemäßen Schaltungsanordnung
nur unwesentlich mehr Strom verbraucht, da der Widerstand 14 sehr
hochohmig gewählt
werden kann.
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Die 3 zeigt
eine Schaltungsanordnung eines funktionellen Blockes 202,
der ein auf H-Pegel verriegeltes Ausgangssignal INT liefert, wenn
ein entsprechendes Verriegelungssignal LOCKN auf L-Pegel zugeführt wird.
Der funktionelle Block 202 erfüllt eine dem funktionellen
Block 201 aus 2 komplementäre Funktion.
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Der
funktionelle Block 202 weist einen Inverter 108 auf,
der analog dem Inverter bzw. der Logikschaltung 8 aus 2 aufgebaut
ist. Ferner weist der funktionelle Block 202 einen steuerbaren
Schalter 113 auf, der an einen zweiten Versor gungsspannungsanschluss 109 des
Inverters 108 gekoppelt und an die zweite interne Versorgungsspannung VSS,
in diesem Beispiel Masse/Erde, gekoppelt ist.
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Der
steuerbare Schalter weist einen NMOS-Transistor 115 auf,
dessen steuerbare Strecke als Schaltstrecke verwendet wird und von
seinem Gate-Anschluss gesteuert ist, an den das zweite Verriegelungssignal
LOCKN geschaltet ist.
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Der
Inverter weist einen Eingang 111 auf, einen Ausgang 112,
einen ersten Versorgungsspannungsanschluss 110 und einen
zweiten Versorgungsspannungsanschluss 109, wobei zwischen
die Versorgungsspannungsanschlüsse
die steuerbaren Strecken eines PMOS-Transistors 126 und
eines NMOS-Transistors 127 geschaltet sind. Die Gate-Anschlüsse der
MOS-Transistoren 126, 127 sind an den Eingang
des Inverters 108 gekoppelt und so von einem Eingangssteuersignal
Z3 gesteuert. Der Ausgang 112 des Inverters liefert ein
Ausgangssteuersignal Z4, das über
einen "schwachen" also hochohmigen
Pull-up-Widerstand 114 an die ersten interne Versorgungsspannung
VDD geführt
ist.
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Die
Funktionsweise des funktionellen Blockes 202 ist analog
der Funktionsweise des funktionellen Blockes 201, mit dem
Unterschied, dass das zweite Verriegelungssignal LOCKN im H-Pegel eine normale
Inverter-Funktionsweise erlaubt, während es im L-Pegel den Inverter
bzw. die Logikschaltung 108 deaktiviert, so dass ein Ausgangssignal
INT geliefert wird, das über
den hochohmigen Widerstand 115 auf H-Pegel gezogen ist,
der auf die erste interne Versorgungsspannung referenziert ist.
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Die 4 zeigt
ein Blockschaltbild eines Anwendungsbeispiels für eine erfindungsgemäße Schaltungsanordnung.
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Eine
vorteilhafte Weiterbildung der erfindungsgemäßen Schaltungsanordnung 101 (siehe 5)
ist demgemäß in einer
Stromversorgungsverwaltungseinheit 302, beispielsweise
eines Mobiltelefons, vorgesehen. Die Stromversorgungsverwaltungseinheit 302 kann
beispielsweise in einer 5 Volt-BiCMOS-Technologie ausgeführt sein und hat den Versorgungsspannungsanschluss 304 zum
Anschluss einer externen Batterie 305, die eine erste externe
Versorgungsspannung VBAT1 liefert. Hier ist im Folgenden die zweite
externe Versorgungsspannung VBAT2 auf Masse/Erde GND gelegt.
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Die
Stromversorgungsverwaltungseinheit 302 weist eine Batteriespannungsüberwachungseinheit 306 auf,
die den Ladezustand und das Vorhandensein der Batterie überwacht,
und ein Steuersignal LC ausgibt, das anzeigt, ob die von der Batterie 305 gelieferte
Spannung VBAT1 den Nominalwerten für die BiCMOS-Schaltkreise entspricht.
Die Stromversorgungsverwaltungseinheit 302 weist eine Spannungsregeleinheit 307 für die Spannungsversorgung einer
Echtzeituhr 301 in einer Systemsteuerungseinheit 300 auf.
Dabei ist die Echtzeituhr 301 in der Systemsteuerungseinheit 300 in
einer Niedrigspannungstechnologie, beispielsweise 1,8 Volt CMOS-Technologie,
ausgeführt.
Eine entsprechende interne Versorgungsspannung VDD stellt die Spannungsregeleinheit 307 aus
der Batteriespannung VBAT1 zur Verfügung.
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Die
Systemsteuerungseinheit 300 wird von der Stromversorgungsverwaltungseinheit 302 mit
der nominalen internen Versorgungsspannung VDD von etwa 1,8 Volt
versorgt, wobei ein großer
Pufferkondensator 308 an die Stromversorgungsleitung 309 gekoppelt
ist, die die Stromversorgungsverwaltungseinheit 302 und
die Systemsteuerungseinheit 300 miteinander verbindet und
auch die funktionellen Blöcke 102, 201, 202 der
erfindungsgemäßen Schaltungsanordnung
mit der Spannung VDD versorgt.
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Der
Pufferkondensator 308 sorgt auch nach Entfernen der Batterie 305 für eine vorübergehende, jedoch
abnehmende, Versorgungsspannung VDD an der Echtzeituhr 301 und
der Schaltungs anordnung 101 gemäß der vorteilhaften Weiterbildung
der Erfindung.
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Die
erfindungsgemäße Schaltungsanordnung 101 weist
die funktionellen Blöcke 102, 201, 202 auf,
wobei die funktionellen Blöcke 201 und 202 denen
der 2, 3 entsprechen und der Block 102 näher in der
folgenden 5 beschrieben ist.
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Die
erfindungsgemäße Schaltungsanordnung 101 weist
einen Eingang 103 für
das Steuersignal LC auf, das anzeigt, ob die nominale Stromversorgung
durch die Batterie gewährleistet
ist. Bei funktionierender, angeschlossener Batterie 305 liegt
das Signal auf H-Pegel, der der Batteriespannung VBAT1 entspricht.
Bei entladener oder abgeklemmter Batterie setzt die Batteriespannungsüberwachungseinheit 306 das
Steuersignal LC auf L-Pegel, also Masse.
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Die
Schaltungsanordnung 101 gemäß der vorteilhaften Weiterbildung
der Erfindung gibt ein erstes Steuersignal RES als Rücksetzsignal
an die Echtzeituhr in der Systemsteuerung 300 aus, sowie
ein Interrupt-Steuersignal INT, das ebenfalls an die Echtzeituhr 301 geführt wird.
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Falls
die Batterie 305 von der Stromversorgungsverwaltungseinheit 302 abgeklemmt
wird, sendet die Batteriespannungsüberwachungseinheit 306 ein
Steuersignal LC an die erfindungsgemäße Schaltungsanordnung, die
daraufhin ein Rücksetzsignal RES
im L-Pegel sowie ein Interrupt-Signal INT im H-Pegel an die Echtzeituhr sendet und
somit dieser signalisiert, dass sie ihre Funktion weiter ausführen soll.
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Da
die Batterie 305 keine weitere Spannung liefert, bzw. abgeklemmt
ist, fällt
die externe Versorgungsspannung VBAT1 sowohl als Referenzwert für die Steuersignale
LC, Z1, Z2 und wie auch als die nominale interne Versorgungsspannung
für die
Schaltungsanordnung 101 gemäß der Erfindung und die Echtzeituhr 301.
Da die Echtzeituhr 301 jedoch in einer Niedrigst voltdomäne, hier
in 1,8 Volt-CMOS-Technologie, ausgeführt ist, kann sie zunächst weiterarbeiten.
Jedoch muss ihr zuverlässig ein
Rücksetzsignal
RES und Interrupt-Signal INT auf den entsprechenden Pegeln zugeführt sein.
Die jeweiligen verriegelten Steuersignale RES, INT liefert die erfindungsgemäße Schaltungsanordnung 101.
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Die 5 zeigt
eine erfindungsgemäße Schaltungsanordnung 102 gemäß der vorteilhaften Weiterbildung
wie sie in dem Anwendungsbeispiel nach 3 eingesetzt
ist.
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Der
in 4 dargestellte Block 102 weist einen
Eingang 103 für
das von der Stromversorgungsverwaltungseinheit 302 zugeführte externe
Steuersignal LC auf, einen ersten Versorgungsspannungsanschluss 3 zum
Anlegen der externen Batteriespannung VBAT1 und einen zweiten Versorgungsspannungsanschluss 4,
der hier an Masse GND verbunden ist. Es ist ein dritter ersten Versorgungsspannungsanschluss 31 für die geregelte
Versorgungsspannung VDD vorgesehen, die von der Spannungsregeleinheit 307 geliefert
wird, und ein vierter Versorgungsspannungsanschluss 41 der
hier auf Masse/Erde GND gelegt ist. Ferner weist der funktionelle Block 102 einen
Ausgang 5 zur Ausgabe eines ersten Verriegelungssignals
LOCKP auf, und einen Ausgang 15 zur Ausgabe eines zweiten
Verriegelungssignals LOCKN auf.
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Zwischen
der ersten externen Versorgungsspannung VDD, der von der Batterie 305 gelieferten Spannung
VBAT1 und Masse GND bzw. dem zweiten Versorgungsspannungsanschluss 4 sind
zwei Widerstände 6, 7 als
Spannungsteiler geschaltet, wobei zwischen den beiden Widerständen 6, 7 an
einem Potenzialknoten 125 ein Spannungspotenzial VLOCK
abgreifbar ist.
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Es
ist ein dritter Widerstand 16, ein erster MOS-Transistor 17 mit
einer steuerbaren Strecke und einem Gate-Anschluss, ein erster Steuertransistor 23 mit
einer steuerbaren Strecke und einem Gate-Anschluss und ein zweiter
MOS-Transistor 18 mit einer steuerbaren Strecke und einem
Gate-Anschluss vorgesehen, wobei der Widerstand 16 und die
steuerbaren Strecken der ersten und zweiten MOS-Transistoren und
des Steuertransistors 23 in Serie zwischen die internen
Versorgungsspannung VDD und Masse GND geschaltet sind.
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Das
externe Steuersignal LC ist an den Gate-Anschluss des ersten Steuertransistors 23 geführt, und
das Spannungspotenzial VLOCK an dem Potenzialknoten 125 ist
an den Gate-Anschluss
des zweiten MOS-Transistors 18 geführt.
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Ferner
ist ein komplementärer
MOS-Transistor 19 mit einer steuerbaren Strecke und einem Gate-Anschluss,
sowie ein vierter Widerstand 20 vorgesehen, wobei die steuerbare
Strecke des komplementären
MOS-Transistors 19 und der vierte Widerstand 20 in
Serie zwischen den beiden Versorgungsspannungsanschlüssen 31, 41 für die jeweiligen
internen Versorgungsspannungen VDD, VSS/GND geschaltet sind.
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Der
Gate-Anschluss des komplementären MOS-Transistors 19 ist
an einen Potenzialknoten 21 zwischen dem dritten Widerstand 16 und
der steuerbaren Strecke des ersten MOS-Transistors 17 verbunden.
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Der
Gate-Anschluss des ersten MOS-Transistors 17 ist an einen
Potenzialknoten 126 zwischen der steuerbaren Strecke des
komplementären MOS-Transistors 19 und
dem vierten Widerstand 20 verbunden.
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Es
ist ein zweiter MOS-Steuertransistor 24 mit einer steuerbaren
Strecke und einem Gate-Anschluss und ein dritter MOS-Transistor 22 mit
einer steuerbaren Strecke und einem Gate-Anschluss vorgesehen, wobei die steuerbaren
Strecken des zweiten MOS-Steuertransistors 24 und des dritten MOS-Transistors 22 in
Serie zwischen dem Gate-Anschluss des komplementären MOS-Transistors 19 und
dem zweiten Versorgungsspannungsanschluss 41 für die zweite
interne Versorgungsspan nung VSS bzw. Masse GND verbunden sind. Dem
Gate-Anschluss des zweiten MOS-Steuertransistors 24 wird das
externe Steuersignal LC zugeführt.
Der Gate-Anschluss des dritten MOS-Transistors 22 ist an den Potenzialknoten
zwischen den beiden Widerständen 6, 7 verbunden.
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Das
erste Verriegelungssignal LOCKP ist an dem Gate-Anschluss des komplementären MOS-Transistors 19 abgreifbar,
und das zweite Verriegelungssignal LOCKN ist an dem Gate-Anschluss des
ersten MOS-Transistors 19 abgreifbar.
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Das
erste Verriegelungssignal LOCKP wird als Verriegelungssignal an
einen funktionellen Block 201, wie er in 2 beschrieben
ist, geführt.
Das zweite Verriegelungssignal LOCKN wird dem funktionellen Block 202 zugeführt, der 3 beschrieben ist.
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Im
Normalbetrieb der vorteilhaften Weiterbildung 101 und dem
Anwendungsbeispiel, wie es in 4 dargestellt
ist, liegt das externe Steuerungssignal LC auf H-Pegel, wodurch
angezeigt wird, dass eine nominale Spannungsversorgung gewährleistet ist.
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In
diesem Normalbetrieb sind die Steuertransistoren 23, 24 durchgeschaltet.
Die Widerstände 6, 7 sind
so dimensioniert, dass bei Nominalversorgungsspannung an dem Potenzialknoten 125 praktisch
ein H-Pegel abfällt,
so dass das Schaltsignal den zweiten MOS-Transistor 18 und
den dritten MOS-Transistor 22 ebenfalls durchschaltet.
Dann liegt der Gate-Anschluss des komplementären MOS-Transistors 19 auf
L-Pegel, und somit auch das erste Verriegelungssignal LOCKP. In
diesem Normalbetrieb liegt dann der Gate-Anschluss des ersten MOS-Transistors 17 auf
H-Pegel, wodurch auch das zweite Verriegelungssignal LOCKN auf H-Pegel
liegt. Obwohl die Bauelemente im funktionellen Block 102, 201, 202 auf
Nominalspannungen um 2 Volt ausgelegt sind, sind die Steuersignale
LC, Z1, Z3 auf die 5 Volt Batteriespannung referenziert. Dies ist
für die Bauelemente
unschädlich.
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Wenn
das erste Verriegelungssignal auf L-Pegel liegt, deaktiviert ein
von dem ersten Verriegelungssignal LOCKP gesteuerter steuerbarer Schalter 13,
wie er in 2 gezeigt ist, die entsprechende
Logikschaltung nicht.
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Wenn
das zweite Verriegelungssignal LOCKN auf H-Pegel liegt, deaktiviert
wiederum ein erfindungsgemäßer steuerbarer
Schalter, wie er im folgenden in 3 gezeigt
ist, ebenfalls die angeschlossene Logikschaltung nicht. Im Normalbetrieb beeinflusst
die erfindungsgemäße Schaltungsanordnung 102,
bzw. 101, die Logikschaltungen nicht.
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In
einem zweiten Modus der erfindungsgemäßen Schaltungsanordnung 102 werden
die Verriegelungssignale LOCKP, LOCKN aufgrund des externen Steuerungssignals
LC in den Blockier- bzw. Verriegelungszustand gebracht. D.h. das
erste Verriegelungssignal LOCKP liegt auf H-Pegel, während das zweite
Verriegelungssignal LOCKN auf L-Pegel liegt. Die von den Verriegelungssignalen
LOCKP, LOCKN angesteuerten steuerbaren Schalter 13, 113 deaktivieren
so die jeweils daran angeschlossenen Logikschaltungen 8, 108.
So liefern die funktionellen Blöcke 201, 202 Ausgangssignale
RES, INT, die auf die erste Versorgungsspannung (im Falle des ersten Verriegelungssignals
LOCKP und des funktionellen Blockes 201 aus 2)
oder die zweite Versorgungsspannung VSS, bzw. Masse im Falle des
Anwendungsbeispiels gemäß 4,
(im Falle des zweiten Verriegelungssignals LOCKN und des funktionellen
Blockes 202 aus 3) verriegelt sind.
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Falls
also in dem zweiten Betriebsmodus das externe Steuersignal LC auf
logischem L-Pegel liegt, isolieren die beiden MOS-Steuertransistoren 23, 24. Dann
ist der Stromfluss durch den dritten Widerstand 16 unterbrochen
und der Gate-Anschluss des komplementären MOS-Transistors 19 auf
H-Potenzial gezo gen. Dann liegt auch das erste Verriegelungssignal LOCKP
auf H-Pegel. Der Stromfluss durch den vierten Widerstand 20 ist
dann unterbrochen und der vierte Widerstand 20 zieht den
Gate-Anschluss des ersten MOS-Transistors 17 auf L-Pegel.
Dann liegt auch das zweite Verriegelungssignal LOCKN auf L-Pegel.
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Allerdings
sind die Signale LC, Z1, Z3 in einem Schaltkreis erzeugt, der in
einer Technologie ausgeführt
ist, die die Batteriespannung VBAT1 zum zuverlässigen Funktionieren benötigt. In
diesem Beispiel ist dies die Batteriespannungsüberwachungseinheit 306.
Sinkt die Batteriespannung VBAT1 stark, so kann die Batteriespannungsüberwachungseinheit 306 nicht
länger
gewährleisten,
dass die Pegel der Steuersignale LC, Z1, Z3 wohldefiniert sind.
Bei niedriger Batteriespannung VBAT1 kann beispielsweise das den
Batteriezustand anzeigende Signal LC wegen schlecht funktionierender
Logikschaltkreise in der Batteriespannungsüberwachungseinheit 306 auf Pegel
um die 2 Volt pendeln und so fälschlicher
Weise dem funktionellen Block 102 einen Normalbetrieb anzeigen.
Die erfindungsgemäße Schaltungsanordnung 101 verhindert
dies.
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In
einem dritten Betriebszustand fällt
die externe Versorgungsspannung VBAT2 weit unterhalb der entsprechenden
Nominalversorgungsspannung. Die erfindungsgemäße Schaltungsanordnung muss nun
die Ausgangssignale der angeschlossenen Logikschaltungen 8, 108 auf
den jeweiligen sicheren Pegel bringen, der als Rücksetz- bzw. Interrupt-Signal
RES, INT der Echtzeituhr 301 anzeigt, dass sie als rudimentäre Funktion
weiterarbeiten soll. Dies wird durch ein Rücksetzsignal RES auf L-Pegel
und ein Interrupt-Signal INT auf H-Pegel angezeigt. Dieser H-Pegel
ist jedoch auf die interne Versorgungsspannung referenziert, bzw.
auf die vom Pufferkondensator 308 gelieferte Restspannung.
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Wenn
die externe Versorgungsspannung VBAT1 nicht mehr genügt, ein
darauf referenziertes externes Steuersignal LC zu erzeugen, weil
die entsprechenden logischen Gatter für eine höhere Nominalversorgungsspannung
ausgelegt sind und sogenannte schwimmende Gates aufweisen, stellt
der Spannungsteiler 6,7 sicher, dass der zweite
und dritte MOS-Transistor 18, 24 hochohmig werden.
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Dann
ziehen, wie schon im zweiten Betriebszustand, der dritte Widerstand 16 das
Gate des komplementären
MOS-Transistors 19 bzw. das erste Verriegelungssignal LOCKP
auf H-Pegel, und der vierte Widerstand 20 zieht den Gate-Anschluss
des ersten MOS-Transistors 17 bzw.
das zweite Verriegelungssignal LOCKN auf L-Pegel. In diesem Fall,
also bei fallender externer Versorgungsspannung VBAT1, macht sich
besonders vorteilhaft der Einsatz der beiden Widerstände 6,7 in
dem Spannungsteiler bemerkbar, denn theoretisch können die
Widerstände bis
zu einem Versorgungsspannungshub von 0 Volt arbeiten. Die erfindungsgemäß erzeugten
Verriegelungssignale LOCKP, LOCKN steuern so die steuerbaren Schalter 13,
wie in der 2 und 113,
wie in der 5 dargestellt.
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Die
erfindungsgemäße Schaltungsanordnung
gewährleistet
also bei einer unzuverlässigen bzw.
zu niedrigen Versorgungsspannung, wodurch die logischen Pegel von
Steuersignalen, wie z.B. dem externen Steuersignal LC oder der Eingangssignale
Z1, Z3 der Logikschaltungen 8, 108, fluktuieren oder
Zwischenpegelwerte annehmen, dass auf die (möglicherweise ebenfalls fallenden)
internen Versorgungsspannungen referenzierte, verriegelte, wohldefinierte
Steuersignale geliefert werden.
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Durch
den Einsatz von hochohmigen Widerständen, die im Verriegelungsfall
die entsprechenden Pegel auf eine der internen Versorgungsspannungen ziehen,
ist die erfindungsgemäße Spannungsanordnung
sehr verlustarm.
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Dadurch,
dass als steuerbare Schalter PMOS- oder NMOS-Transistoren vorgesehen sind, deren
Gate-Anschlüsse
durch das Potenzial eines resistiven Spannungsteilers gesteuert
sind, ist ein Betrieb der Schaltungsanordnung praktisch bis zum Zusammenbruch
einer Versorgungsspannung möglich.
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Obgleich
die vorliegende Erfindung vorstehend anhand eines bevorzugten Anwendungsbeispiels
und anhand von bevorzugten Ausführungsformen
beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art
und Weise modifizierbar. Die Erfindung sei nicht auf den Einsatz
in Mobilfunkanwendungen beschränkt,
oder die Ausführung
in CMOS- und BiCMOS-Technologien. Ein Einsatz der erfindungsgemäßen Schaltungsanordnung
bietet sich vielmehr immer dann an, wenn durch Spannungsabfall unsicher
oder unzuverlässig
gewordene Signalpegel auf vordefinierte sichere Referenzwerte verriegelt
werden müssen.
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- LS
- Logikschaltung
- E
- Eingang
- A
- Ausgang
- P
- PMOS-Transistor
- N
- NMOS-Transistor
- K
- Potenzialknoten
- VDD,
VSS
- interne
Versorgungsspannung
- VBAT1,
VBAT2
- externe
Versorgungsspannung
- GND
- Masse
- R
- Widerstand
- G
- Gate
- S
- Source
- D
- Drain
- Z1
- Eingangssignal
- Z2
- Ausgangssignal
- 1
- erfindungsgemäße Schaltungsanordnung
- 2
- Überwachungsschaltung
- 3,
4
- Versorgungsspannungsanschluss
- 5
- Ausgang
- 6,
7
- Widerstand
- 8
- Logikschaltung
- 9
- Versorgungsspannungsanschluss
- 10
- Versorgungsspannungsanschluss
- 11
- Steuersignaleingang
- 12
- Ausgang
- 13
- steuerbarer
Schalter
- 14
- Widerstand
- 15
- MOS-Transistor
- 16
- Widerstand
- 17
- NMOS-Transistor
- 18
- NMOS-Transistor
- 19
- PMOS-Transistor
- 20
- Widerstand
- 21
- Potenzialknoten
- 22
- NMOS-Transistor
- 23,
24
- MOS-Steuertransistor
- 25
- Potenzialknoten
- 26
- PMOS-Transistor
- 27
- NMOS-Transistor
- 31,
41
- Versorgungsspannungsanschluss
- 101
- erfindungsgemäße Schaltungsanordnung
- 102
- Überwachungsschaltung
- 103
- Steuereingang
- 108
- Logikschaltung
- 109,
110
- Versorgungsspannungsanschluss
- 111
- Steuersignaleingang
- 112
- Ausgang
- 113
- steuerbarer
Schalter
- 114
- Widerstand
- 115
- NMOS-Transistor
- 126
- PMOS-Transistor
- 127
- NMOS-Transistor
- Z3
- Eingangssignal
- Z4
- Steuersignal
- VLOCK
- Schaltpotenzial
- PLOCK,
NLOCK
- Verriegelungssignal
- RES
- Rücksetzsignal
- INT
- Interrupt-Signal
- LC
- externes
Steuersignal
- 300
- Systemsteuerung
- 301
- Echtzeituhr
- 302
- Stromversorgungsverwaltungseinheit
- 303,
304
- Versorgungsspannungsanschluss
- 305
- Batterie
- GND
- Masse
- 306
- Batteriespannungsüberwachungseinheit
- 307
- Spannungsregeleinheit
- 308
- Pufferkondensator
- 309
- Leitung