CN100413216C - 监控电源电压的电路装置 - Google Patents

Abstract

一种电路装置，用于监控外部电源电压(VBAT1，VBAT2)并可靠地锁定以内部电源电压的电压电平(VDD，VSS)从逻辑电路(8)发射的信号(Z2)，其中所述电路装置具有：分压器(6，7)，连接在第一和第二外部电源电压(VBAT1，VBAT2)之间，并产生用于开关信号的电势电平(VLOCK)；可控开关(13)，将具有第一和第二内部电源电压(VDD，VSS)的内部电源电压与逻辑电路(8)分离，以便作为从开关信号产生的锁定信号(LOCKP)的功能，使逻辑电路无效；以及高值电阻器(14)，用于将从已无效的逻辑电路(8)中发射的信号(Z2)拉到两个内部电源电压之一(VSS)的电平。

Description

监控电源电压的电路装置

技术领域

本发明涉及一种电路装置，用于监控外部电源电压并可靠地锁定以内部第二电源电压的电平从逻辑电路发射的信号。

背景技术

大多数移动电子设备包括用于提供电流和电压的电池或可充电电池。在操作期间，当用户替换可充电电池时，该外部电源电压降低到完全放电电平，或外部电源电压甚至会完全崩溃(collapse)。

例如移动电话的电子移动设备或例如PDA(个人数字助理)的电子笔记本经常还不得不至少提供初级功能，即使当电池放电时。为此，通常提供了第二备用电池或较大缓冲电容器，这产生了在有限时间周期内的内部电源电压。这种辅助电源电压可能会下降到非常低的值，低于用于在电子设备中使用的电路的额定电源电压。

电器通常包括利用不同技术设计的大量集成电路。然后，例如利用具体的功率节约技术(例如CMOS技术)来设计必须提供初级功能的这些集成电路，以便即使当第二电源电压处于极端电平时，也能够运行例如实时时钟的功能。将这些提供了初级功能的电路设计为需要较低电压的电路。

作为可充电电池放电或去除的结果，如果外部电源电压降低，必须可靠地产生复位信号或其它控制信号，所述控制信号向低电压电路指示了在主功率源或电压源故障期间电池只应当提供初级操作。在这种情况下，对于产生复位信号的电路，重要的是在变化中产生复位信号或承载非常低电源电压的控制信号的可靠逻辑电平。

在没有特别措施的前提下，电源电压低于相应技术(例如BiCMOS)的额定值的逻辑电路中的数字信号的逻辑电平变得不可靠的。其中，这是因为当电源电压低于额定时出现的信号电平不再足以正确地驱动逻辑电路中开关晶体管的栅极。于是，输出信号在H(高)和L(低)电平之间不可靠地波动，或处于这两个电平之间的非确定电平。因此，需要特别措施以便即使在电源电压低于正常时，也能产生确定的H和L电平用于各个控制信号。

根据现有技术，已知具有上拉(pull-up)或下拉(pull-down)电阻器的电路装置用于CMOS逻辑设备。

图1示出了根据现有技术的电路。逻辑电路LS由具有输入E和输出A的反向器构成，包括其可控路径在电源电压VDD和地GND之间串联的PMOS晶体管P和NMOS晶体管N，其中在用于输入信号Z1的输入E处，MOS晶体管的栅极连接彼此相连。输出A通过MOS晶体管P、N与两个可控路径之间的节点K相连。此外，下拉电阻器R与输出A相连并当电源电压低于正常时，将在输出处产生的信号Z2拉到地GND。

逻辑电路LS和例如所述的反向器通常用作更通用逻辑电路的输出驱动器。在正常的操作期间，即，当电源电压足够时，反向输入信号Z1以形成输出信号Z2，并且在输出A处将其发射。然而，如果电源电压下降到低于额定电源电压(由例如CMOS的所使用的技术管理)，晶体管P、N不再可靠地操作，并且不再产生任何电流。在这种情况下，下拉电阻器R“获胜”并将输出A处的电势拉到L电平或地GND。可靠地保持输出控制信号Z2’的零或L电平，直到电源电压VDD完全崩溃。

图1中具有下拉电阻器的根据现有技术的电路装置的主要缺点在于，如果由输入信号Z1驱动PMOS晶体管P以便在输出A处产生H电平作为输出信号，则在正常操作期间，电流也会通过电阻器R耗散。因此，增大的功率消耗导致电池的快速放电，并由此导致具有较短操作周期的相应设备。

欧洲专利申请EP 0 999 493 A2说明了一种用于电压监控和产生复位信号的电路装置。相应的CMOS电路需要参考电压源和比较器电路。与设备中的其它集成电路相比，在具有不同技术的电路的设备中设置了电路，因此，利用能够在最低可能电源电压处操作的技术来设计电路。使用低电压电路来产生复位信号的缺点在于，利用该非常低电压技术的逻辑门也不能超出特定电源电压电平以外，于是，复位信号作为寄生漏电流的函数而波动。另一个缺点在于不能直接由电池或可充电电池电源电压向各个低电压技术供电。此外，下降到能够发射作为复位信号和锁定信号的确定H电平和L电平的电压阈值取决于比较器和参考电压源的功率消耗。

发明内容

因此，本发明的目的是提供一种当电源电压低于正常时能够监控功率源并可靠锁定信号电平的电路装置，能够可靠地产生下降到极端低残余电源电压的确定逻辑电平，节约功率并能够不费力地进行集成。

所述电路装置用于当外部电源电压电平减小时，监控电源电压并可靠地锁定以电源电压电平从逻辑电路发射的信号。

因此，提出了一种电路装置，用于监控外部电源电压并可靠地锁定以低于正常的内部电源电压的电压电平从逻辑电路发射的信号，所述电路装置具有分压器，连接在第一和第二外部电源电压之间，并产生用于开关信号的电势电平。根据本发明的电路装置还具有可控开关，将具有第一和第二内部电源电压的内部电源电压与逻辑电路分离，以便作为从开关信号产生的锁定信号的功能来使逻辑电路无效(deactivate)。此外，设置了高值电阻器，用于将从已无效的逻辑电路中发射的信号拉到两个内部电源电压之一的电平。

根据本发明的电路装置的优点在于，即使当电源电压非常低，并实际上低至外部电压源的完全崩溃，也因此导致内部电源电压的崩溃时，将从逻辑电路发射的信号设置为两个内部电源电压电平之一。因此，电路装置产生了逻辑上参考内部电源电压电平之一的可靠信号并随后分别减小了内部电源电压电平。由于设计电阻器以具有高电阻，与现有技术相比，实质上没有消耗附加功率。

有利地，设计根据本发明的电路装置中的分压器，以便当逻辑电路处理参考外部电源电压的输入信号时，在外部电源电压下降期间从逻辑电路接收到的输入信号的一个和多个电平变得不可接受之前，锁定信号使逻辑电路无效。该优点意味着在逻辑电路的输入信号(参考或参照外部电源电压)在H电平和L电平之间波动并由此由于外部电源电压过低而不再明确之前，电路装置产生已锁定信号。

根据本发明的电路装置的一个优选实施例，设置了监控电路，具有用于施加第一外部电源电压的第一电源电压连接、用于施加第二外部电源电压的第二电源电压连接和用于发射锁定信号的至少一个输出。

在这种情况下，在电源电压连接之间连接了至少两个电阻器，作为分压器，并且在电阻器之间产生锁定信号，作为能够被分接的电压电势的函数。

逻辑电路具有：第一电源电压连接和第二电源电压连接，其中将第二内部电源电压施加到第二电源电压连接；用于输入信号的控制信号输入；以及输出，用于逻辑电路从输入信号产生的信号。

在第一内部电源电压和逻辑电路的第一电源电压连接之间设置了可控开关，作为锁定信号的功能，可控开关将第一内部电源电压与逻辑电路的第一电源电压连接相连。在逻辑电路的输出和第二内部电源电压之间设置了高值电阻器。

在一个优选实施例中，内部和外部第一电源电压以及内部和外部第二电源电压分别处于相同的电压电平。在这种情况下，当电源电压崩溃时，根据本发明的电路装置保证了可靠的输出信号的自锁定。

根据本发明的电路装置的一个优选实施例，监控电路具有用于施加第一内部电源电压的第三电源电压连接，并且具有用于施加第二内部电源电压的第四电源电压连接。

此外，监控电路具有第三电阻器、具有可控路径和栅极连接的第一MOS晶体管以及具有可控路径和栅极连接的第二MOS晶体管，其中第三电阻器和两个可控路径在两个内部电源电压之间串联，且开关信号与第二MOS晶体管的栅极连接相连。

监控电路还提供了具有可控路径和栅极连接的互补MOS晶体管，并且具有第四电阻器，其中通过互补MOS晶体管的可控路径和第四电阻器在两个内部电源电压之间串联。将互补MOS晶体管的栅极连接与第三电阻器和通过第一MOS晶体管的可控路径之间的电势节点相连，并且将第一MOS晶体管的栅极连接与通过互补MOS晶体管的可控路径和第四电阻器之间相连。

根据优选的设计，监控电路具有第三MOS晶体管，包括可控路径和栅极连接，其中将通过第三MOS晶体管的可控路径与互补MOS晶体管的栅极连接和第二内部电源电压之间相连。将开关信号与第三MOS晶体管的栅极连接相连。监控电路产生能够在互补MOS晶体管的栅极连接处被分接的第一锁定信号以及能够在第一MOS晶体管的栅极连接处被分接的第二锁定信号。

优选的设计提供了两个锁定信号，因此能够在参考第一内部电源电压的电平处或参考第二内部电源电压的电平处锁定来自相连逻辑电路的输出电平。

根据本发明的电路装置的另一种有利设计，监控电路还具有第一和第二MOS控制晶体管，分别包括可控路径和栅极连接。在这种情况下，将通过第一MOS控制晶体管的可控路径与通过第一和第二MOS晶体管的可控路径之间相连，并将通过第二MOS控制晶体管的可控路径与互补MOS晶体管的栅极连接和通过第三MOS晶体管的可控路径之间相连。将外部控制信号施加到两个MOS控制晶体管的栅极连接。

该有利设计还提供了即使在额定外部电源电压处，利用外部控制信号，在两个内部电源电压电平之一的每一种情况下进行锁定。

在根据本发明的电路装置的一个优选实施例中，一个或多个可控开关具有包括可控路径和栅极连接的MOS开关晶体管，其中锁定信号与各个MOS开关晶体管的栅极连接相连。在内部电源电压之一和各个逻辑电路的电源电压连接之间设置了通过MOS开关晶体管的可控路径。

优选地，逻辑电路具有作为输出驱动器的反向器。在正常操作期间，反向器的优点在于明确了来自逻辑电路的输出电平并且能够容易地将根据本发明的高值电阻器与一个输出相连。

优选地，利用第一MOS技术来设计根据本发明的电路装置，来自逻辑电路的控制信号驱动利用第二技术设计的电路。在这种情况下，特别有利的是，能够在高于第二技术的电源电压处操作第一技术。在这种情况下，例如，在能够直接与外部或电池电源电源相连的领域中提供了根据本发明的电路装置，并向低电源电压领域中的电路提供可靠、或许锁定的控制信号。

附图说明

参考附图，本发明的其它有利改进和设计是从属权利要求和说明书的主题。

参考典型实施例和示意图，下面将更详细地说明本发明，其中：

图1示出了根据现有技术具有下拉电阻器的电路；

图2示出了根据本发明的一个优选实施例的电路装置；

图3示出了根据本发明电路装置的功能框的一个实施例的方框图；

图4示出了本发明一个应用示例的方框图；以及

图5示出了基于本发明的有利设计，根据本发明的电路装置。

具体实施方式

附图中相同或功能相同的元件使用了相同的参考符号。

说明书的背景技术中已经说明了图1。

图2示出了本发明的一个优选实施例的电路装置。

电路装置1具有监控电路2，包括用于施加第一外部电源电压VBAT1的第一电源电压连接3、用于施加第二外部电源电压VBAT2的第二电源电压连接4、在电源电压连接3和4之间串联的两个电阻器6和7、以及与两个电阻器6和7之间的电势节点25相连的输出5。在电势节点25处降低电压电势VLOCK，并且能够在输出5处分接为锁定信号LOCKP。

锁定信号通向功能框201，功能框201具有作为逻辑电路8的反向器和作为可控开关的PMOS开关晶体管15，以及与逻辑电路的输出12和第二内部电源电压VSS相连的高值电阻器14。

通过PMOS开关晶体管15的可控路径与第一内部电源电压VDD和逻辑电路的第一电源电压连接9之间相连。锁定信号LOCKP通向PMOS开关晶体管15的栅极连接。

逻辑电路8或反向器具有PMOS晶体管26和NMOS晶体管27，所述晶体管的可控路径与逻辑电路8的第一电源电压连接9和被施加了第二内部电源电压VSS的第二电源电压连接10之间相连。PMOS晶体管26和NMOS晶体管27的栅极连接彼此相连，并共同与逻辑电路8的输入11相连。向输入11提供与外部电源电压电平BAT1和BAT2相关的控制信号Z1。在这种情况下，H电平不必与第一外部电源电压相对应。其可以与外部电源电压成比例，或利用某些其它非线性关系来参照外部电源电压。能够分接已反向输入信号，作为MOS晶体管26和27的可控路径之间的输出信号Z2，并将其通向反向器8的输出12。

作为示例，下面的文本基于假设逻辑H电平对应于第一外部电源电压VBAT1，而逻辑L电平对应于第二外部电源电压VBAT2。当然，其它用于逻辑电平的参考也是可以的。对于这里不再考虑的用于较高电平电路设计的各个技术，当外部电源电压VBAT1、VBAT2处于额定值，具体地，向逻辑电路提供输入信号Z1时，作为锁定信号LOCKP的结果，PMOS开关晶体管15具有较低阻抗，并将第一电源电压VDD通向反向器8。分压器中的电阻器6、7具有电阻，以使在正常操作期间，可控开关13将内部电源电压VDD通向逻辑电路8或反向器，即，利用额定外部电源电压(具体地，向通常需要比VDD、VSS更高电压的较高电平电路部分提供电源)。

如果外部电源电压VBAT1减小，例如在电池正在放电期间，则由于锁定信号LOCKP的下降电平VLOCK，PMOS晶体管15的阻抗持续变高。在这种情况下，例如外部和内部电源电压电平相等，VBAT1＝VDD且VBAT2＝VSS，当电源电压范围减小时，面向第一电源电压VDD的MOS开关晶体管15的源极S和处于在分压器6、7两端下降的电压电势的该MOS开关晶体管的栅极G之间的电压下降。随后，当电源电压下降时，MOS开关晶体管15切断逻辑电路并对使其无效。

在该优选实施例中，以下文本基于假设VBAT1＝VDD且VBAT2＝VSS。

如果到逻辑电路8的输入信号利用H电平指示了在电源电压VDD、VSS中存在电压降，或作为结果，其中使用了根据本发明电路装置的电路或设备停止，则发送处于L电平的来自反向器或逻辑电路8的输出控制信号Z2，作为复位信号RES。

在电源电压VDD、VSS变低并因此逻辑电路8中的MOS晶体管26、27不再能够进行操作之前，通过MOS开关晶体管15的可控路径的阻抗变高，因此，通过中断电源电压来使逻辑电路8无效。进行该处理是因为MOS开关晶体管15的源极连接到电源电压电平VDD。

当已经使逻辑电路8无效时，来自逻辑电路8的输出信号Z2在输出12处，通过高值电阻器14来跟随第二电源电压电平VSS，即，L电平。因此，当电源电压VDD、VSS和电源电压范围VDD-VSS远小于用于例如CMOS的电路装置的设计使用的各个技术的额定值时，因此，这保证了将输出控制信号Z2锁定在L电平，作为复位信号RES。处于L电平处的锁定实质上可靠地出现在下至可忽略的较小电源电压范围VDD-VSS中。

在正常操作期间，即，在额定电源电压VDD、VSS处，由于能够选择电阻器14使其具有非常高的数值，只将不明显的较大电流量引入根据本发明的电路装置中。

图3示出了功能框202的电路装置，当在L电平提供对应锁定信号LOCKN时，功能框202产生被锁定在H电平的输出信号INT。功能框202执行图2所示功能框201的互补功能。

功能框202具有与图2所示反向器或逻辑电路8类似设计的反向器108。此外，功能框202具有可控开关113，可控开关113与反向器108的第二电源电压连接109相连并与第二内部电源电压VSS相连，在本示例中是地/外框(frame)。

可控开关具有NMOS晶体管115，其可控路径用作开关路径并由其与第二锁定信号LOCKN相连的栅极连接控制。

反向器具有输入111、输出112、第一电源电压连接110和第二电源电压连接109，其中通过PMOS晶体管126和NMOS晶体管127的可控路径连接在所述电源电压连接之间。MOS晶体管126、127的栅极连接与反向器108的输入相连，并由此由输入控制信号Z3控制。反向器的输出112产生输出控制信号Z4，通过“低效(weak)”，即高值上拉电阻器114，被通向第一内部电源电压VDD。

功能框202按照与功能框201类似的方式进行操作，其中不同之处在于处于H电平处的第二锁定信号LOCKN允许正常的反向器操作方法，而当处于L电平时，其使反向器或逻辑电路108无效，因此产生了通过高值电阻器114被拉到参考第一内部电源电压的H电平的输出信号INT。

图4示出了根据本发明的电路装置的一个应用示例的方框图。

因此，例如，在用于移动电话的电源管理单元302中设置了根据本发明的电路装置101(参见图5)的有利设计。例如，可以利用5伏BiMOS技术来设计电源管理单元302，并使其具有电源电压连接304，用于产生第一外部电源电压VBAT1的外部电池305的连接。这里，从该点将第二外部电源电压VBAT2与地/外框GND相连。

电源管理单元302具有电池电压监控单元306，监控充电的状态和电池的存在，并发射指示了由电池305产生的电压VBAT1是否与BiCMOS电路的额定值相对应的控制信号LC。电源管理单元302具有电压控制单元307，用于系统控制单元300中实时时钟301的电源电压。在这种情况下，利用例如1.8伏CMOS技术的低电压技术来设计系统控制单元300的实时时钟301。由电压控制单元307从电池电压VBAT1提供对应的内部电源电压VDD。

电源管理单元302向系统控制单元300提供大约1.8伏的额定内部电源电压VDD，其中，大缓冲电容器308与电源线309相连，电源线309将电源管理单元302和系统控制单元300彼此相连，并向根据本发明的电路装置的功能框102、201、202提供电压VDD。

根据本发明的有利设计，即使在去除电池305之后，缓冲电容器308也保证了到实时时钟301和电路装置101的暂时但减小的电源电压VDD。

本发明的电路装置101具有功能框102、201、202，其中功能框201和202与图2、3中的相对应，而在以下的图5中更详细地说明框102。

本发明的电路装置101具有用于控制信号LC的输入103，所述控制信号103指示了电池是否能够保证额定电源。当操作相连的电池305时，信号处于与电池电压VBAT1相对应的H电平。如果已经放电或断开电池，则电池电压监控单元306将控制信号LC设为L电平，即，设为地。

根据本发明有利设计的电路装置101向系统控制器300中的实时时钟发送作为复位信号的第一控制信号RES和同样通向实时时钟301的中断控制信号INT。

如果电池305从电源管理单元302断开，电池电压监控单元306向根据本发明的电路装置发送控制信号LC，然后，电路装置向实时时钟发送处于L电平的复位信号RES和处于H电平的中断信号INT，由此，用信号通知实时时钟应当继续执行其功能。

由于电池305不再产生任何电压或已经被断开，因此，外部电源电压下降到用于控制信号LC的参考值，而且下降到用于根据本发明电路装置101的额定内部电源电压。然而，由于设计实时时钟301用于非常低电压的领域，在这种情况下是使用1.8伏CMOS技术，因此其最初能够继续操作。然而，必须可靠地向其提供处于适当电平的复位信号RES和中断信号INT。由根据本发明的电路装置101产生各个锁定的控制信号RES、INT。

图5示出了根据本发明的电路装置102，基于在图3所示的典型实施例中使用的有利设计。

如图4所示的框102具有用于从电源管理单元302提供的外部控制信号LC的输入103、用于施加外部电池电压VBAT1的第一电源电压连接3和在这种情况下接地GND的第二电源电压连接4。向从电压控制单元307提供的受控电源电压VDD设置了第三电源电压连接31和在这种情况下连接到地/外框GND的第四电源电压连接41。功能框102还具有用于发射第一锁定信号LOCKP的输出5和用于发射第二锁定信号LOCKN的输出15。

在第一外部电源电压VDD、由电池305产生的电压VBAT1和地GND或第二电源电压连接4之间连接了电阻器6、7作为分压器，其中在两个电阻器6、7之间的电势节点125处，能够分接电压电势VLOCK。

设置了第三电阻器16、具有可控路径和栅极连接的第一MOS晶体管17、具有可控路径和栅极连接的第一控制晶体管23和具有可控路径和栅极连接的第二MOS晶体管18，其中在内部电源电压VDD和地GND之间串联了电阻器16和通过第一、第二MOS晶体管以及控制晶体管23的可控路径。

外部控制信号LC通向第一控制晶体管23的栅极连接，电势节点125处的电压电势VLOCK通向第二MOS晶体管18的栅极连接。

此外，设置了具有可控路径和栅极连接的互补MOS晶体管19和第四电阻器20，其中在用于各个内部电源电压VDD、VSS/GND的两个电源电压连接31、41之间串联了通过互补MOS晶体管19和第四电阻器20的可控路径。

互补MOS晶体管19的栅极连接与第三电阻器16和通过第一MOS晶体管17的可控路径之间的电势节点21相连。

第一MOS晶体管17的栅极连接与通过互补MOS晶体管19的可控路径和第四电阻器20之间的电势节点126相连。

设置了具有可控路径和栅极连接的第二MOS控制晶体管24和具有可控路径和栅极连接的第三MOS晶体管22，其中通过第二MOS控制晶体管24和通过第三MOS晶体管22的可控路径串联在互补MOS晶体管19的栅极连接和用于第二内部电源电压VSS或地GND的第二电源电压连接41之间。向第二MOS控制晶体管24的栅极连接提供外部控制信号LC。第三MOS晶体管22的栅极连接与两个电阻器6、7之间的电势节点相连。

在互补MOS晶体管19的栅极连接处能够分接第一锁定信号LOCKP，并且在第一MOS晶体管17的栅极连接处能够分接第二锁定信号LOCKN。

如图2所述，将作为锁定信号的第一锁定信号LOCKP通向功能框201。如图3所述，将第二锁定信号LOCKN通向功能框202。

在有利设计101的正常操作期间以及在如图4所示的应用示例中，外部控制信号LC处于H电平，因此保证了额定的电压提供。

在正常操作期间，控制晶体管23、24导通。电阻器6、7具有当电源电压额定时H电平实际在电势节点125处下降的数值，因此第二MOS晶体管18和第三MOS晶体管22的开关信号同样导通。于是，互补MOS晶体管19的栅极连接处于L电平，因此第一锁定信号LOCKP也处于L电平。然后，在该正常操作期间，第一MOS晶体管17的栅极连接处于H电平，因此第二锁定信号LOCKN也处于H电平。尽管功能框102、201、202中的元件设计用于2伏左右的额定电压，控制信号LC、Z1、Z3参考了5伏电池电压。这不会损坏元件。

当第一锁定信号处于L电平时，如图2所示并且由第一锁定信号LOCKP控制的可控开关13不会使对应逻辑电路无效。

当第二锁定信号处于H电平时，如图3所示同样再次降低的根据本发明的可控开关不会使相连的逻辑电路无效。在正常操作期间，根据本发明的电路装置102或101不会影响逻辑电路。

在根据本发明的电路装置102的第二模式中，由外部控制信号LC将锁定信号LOCKP、LOCKN变为阻塞或锁定状态。这意味着第一锁定信号LOCKP处于H电平，而第二锁定信号LOCKN处于L电平。因此，由锁定信号LOCKP、LOCKN驱动的可控开关13、113会使与其相连的各个逻辑电路8、108无效。因此，在图4所示应用示例的情况下，功能框201、202产生被锁定到第一电源电压(在如图2的第一锁定信号LOCKP和功能框201的情况下)，或第二电源电压或地(在如图3的第二锁定信号LOCKN和功能框202的情况下)的输出信号RES、INT。

因此，如果在第二操作模式中，外部控制信号LC处于逻辑L电平，两个MOS控制晶体管23、24提供了绝缘。于是，中断了流过第三电阻器16的电流，并且将互补MOS晶体管19的栅极连接拉到H电势。然后，第一锁定信号LOCKP也处于H电平。于是，中断了流过第四电阻器20的电流，第四电阻器20将第一MOS晶体管17的栅极连接拉到L电平。然后，第二锁定信号LOCKN也处于L电平。

然而，在利用需要电池电压VBAT1的技术来设计的电路中产生了信号LC、Z1、Z3，用于可靠的操作。在该示例中，是电池电压监控单元306。如果电池电压VBAT1急剧下降，则电池电压监控单元306不再能够保证明确了控制信号LC、Z1、Z3的电平。例如，如果电池电压VBAT1较低，由于在电池电压监控单元306中较差操作的逻辑电路，指示了电池状态的信号LC在2伏左右的电平处振荡，因此不正确地指示了功能框102的正常操作。根据本发明的电路装置101防止了此问题。

在第三操作状态中，外部电源电压VBAT2下降到低于对应额定电源电压。根据本发明的电路装置现在必须将来自相连逻辑电路8、108的输出信号改变为各自的安全电平，作为复位或中断信号RES、INT，其指示了作为基本功能，实时时钟301应当继续操作。这由处于L电平的复位信号RES和处于H电平的中断信号INT指示。然而，该H电平参考了内部电源电压或由缓冲电容器308产生的残余电压。

如果由于对应逻辑门设计用于更高的额定电源电压并且具有所谓的浮置栅极(floating gate)以使外部电源电压VBAT1不再足以产生参考其外部控制信号LC，则分压器6、7保证了第二和第三MOS晶体管18、24具有较高阻抗。

于是，与上述第二操作状态相同，第三电阻器16将互补MOS晶体管的栅极和第一锁定信号LOCKP拉到H电平，此外电阻器20将第一MOS晶体管17的栅极连接和第二锁定信号LOCKN拉到L电平。在这种情况下，即，当外部电源电压VBAT1正在下降时，可以将分压器中的两个电阻6、7的使用看作是特别的优势，这是由于，理论上，电阻器能够在下至0伏的电源电压范围内操作。因此，根据本发明产生的锁定信号LOCKP、LOCKN控制如图2所述的可控开关13和如图5所示的可控开关113。

因此，当电源电压不可靠或过低以使到逻辑电路8、108的例如外部控制信号LC或输入信号Z1、Z3的控制信号的逻辑电平波动或呈现中间电平值时，根据本发明的电路装置保证了产生被锁定并参考内部电源电压(可能同样下降)的明确控制信号。

由于当锁定出现时将对应电平拉到内部电源电压之一的高值电阻器的使用，根据本发明的电压设置具有非常低的损耗。

由于设置了其栅极连接由阻性分压器的电势控制的PMOS或NMOS晶体管作为可控开关，实质上可以在电源电压崩溃的点进行电路装置的操作。

尽管以上已经参考优选应用示例和参考优选实施例说明了本发明，并没有对其进行限制，而是能够按照多种方式进行修改。本发明并不局限于在移动无线电应用中使用或利用CMOS和BiCMOS技术的设计。实际上，只要必须将作为电压下降结果变得不确定或不可靠的信号电平锁定在预定安全参考电平时，就能够使用根据本发明的电路装置。

参考符号列表

LS	逻辑电路
		E	输入
A	输出
		P	PMOS晶体管
N	NMOS晶体管
		K	电势节点
VDD，VSS	内部电源电压
		VBAT1，VBAT2	外部电源电压
GND	地
		R	电阻器
G	栅极
		S	源极
D	漏极
		Z1	输入信号

Z2	输出信号
		1	根据本发明的电路装置
2	监控电路
		3，4	电源电压连接
5	输出
		6，7	电阻器
8	逻辑电路
		9	电源电压连接
10	电源电压连接
		11	控制信号输入
12	输出
		13	可控开关
14	电阻器
		15	MOS晶体管
16	电阻器
		17	NMOS晶体管
18	NMOS晶体管
		19	PMOS晶体管
20	电阻器
		21	电势节点
22	NMOS晶体管
		23，24	MOS控制晶体管
25	电势节点
		26	PMOS晶体管
27	NMOS晶体管
		31，41	电源电压连接
101	根据本发明的电路装置
		102	监控电路
103	控制输入

108	逻辑电路
		109，110	电源电压连接
111	控制信号输入
		112	输出
113	可控开关
		114	电阻器
115	NMOS晶体管

126            PMOS晶体管

127            NMOS晶体管

Z3             输入信号

Z4             控制信号

VLOCK          开关信号

PLOCK，NLOCK   锁定信号

RES            复位信号

INT            中断信号

LC             外部控制信号

300            系统控制器

301            实时时钟

302            电源管理单元

303，304       电压连接

305            电池

GND            地

306            电池电压监控单元

307            电压控制单元

308            缓冲电容器

309            线

Claims (10)

1. 一种电路装置，用于监控外部电源电压(VBAT1，VBAT2)并可靠地锁定以内部电源电压的电压电平(VDD，VSS)从逻辑电路(8)发射的信号(Z2)，所述电路装置包括：

(a)分压器(6，7)，连接在第一和第二外部电源电压(VBAT1，VBAT2)之间，并产生用于开关信号的电势电平(VLOCK)；

(b)可控开关(13)，将具有第一和第二内部电源电压(VDD，VSS)的内部电源电压与逻辑电路(8)分离，以便作为从开关信号产生的锁定信号(LOCKP)的函数，使逻辑电路无效；以及

(c)高值电阻器(14)，用于将从已无效的逻辑电路(8)中发射的信号(Z2)拉到两个内部电源电压之一(VSS)的电平。

2. 根据权利要求1所述的电路装置(1)，其特征在于

逻辑电路(8)处理参考外部电源电压的输入信号(Z1)，并设计分压器(6，7)，以便在外部电源电压(VDD，VSS)下降期间，在输入信号(Z1)的一个和多个电平变得不可接受之前，锁定信号(LOCKP)使逻辑电路(8)无效。

3. 根据权利要求1所述的电路装置(1)，其特征在于

(a)设置监控电路(2)，具有用于施加第一外部电源电压(VBAT1)的第一电源电压连接(3)、用于施加第二外部电源电压(VBAT2)的第二电源电压连接(4)和用于发射锁定信号(LOCKP)的至少一个输出(5)，其中，在电源电压连接(3，4)之间连接了至少两个电阻器(6，7)，作为分压器，并且在电阻器(6，7)之间产生锁定信号(LOCKP)，作为能够被分接的电压电势(VLOCK)的函数；

(b)逻辑电路(8)具有：电源电压连接(9)和用于施加第二内部电源电压(VSS)的第四电源电压连接(10)；用于输入信号(Z1)的控制信号输入(11)；以及输出(12)，用于逻辑电路(8)从输入信号产生的信号(Z2)；

(c)在第一内部电源电压(VDD)和逻辑电路(8)的电源电压连接(9)之间设置了可控开关(13)，作为锁定信号(LOCKP)的函数，可控开关(13)将第一内部电源电压(VDD)与逻辑电路(8)的电源电压连接(9)相连；

(d)在逻辑电路(8)的输出(12)和第二内部电源电压(VSS)之间连接了高值电阻器(14)。

4. 根据权利要求1或2所述的电路装置(101)，其特征在于

内部和外部第一电源电压(VBAT1，VDD)以及内部和外部第二电源电压(VBAT2，VSS)分别处于相同的电压电平。

5. 根据权利要求3所述的电路装置(101)，其特征在于监控电路(102)具有

(a)用于施加第一内部电源电压(VDD)的第三电源电压连接(31)，并且具有用于施加第二内部电源电压(VSS)的第四电源电压连接(41)；

(b)第三电阻器(16)、具有可控路径和栅极连接的第一MOS晶体管(17)以及具有可控路径和栅极连接的第二MOS晶体管(18)，其中第三电阻器(16)和两个可控路径在两个内部电源电压(VDD，VSS)之间串联，且开关信号(VLOCK)与第二MOS晶体管(18)的栅极连接相连；

(c)具有可控路径和栅极连接的互补MOS晶体管(19)，并且具有第四电阻器(20)，其中通过互补MOS晶体管(19)的可控路径和第四电阻器(20)在两个内部电源电压(VDD，VSS)之间串联，将互补MOS晶体管(19)的栅极连接与第三电阻器(16)和通过第一MOS晶体管(17)的可控路径之间的电势节点(21)相连，并且将第一MOS晶体管(17)的栅极连接与通过互补MOS晶体管(19)的可控路径和第四电阻器(20)之间相连；以及

(d)具有可控路径和栅极连接的第三MOS晶体管(22)，其中将通过第三MOS晶体管(22)的可控路径与互补MOS晶体管(19)的栅极连接和第二内部电源电压(VSS)之间相连，并将开关信号(VLOCK)与第三MOS晶体管(22)的栅极连接相连；其中

(e)能够在互补MOS晶体管(19)的栅极连接处分接第一锁定信号(LOCKP)以及能够在第一MOS晶体管(17)的栅极连接处分接第二锁定信号(LOCKN)。

6. 根据权利要求5所述的电路装置(101)，其特征在于

监控电路(2)具有第一和第二MOS控制晶体管(23，24)，分别包括可控路径和栅极连接，其中，将通过第一MOS控制晶体管(23)的可控路径与通过第一和第MOS晶体管(17，18)的可控路径之间相连，并将通过第二MOS控制晶体管(24)的可控路径与互补MOS晶体管(19)的栅极连接和通过第三MOS晶体管(22)的可控路径之间相连，并且将外部控制信号(LC)施加到两个MOS控制晶体管(23，24)的栅极连接。

7. 根据权利要求1、2、3、5或6所述的电路装置(1，101)，其特征在于

可控开关(13，113)具有包括可控路径和栅极连接的MOS开关晶体管(15，115)，其中锁定信号(LOCKP，LOCKN)与MOS开关晶体管(15，115)的栅极连接相连，在内部电源电压(VDD，VSS)之一和逻辑电路(8，108)的电源电压连接(9，109)之间连接了通过MOS开关晶体管(15，115)的可控路径。

8. 根据权利要求1、2、3、5或6所述的电路装置(1，101)，其特征在于

逻辑电路(8)具有作为输出驱动器的反向器。

9. 根据权利要求1、2、3、5或6所述的电路装置(1，101)，其特征在于还包括：

利用第一MOS技术来设计电路装置(101)，来自逻辑电路(8，108)的控制信号(RES，INT)驱动利用第二技术设计的电路(300，301)。

10. 根据权利要求1、2、3、5或6所述的电路装置(1，101)，其特征在于还包括：

第一技术设计的电路装置比第二技术设计的电路装置在更高的电源电压处操作。

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