CN217656612U - 一种规避POL芯片powergood钳位电压的信号检测电路 - Google Patents
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Abstract
本实用新型涉及一种规避POL芯片powergood钳位电压的信号检测电路。本实用新型包括至少一POL芯片，其中，所述POL芯片的使能引脚电连接控制单元的一使能控制引脚；控制单元的使能控制引脚连接驱动电路，所述驱动电路连接开关元件的驱动引脚，开关元件连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片的powergood引脚，使能控制引脚控制POL芯片使能的同时通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片非使能的同时，通过驱动电路控制开关元件断开。在POL芯片使能时，上拉电源才接通，powergood引脚有供电，POL芯片未使能时，上拉电源不接通，powergood引脚无供电，从而避免钳位电压的误触发。
Description
技术领域
本实用新型涉及POL芯片外围电路领域，尤其涉及一种规避POL芯片powergood钳位电压的信号检测电路。
背景技术
POL(Point of load)芯片，指服务器中的单相buck电源芯片，内部集成了buck电路的控制器、上下管以及上下管驱动电路。POL芯片需要外部提供一个enable使能信号才能工作，当POL芯片工作正常输出电压在正常范围内时，会输出一个powergood信号，CPLD等逻辑器件通过控制enable信号，接收powergood信号来控制上下电过程。
服务器常用POL供电方案，如图1所示，POL芯片由VIN供电，通过内部的上下MOS管输出PWM波，PWM波经过L1和C2滤波，输出负载所需的电压值。其中，CPLD通过控制enable信号来控制POL芯片的输出。POL芯片内部有一个OD门电路做成的powergood信号输出，外部需要接一个上拉电阻R2。当POL芯片正常输出时，OD门不动作，powergood信号由外部P3V3_STBY上拉置高。当POL芯片输出异常时，POL芯片内部的OD门拉低，powergood信号置低，CPLD检测到powergood信号的状态，进行相应的判断。
然而，一些厂商在POL芯片上做了变更。如图2所示，在enable信号为低时，powergood信号上会有一个台阶电压，开始enable后，台阶电压拉低到0V，POL芯片电压输出达到预设值后，输出高电平的powergood信号，该台阶电压有可能导致控制单元误识别为高电平，导致控制单元误触发上电控制过程。
实用新型内容
为了解决上述技术问题或者至少部分地解决上述技术问题，本实用新型提供一种规避POL芯片powergood钳位电压的信号检测电路。
本实用新型提供一种规避POL芯片powergood钳位电压的信号检测电路，包括：至少一POL芯片，其中，所述POL芯片的使能引脚电连接控制单元的一使能控制引脚；
控制单元的使能控制引脚连接驱动电路，所述驱动电路连接开关元件的驱动引脚，开关元件连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片的powergood引脚，使能控制引脚控制POL芯片使能的同时，通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片解除使能的同时，通过驱动电路控制开关元件断开。
更进一步地，所述驱动电路包括电阻R3，电阻R3一端连接上拉电源，电阻R3另一端连接场效应管Q2的漏极，场效应管Q2的源极接地，场效应管Q2的栅极连接控制单元的使能控制引脚，场效应管Q2的漏极连接开关元件的驱动引脚，所述开关元件采用场效应管Q1，场效应管Q1的漏极连接上拉电源，场效应管Q1的源极连接上拉电阻R2。
更进一步地，对于高电平使能的POL芯片，所述场效应管Q1采用P沟道型场效应管且所述场效应管Q2采用N沟道型场效应管或所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为P沟道型场效应管。
更进一步地，对于低电平使能的POL芯片，所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为N沟道型场效应管或所述场效应管Q1为P沟道型场效应管且所述场效应管Q2为P沟道型场效应管。
更进一步地，控制单元的使能控制引脚与地之间设置并联的电容C1和电阻R1。
更进一步地，所述控制单元的使能控制引脚连接电阻R4的一端，电阻R4的另一端连接驱动电路和POL芯片的使能引脚，电阻R4并联放电电路，放电电路包括串接的电阻R5和二极管D1,二极管D1的N极指向控制单元。
更进一步地，所述控制单元包括但不限于CPLD、BMC、FPGA。
本实用新型实施例提供的上述技术方案与现有技术相比具有如下优点：
本实用新型的控制单元的使能控制引脚连接驱动电路，所述驱动电路连接开关元件的驱动引脚，开关元件连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片的powergood引脚，使能控制引脚控制POL芯片使能的同时，通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片接触使能的同时，通过驱动电路控制开关元件断开。在POL芯片使能时，上拉电源才接通，powergood引脚有供电，POL芯片未使能时，上拉电源不接通，powergood引脚无供电，从而避免钳位电压的误触发。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有POL芯片powergood信号检测电路的示意图；
图2为powergood具有钳位电压的POL芯片使能时的电压特性示意图；
图3为本实用新型实施例提供的一种规避POL芯片powergood钳位电压的信号检测电路的示意图；
图4为本实用新型实施例提供的针对高电平使能POL芯片的一种规避POL芯片powergood钳位电压的信号检测电路的示意图；
图5为本实用新型实施例提供的针对高电平使能POL芯片的另一种规避POL芯片powergood钳位电压的信号检测电路的示意图；
图6为本实用新型实施例提供的针对低电平使能POL芯片的一种规避POL芯片powergood钳位电压的信号检测电路的示意图；
图7为本实用新型实施例提供的针对低电平使能POL芯片的另一种规避POL芯片powergood钳位电压的信号检测电路的示意图。
图中标号及含义如下：
1、POL芯片，2、控制单元，3、驱动电路，4、开关元件。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
参阅图2所示，在enable信号为低时，一些POL芯片的powergood信号上会有一个高于0V的台阶电压，POL芯片开始enable到一定程度后，台阶电压拉低到0V，POL芯片电压输出达到预设值后，输出高电平的powergood信号。在enable信号为低时，该台阶电压有可能导致控制单元误识别为高电平，导致控制单元误触发上电控制过程。
参阅图3所示，本实用新型实施例提供一种规避POL芯片powergood钳位电压的信号检测电路，包括：至少一POL芯片1，其中，所述POL芯片1的使能引脚电连接控制单元2的一使能控制引脚；所述控制单元2的使能控制引脚连接驱动电路3，所述驱动电路3连接开关元件4的驱动引脚，所述开关元件4连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片1的powergood引脚，使能控制引脚控制POL芯片使能的同时，通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片非使能的同时，通过驱动电路控制开关元件断开。所述控制单元包括但不限于CPLD、BMC、FPGA。
具体实施过程中，参阅图4-7所示，所述驱动电路包括电阻R3，所述电阻R3的一端连接上拉电源，所述电阻R3另一端连接场效应管Q2的漏极，所述场效应管Q2的源极接地，所述场效应管Q2的栅极连接控制单元2的使能控制引脚，所述场效应管Q2的漏极连接开关元件的驱动引脚。具体实施过程中，所述开关元件采用场效应管Q1，场效应管Q1的漏极连接上拉电源，所述场效应管Q1的源极连接上拉电阻R2。过程中场效应管Q1的导通过程需要一定的时间，能够有效地使上拉电源拖延到使能电压达到将台阶电压拉低为0V程度之后才连通。
对于高电平使能的POL芯片，所述场效应管Q1和所述场效应管Q2采用不同沟道类型的场效应管，即：参阅图4所示，所述场效应管Q1采用P沟道型场效应管且所述场效应管Q2采用N沟道型场效应管。或参阅图5所示，所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为P沟道型场效应管。
对于低电平使能的POL芯片，所述场效应管Q1和所述场效应管Q2采用相同沟道类型的场效应管，即：参阅图6所示，所述场效应管Q1为P沟道型场效应管且所述场效应管Q2为P沟道型场效应管。或参阅图7所示，所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为N沟道型场效应管。
具体实施过程中，控制单元2的使能控制引脚与地之间设置并联的电容C1和电阻R1。
所述控制单元的使能控制引脚连接电阻R4的一端，电阻R4的另一端连接驱动电路和POL芯片的使能引脚，电阻R4并联放电电路，放电电路包括串接的电阻R5和二极管D1,二极管D1的N极指向控制单元。
本实用新型的控制单元的使能控制引脚连接驱动电路，所述驱动电路连接开关元件的驱动引脚，开关元件连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片的powergood引脚，使能控制引脚控制POL芯片使能的同时，通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片接触使能的同时，通过驱动电路控制开关元件断开。在POL芯片使能时，上拉电源才接通，powergood引脚有供电，POL芯片未使能时，上拉电源不接通，powergood引脚无供电，从而避免钳位电压的误触发。
在本实用新型所提供的实施例中，应该理解到，所揭露的结构，可以通过其它的方式实现。例如，以上所描述的结构实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，结构或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本实用新型各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述仅是本实用新型的具体实施方式，使本领域技术人员能够理解或实现本实用新型。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种规避POL芯片powergood钳位电压的信号检测电路，其特征在于，包括：至少一POL芯片(1)，其中，所述POL芯片(1)的使能引脚电连接控制单元(2)的一使能控制引脚；
控制单元(2)的使能控制引脚连接驱动电路(3)，所述驱动电路(3)连接开关元件(4)的驱动引脚，开关元件(4)连接于上拉电源和上拉电阻R2之间，非连接开关元件的上拉电阻R2一端连接POL芯片(1)的powergood引脚，使能控制引脚控制POL芯片使能的同时，通过驱动电路控制开关元件导通，使能控制引脚控制POL芯片解除使能的同时，通过驱动电路控制开关元件断开。
2.根据权利要求1所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，所述驱动电路(3)包括电阻R3，电阻R3一端连接上拉电源，电阻R3另一端连接场效应管Q2的漏极，场效应管Q2的源极接地，场效应管Q2的栅极连接控制单元的使能控制引脚，场效应管Q2的漏极连接开关元件的驱动引脚，所述开关元件采用场效应管Q1，场效应管Q1的漏极连接上拉电源，场效应管Q1的源极连接上拉电阻R2。
3.根据权利要求2所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，对于高电平使能的POL芯片，所述场效应管Q1采用P沟道型场效应管且所述场效应管Q2采用N沟道型场效应管或所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为P沟道型场效应管。
4.根据权利要求2所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，对于低电平使能的POL芯片，所述场效应管Q1为N沟道型场效应管且所述场效应管Q2为N沟道型场效应管或所述场效应管Q1为P沟道型场效应管且所述场效应管Q2为P沟道型场效应管。
5.根据权利要求1所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，所述控制单元(2)的使能控制引脚与地之间设置并联的电容C1和电阻R1。
6.根据权利要求1所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，所述控制单元(2)的使能控制引脚连接电阻R4的一端，电阻R4的另一端连接驱动电路和POL芯片的使能引脚，电阻R4并联放电电路，放电电路包括串接的电阻R5和二极管D1,二极管D1的N极指向控制单元。
7.根据权利要求1所述的规避POL芯片powergood钳位电压的信号检测电路，其特征在于，所述控制单元包括但不限于CPLD、BMC、FPGA。
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