TW202316428A - 透過訊號線連接至外部裝置的設備 - Google Patents

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Abstract

提供一種用於儲存針對非對稱晶粒上端接（ODT）的參數代碼的設備、記憶體裝置及方法。設備透過訊號線連接至外部裝置，且包括：晶粒上端接（ODT）電路，被設定成處於第一ODT狀態；多個訊號接腳，各所述多個訊號接腳連接至訊號線；以及ODT控制電路，所述ODT控制電路被配置成：辨識外部裝置的第二ODT狀態是否與第一ODT狀態對應，以及基於設備是其中第一ODT狀態與第二ODT狀態不同的非對稱ODT，向外部裝置提供非對稱ODT參數代碼，且在未經由訊號線發射訊號時對ODT電路進行去能。

Description

透過信號線連接至外部裝置的設備
與示例性實施例一致的方法、設備及系統是有關於儲存針對非對稱晶粒上端接（on-die-termination，ODT）的參數代碼。 [相關申請案的交叉參考]
本申請案是基於在2021年3月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0042234號及在2021年6月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0076234號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體裝置可包括以高速度進行操作的輸入/輸出（input/output，I/O）介面，例如包括發射器及接收器的串列介面。串列介面可經由一條線一個接一個地依序發射多個位元。為了防止所發射訊號的失真且提供訊號完整性，I/O介面中可包括ODT電路。當訊號自發射器發射至接收器時，接收器的ODT電路可在訊號線上提供端接電阻。
當自發射器輸出的訊號自半電源電壓位準擺動至全電源電壓位準（例如，自VDDQ/2至VDDQ）時，接收器的ODT電路可提供端接電阻作為連接至電源電壓VDDQ的上拉電路的電阻值。作為另外一種選擇，當自發射器輸出的訊號自接地電壓位準半擺動至半電源電壓位準（例如，自地至VDDQ/2）時，接收器的ODT電路可提供端接電阻作為連接至接地電壓VSSQ的下拉電路的電阻值。亦即，接收器的ODT電路可因應於發射器的輸出訊號位準而被對稱地配置成連接至相同的電壓（例如，電源電壓VDDQ或接地電壓VSSQ）。
然而，接收器可對非對稱ODT電路進行配置，在所述非對稱ODT電路中，ODT電路根據接收器的操作效能而針對發射器的輸出訊號連接至不同的電壓。在此種情形中，考慮到功耗，發射器/接收器需要對非對稱ODT進行控制。
本發明概念提供一種用於儲存針對非對稱晶粒上端接（ODT）的參數代碼的設備、一種記憶體裝置及其操作方法。
根據示例性實施例的態樣，一種透過訊號線連接至外部裝置的設備包括：晶粒上端接（ODT）電路，被設定成處於第一ODT狀態；多個訊號接腳，各所述多個訊號接腳連接至所述訊號線；以及ODT控制電路，所述ODT控制電路被配置成：辨識所述外部裝置的第二ODT狀態是否與所述第一ODT對應，以及基於所述設備是其中所述第一ODT狀態與所述第二ODT狀態不同的非對稱ODT，向所述外部裝置提供非對稱ODT參數代碼，且在未經由所述訊號線發射訊號時對所述ODT電路進行去能。
根據示例性實施例的態樣，一種設備包括：多個訊號接腳，其中所述設備經由連接至所述多個訊號接腳之中的訊號接腳的訊號線連接至外部裝置；晶粒上端接（ODT）電路，連接至所述訊號線，所述ODT電路被設定成第一ODT狀態；模式暫存器，被配置成儲存與所述ODT電路的第一操作條件對應的第一參數代碼及與所述ODT電路的第二操作條件對應的第二參數代碼；以及控制電路，被配置成在其中所述外部裝置的第二ODT狀態與所述第一ODT態對應的對稱ODT中使用所述第一參數代碼將所述ODT電路設定成所述第一操作條件，且在其中所述外部裝置的所述第二ODT狀態與所述第一ODT狀態不同的非對稱ODT中使用所述第二參數代碼將所述ODT電路設定成所述第二操作條件。
根據示例性實施例的態樣，提供一種對設備的當前操作條件進行設定的方法。所述方法包括：在模式暫存器中儲存與針對操作參數的第一操作條件對應的第一參數代碼作為預設操作條件；使用與針對操作參數的第二操作條件對應的第二參數代碼對模式暫存器進行更新；使用第一參數代碼將當前操作條件設定成第一操作條件；以及使用第二參數代碼將當前操作條件設定成第二操作條件。操作參數是有關於設備的晶粒上端接（ODT）電路。當ODT電路被設定成第一ODT狀態且連接至與ODT電路連接的訊號線的外部裝置被設定成第二ODT狀態時，在其中第二ODT狀態與第一ODT狀態對應的對稱ODT中提供第一參數代碼，且在其中第二ODT狀態與第一ODT狀態不同的非對稱ODT中提供第二參數代碼。
根據示例性實施例的態樣，提供一種用於對晶粒上端接（ODT）狀態進行檢查的設備。所述設備包括：第一裝置，包括第一控制器及連接至第一接腳且被設定成第一ODT狀態的第一ODT電路；以及第二裝置，包括第二控制器及連接至第二接腳且被設定成第二ODT狀態的第二ODT電路，其中第二接腳經由訊號線連接至第一接腳。第一控制器被配置成在設備是其中第一ODT狀態與第二ODT狀態不同的非對稱ODT且未經由訊號線發射訊號時對第一ODT電路進行去能，且第二控制器被配置成在設備是非對稱ODT且未經由訊號線發射訊號時對第二ODT電路進行去能。
圖1是示出根據示例性實施例的包括晶粒上端接（ODT）電路的設備100的方塊圖。
參照圖1，設備100可包括第一裝置110及第二裝置120。設備100可被實施成包括於個人電腦（personal computer，PC）或行動電子裝置中。行動電子裝置可被實施成膝上型電腦、行動電話、智慧型電話、平板PC、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位相機、數位視訊相機、可攜式多媒體播放器（portable multimedia player，PMP）、個人導航裝置或可攜式導航裝置（portable navigation device，PND）、手持遊戲主控台、行動網際網路裝置（mobile Internet device，MID）、可穿戴電腦、物聯網（Internet of Things，IoT）裝置、萬物互聯（Internet of Everything，IoE）裝置或無人機。
第一裝置110可被實施成積體電路（integrated circuit，IC）、系統晶片（system on a chip，SoC）、應用處理器（application processor，AP）、行動AP、晶片組或一組晶片。作為實例，第一裝置110可為實行記憶體控制功能的半導體裝置，且第一裝置110可為包括於AP中的組件。AP可包括記憶體控制器、隨機存取記憶體（random access memory，RAM）、中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）及/或數據機。
第二裝置120可被實施成揮發性記憶體裝置。揮發性記憶體裝置可被實施成隨機存取記憶體（RAM）、動態RAM（dynamic RAM，DRAM）或靜態RAM（static RAM，SRAM），但並不限於此。舉例而言，第二裝置120可包括雙倍資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory，DDR SDRAM）、低功率雙倍資料速率（low power double data rate，LPDDR）、SDRAM、圖形雙倍資料速率（graphic double data rate，GDDR）、SDRAM、蘭巴斯動態隨機存取記憶體（Rambus dynamic random access memory，RDRAM）等。作為另外一種選擇，第二裝置120可被實施成高頻寬記憶體（high bandwidth memory，HBM）。
第二裝置120可被實施成非揮發性記憶體裝置。舉例而言，第二裝置120可被實施成電阻式記憶體，例如相變RAM（phase change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、電阻式RAM（resistive RAM，RRAM）等。
訊號可經由訊號線130在第一裝置110與第二裝置120之間傳輸。為了圖式的簡潔，儘管示出訊號在第一裝置110與第二裝置120之間經由一條訊號線傳輸，但訊號實際上可經由多條訊號線或匯流排傳輸。第一裝置110與第二裝置120之間的訊號線130可經由連接件進行連接。連接件可被實施成接腳、球、訊號線或其他硬體組件。
經由訊號線130傳輸的訊號可包括例如時脈訊號CK、命令訊號CMD及/或位址訊號ADDR，且可經由所述多條訊號線130傳輸。命令訊號CMD及位址訊號ADDR可被稱為命令/位址CA訊號。第二裝置120可自第一裝置110接收時脈訊號CK、命令訊號CMD及/或位址訊號ADDR，且產生與所接收的時脈訊號CK、命令訊號CMD及/或位址訊號ADDR的功能對應的內部訊號。第二裝置120可實行記憶操作，例如選擇與記憶胞元對應的列及行，將資料寫入至記憶胞元中，或者根據內部訊號讀取所寫入的資料。在圖8中，在第一裝置110與第二裝置120之間發射/接收的寫入資料及讀取資料將被闡述為資料訊號DQ。
第一裝置110可因應於來自主機HOST的寫入/讀取請求而控制第二裝置120讀取儲存於第二裝置120中的資料或將資料寫入第二裝置120。第一裝置110可向第二裝置120提供時脈訊號CK、命令訊號CMD及/或位址訊號ADDR，藉此對第二裝置120上的資料寫入及/或讀取操作進行控制。當第二裝置120使用時脈訊號CK自第一裝置110接收寫入資料時，時脈訊號CK可被稱為寫入時脈訊號。
第一裝置110可對訊號線130的端接狀態進行檢查。第一裝置110可包括用於對訊號線130的端接狀態進行檢查的ODT控制電路112及連接至訊號線130的ODT電路114。ODT控制電路112可向第二裝置120請求訊號線130的ODT資訊，且自第二裝置120接收訊號線130的ODT資訊。ODT控制電路112可對所接收的ODT資訊中包括的第二裝置120的ODT狀態以及在第一裝置110的ODT電路114中實施的第一裝置110的ODT狀態進行檢查。
舉例而言，ODT控制電路112可檢查第一裝置110的ODT狀態與第二裝置120的ODT狀態是相同抑或不同。ODT控制電路112可檢查第一裝置110的ODT狀態與第二裝置120的ODT狀態是否以上拉電路的電阻值或下拉電路的電阻值相等地端接。作為另外一種選擇，ODT控制電路112可檢查第一裝置110的ODT狀態是否以上拉電路的電阻值端接且第二裝置120的ODT狀態是否以下拉電路的電阻值端接，或者第一裝置110的ODT狀態是否以下拉電路的電阻值端接且第二裝置120的ODT狀態是否以上拉電路的電阻值端接，使得第一裝置110的ODT狀態與第二裝置120的ODT狀態彼此不同。
當ODT控制電路112確定出第一裝置110的ODT狀態與第二裝置120的ODT狀態彼此不同時，第一裝置110可向第二裝置120提供非對稱端接參數代碼。可經由訊號線130將非對稱端接參數代碼發射至第二裝置120。ODT控制電路112可基於第一裝置110的ODT狀態與第二裝置120的ODT狀態彼此不同而產生第一ODT控制訊號C1，且將第一ODT控制訊號C1提供至ODT電路114。ODT電路114可根據第一ODT控制訊號C1實行ODT賦能或去能操作。
第二裝置120可包括模式暫存器組121（下文中被稱為「MRS」）、控制電路122及ODT電路124。可對MRS 121進行程式化以對第二裝置120的操作參數、選項、各種功能、特性及模式進行設定。MRS 121可包括暫存器，所述暫存器儲存針對用於對第二裝置120的操作條件進行設定的各種操作及控制參數的參數代碼。當自第一裝置110發出MRS命令時，MRS 121可儲存包括被提供至命令/位址訊號線的適當位元值的參數代碼。MRS 121可儲存經由命令/位址訊號線自第一裝置110發射的非對稱端接參數代碼。稍後將參照圖14闡述非對稱端接參數代碼。
控制電路122可經由訊號線130接收時脈訊號CK且對第二裝置120的操作時序進行控制。可基於除了時脈訊號CK之外被提供至第二裝置120的訊號（例如，選通訊號）而提供第二裝置120的操作時序。控制電路122可接收經由訊號線130接收的命令訊號CMD且因應於命令訊號CMD而產生用於在第二裝置120中實行各種記憶操作的控制訊號。控制電路122可基於由MRS 121儲存的非對稱端接參數代碼而產生第二ODT控制訊號C2且將第二ODT控制訊號C2提供至ODT電路124。ODT電路124可根據第二ODT控制訊號C2而實行ODT賦能或去能操作。
圖2及圖3是概念性地示出圖1所示ODT電路114a及124a的圖。在下文中，附於參考編號的下標（例如，114a中的a及114b中的b）用於區分具有相似功能的多個電路。舉例而言，ODT電路114、ODT電路114a及ODT電路114b具有相似功能。
參照圖2，第一裝置110的發射器（transmitter，TX）212與第二裝置120的接收器（receiver，RX）222可經由訊號線130連接至彼此。第一裝置110可包括連接至訊號線130的ODT電路114a，且ODT電路114a可被配置成連接至電源電壓（VDDQ）線的上拉電路。ODT電路114a可包括連接於電源電壓VDDQ線與訊號線130之間的上拉電阻器RU以及與上拉電阻器RU對應地佈置的上拉開關SU。上拉開關SU可根據第一ODT控制訊號C1a而接通或關斷。第一ODT控制訊號C1a可由ODT控制電路112產生。當藉由第一ODT控制訊號C1a將上拉開關SU接通時，ODT電路114a可被ODT賦能。當將上拉開關SU關斷時，ODT電路114a可被ODT去能。
第二裝置120可包括連接至訊號線130的ODT電路124a，且ODT電路124a可被配置成連接至接地電壓VSSQ線的下拉電路。ODT電路124a可包括連接於訊號線130與接地電壓VSSQ線之間的下拉電阻器RD及與下拉電阻器RD對應地佈置的下拉開關SD。下拉開關SD可根據第二ODT控制訊號C2a而接通或關斷。第二ODT控制訊號C2a可由控制電路122產生。當藉由第二ODT控制訊號C2a將下拉開關SD接通時，ODT電路124a可被ODT賦能。當將下拉開關SD關斷時，ODT電路124a可被ODT去能。
第一裝置110的ODT電路114a被配置成連接至電源電壓VDDQ的上拉電路，而第二裝置120的ODT電路124a被配置成連接至接地電壓VSSQ線的下拉電路，且因此第一裝置110可經由ODT狀態檢查操作確認出訊號線130處於非對稱ODT狀態。
圖2示出以下狀態：在所述狀態下，當未經由訊號線130發射訊號時，將上拉開關SU及下拉開關SD關斷，使得第一裝置110的ODT電路114a及第二裝置120的ODT電路124a被去能。據以，在訊號非發射期間，訊號線130可維持高阻抗狀態。
參照圖3，當經由訊號線130將訊號自第一裝置110發射至第二裝置120時，將第二裝置120的下拉開關SD接通，使得ODT電路124a可被ODT賦能。ODT電路124a的下拉電阻器RD可用作訊號線130的端接電阻器。此時，第一裝置110的ODT電路114a將被ODT去能。
圖4是示出圖1所示設備100的操作的圖。
參照圖1至圖4，設備100可在實行初始化操作（S400）之後實行正常操作（S402）。可在設備100通電時實行初始化操作（S400）。在初始化操作（S400）中，可根據在第一裝置110與第二裝置120之間確定的方法來實行初始設定操作。在初始化操作（S400）中，可在MRS 121中對第二裝置120的預設操作參數代碼進行設定。
在初始化操作（S400）中，可將指示第二裝置120的頻率、時序、驅動、詳細操作參數等的代碼設定成使得第一裝置110可與第二裝置120一起正常地進行操作。舉例而言，當第二裝置120是記憶體裝置時，第一裝置110可實行與第二裝置120的記憶體核心相關聯的記憶體核心參數訓練及/或除了記憶體核心之外的周邊電路上的周邊電路參數訓練。第一裝置110可確定關於第二裝置120的記憶體核心參數及/或周邊電路參數的最佳參數代碼。
可將在初始化操作（S400）中確定的最佳參數代碼提供至第二裝置120且儲存於MRS 121中。第二裝置120可根據儲存於MRS 121中的參數代碼實行正常操作（S402）。當在第一裝置110的控制下對第二裝置120實行資料寫入及/或讀取操作時，可實行正常操作（S402）以根據儲存於第二裝置120的MRS 121中的參數代碼進行操作。
在初始化操作（S400）期間，第一裝置110可自第二裝置120請求訊號線130及/或資料線830（圖8）的端接資訊（S410）。舉例而言，第二裝置120的連接至訊號線130及/或資料線830的ODT電路124a及124c（圖8）可被配置成連接至接地電壓VSSQ線的下拉電路。第二裝置120可向第一裝置110提供訊號線130及/或資料線830的下拉端接資訊。
第一裝置110可自第二裝置120接收訊號線130及/或資料線830的下拉端接資訊（S420）。舉例而言，第一裝置110的連接至訊號線130及/或資料線830的ODT電路114a可被配置成連接至電源電壓VDDQ的上拉電路。第一裝置110可確認出第一裝置110的ODT電路114a與第二裝置120的ODT電路124a處於其中ODT電路114a與ODT電路124a連接至不同的電壓的非對稱ODT狀態。
第一裝置110可向第二裝置120發送非對稱ODT參數代碼（S430）。舉例而言，ODT控制電路112可控制將非對稱ODT參數代碼發送至第二裝置120。第二裝置120可接收非對稱ODT參數代碼且將非對稱ODT參數代碼儲存於MRS 121中（S440）。舉例而言，控制電路122可接收非對稱ODT參數代碼且控制將非對稱ODT參數代碼儲存於MRS 121中。
在初始化操作（S400）之後，為了在正常操作（S402）期間在第一裝置110與第二裝置120之間實行資料寫入及/或讀取操作，可經由訊號線130及/或資料線830發射時脈訊號CK、命令/位址訊號CA及/或資料訊號DQ。當在正常操作（S402）期間未經由訊號線130及/或資料線830發射時脈訊號CK、命令/位址訊號CA及/或資料訊號DQ（S450）時，第一裝置110可使用第一ODT控制訊號C1a對ODT電路114a進行去能（S451），且第二裝置120可使用第二ODT控制訊號C2a對ODT電路124a進行去能（S452）。
圖5是示出圖2所示ODT電路114a及124a的電路圖。
參照圖2及圖5，第一裝置110的發射器212可包括連接至訊號線130的上拉電路212U及下拉電路212D。上拉電路212U可包括連接至電源電壓線VDDQ及訊號線130且並聯佈置的多個PMOS電晶體P1至Pn。PMOS電晶體P1至Pn中的每一者可根據與其對應的上拉驅動代碼PU[n:1]而接通或關斷。將與上拉驅動代碼PU[n:1]的位元值「0」對應的PMOS電晶體P1至Pn接通，使得可以邏輯高位準驅動訊號線130。隨著PMOS電晶體P1至Pn的附加電晶體被接通，可增加上拉電路212U的驅動能力。
下拉電路212D可包括連接於訊號線130與接地電壓VSSQ線之間且並聯佈置的多個NMOS電晶體N1至Nn。NMOS電晶體N1至Nn中的每一者可根據與其對應的下拉驅動代碼PD[n:1]而接通或關斷。將與下拉驅動代碼PD[n:1]的位元值「1」對應的NMOS電晶體N1至Nn接通，使得可以邏輯低位準驅動訊號線130。隨著NMOS電晶體N1至Nn的附加電晶體被接通，可增加下拉電路212D的驅動能力。
第一裝置110的發射器212可基於上拉驅動代碼（PU[n:1]）及下拉驅動代碼（PD[n:1]）經由訊號線130發射訊號。圖5示出上拉電路212U包括PMOS電晶體且下拉電路212D包括NMOS電晶體，但示例性實施例並不限於此。作為實例，上拉電路212U及下拉電路212D中的每一者可包括NMOS電晶體或PMOS電晶體。作為另一實例，上拉電路212U及下拉電路212D中的每一者可包括NMOS電晶體及PMOS電晶體二者。
第二裝置120可接收經由訊號線130發射的訊號。當接收器222接收訊號時，第二裝置120的ODT電路124a可經由訊號線130提供端接電阻。ODT電路124a可包括連接於訊號線130與接地電壓線VSSQ之間且並聯佈置的多個NMOS電晶體ON1至ONn。NMOS電晶體ON1至ONn中的每一者可根據與其對應的n個位元的第二ODT控制訊號C2a[n:1]而接通或關斷。第二ODT控制訊號C2a[n:1]可由控制電路122產生。可提供根據NMOS電晶體ON1至ONn中的每一者的接通/關斷狀態的電阻值作為訊號線130的端接電阻。
當發射器212未經由訊號線130發射訊號時，不提供上拉驅動代碼PU[n:1]及下拉驅動代碼PD[n:1]。就此而言，上拉電路212U可作為訊號線130的ODT電路114a進行操作。在訊號非發射期間，上拉電路212U的PMOS電晶體P1至Pn中的所有者可根據n個位元的第一ODT控制訊號C1a[n:1]而關斷。第一ODT控制訊號C1a[n:1]可由ODT控制電路112產生。據以，可對第一裝置110的ODT電路114a進行去能。另外，第二裝置120的ODT電路124a的NMOS電晶體ON1至ONn中的所有者可根據n個位元的第二ODT控制訊號C2a[n:1]而關斷。據以，可對第二裝置120的ODT電路124a進行去能。在訊號非發射期間，第一裝置110的ODT電路114a及第二裝置120的ODT電路124a被去能，且因此，訊號線130可維持高阻抗狀態。
圖6是概念性地示出圖1所示ODT電路114b及124b的圖，且圖7A及圖7B是示出圖6所示ODT電路114b及124b的電路圖。
參照圖6，第一裝置110的發射器612與第二裝置120的接收器622可經由訊號線130連接至彼此。第一裝置110可包括連接至訊號線130的ODT電路114b，且ODT電路114b可被配置成連接至接地電壓VSSQ線的下拉電路。ODT電路114b可包括連接於接地電壓VSSQ線與訊號線130之間的下拉電阻器RD以及與下拉電阻器RD對應地設置的下拉開關SD。下拉開關SD可根據第一ODT控制訊號C1b而接通或關斷。第一ODT控制訊號C1b可由ODT控制電路112產生。當藉由第一ODT控制訊號C1b將下拉開關SD接通時，ODT電路114b可被ODT賦能。當將下拉開關SD關斷時，ODT電路114b可被ODT去能。
第二裝置120可包括連接至訊號線130的ODT電路124b，且ODT電路124b可被配置成連接至電源電壓線VDDQ的上拉電路。ODT電路124b可包括連接於電源電壓VDDQ線與訊號線130之間的上拉電阻器RU以及與上拉電阻器RU對應地設置的上拉開關SU。上拉開關SU可根據第二ODT控制訊號C2b而接通或關斷。第二ODT控制訊號C2b可由控制電路122產生。當藉由第二ODT控制訊號C2b將上拉開關SU接通時，ODT電路124b可被ODT賦能。當將上拉開關SU關斷時，ODT電路124b可被ODT去能。
第一裝置110的ODT電路114b被配置成連接至接地電壓VSSQ的下拉電路，而第二裝置120的ODT電路124b被配置成上拉電路，且因此第一裝置110可經由ODT狀態檢查操作確認出訊號線130處於非對稱ODT狀態。
圖6示出以下狀態：在所述狀態下，當未經由訊號線130發射訊號時，將下拉開關SD及上拉開關SU關斷，使得第一裝置110的ODT電路114b及第二裝置120的ODT電路124b被去能。據以，在訊號非發射期間，訊號線130可維持高阻抗狀態。
參照圖6及圖7A，第一裝置110的發射器612可包括連接至訊號線130的上拉電路612U及下拉電路612D。上拉電路612U可包括連接至電源電壓線VDDQ及訊號線130且並聯佈置的所述多個PMOS電晶體P1至Pn。PMOS電晶體P1至Pn中的每一者可根據與其對應的上拉驅動代碼PU[n:1]而接通或關斷。
下拉電路612D可包括連接於訊號線130與接地電壓VSSQ線之間且並聯佈置的多個NMOS電晶體N1至Nn。NMOS電晶體N1至Nn中的每一者可根據與其對應的下拉驅動代碼PD[n:1]而接通或關斷。將與下拉驅動代碼PD[n:1]的位元值「1」對應的NMOS電晶體N1至Nn接通，使得可以邏輯低位準驅動訊號線130。
第一裝置110的發射器612可基於上拉驅動代碼（PU[n:1]）及下拉驅動代碼（PD[n:1]）經由訊號線130發射訊號。第二裝置120可接收經由訊號線130發射的訊號。當第二裝置120的接收器622接收訊號時，第二裝置120的ODT電路124b可經由訊號線130提供端接電阻。ODT電路124b可包括連接於電源電壓線VDDQ與訊號線130之間且並聯佈置的多個PMOS電晶體OP1至OPn。PMOS電晶體OP1至OPn中的每一者可根據與其對應的n個位元的第二ODT控制訊號C2b[n:1]而接通或關斷。第二ODT控制訊號C2b[n:1]可由控制電路122產生。可提供根據PMOS電晶體OP1至OPn中的每一者的接通/關斷狀態的電阻值作為訊號線130的端接電阻。
當發射器612未經由訊號線130發射訊號時，不提供上拉驅動代碼PU[n:1]及下拉驅動代碼PD[n:1]。在此種情形中，下拉電路612D可作為訊號線130的ODT電路114b進行操作。在訊號非發射期間，下拉電路612U的NMOS電晶體N1至Nn中的所有者可根據n個位元的第一ODT控制訊號C1b[n:1]而關斷。第一ODT控制訊號C1b[n:1]可由ODT控制電路112產生。據以，可對第一裝置110的ODT電路114b進行去能。另外，第二裝置120的ODT電路124b的PMOS電晶體OP1至OPn中的所有者可根據n個位元的第二ODT控制訊號C2b[n:1]而關斷。據以，可對第二裝置120的ODT電路124b進行去能。在訊號非發射期間，對第一裝置110的ODT電路114b及第二裝置120的ODT電路124b被去能，且因此，訊號線130可維持高阻抗狀態。
圖7B與圖7A的不同之處在於，第二裝置120包括連接於電源電壓VDDQ線與訊號線130之間且並聯佈置的所述多個NMOS電晶體ON1至ONn。在下文中，將省略針對第一裝置110的與圖7A的說明冗餘的說明。
當第二裝置120的接收器622經由訊號線130接收訊號時，第二ODT電路124b的NMOS電晶體ON1至ONn中的每一者可根據與其對應的n個位元的第二ODT控制訊號C2b[n:1]而接通或關斷。可經由訊號線130提供根據NMOS電晶體ON1至ONn的接通/關斷狀態的端接電阻值。
當未經由訊號線130發射訊號時，第二ODT電路124b的NMOS電晶體ON1至ONn中的所有者可根據n個位元的第二ODT控制訊號C2b[n:1]而關斷，且可對第二ODT電路124b進行去能。另外，作為第一裝置110的ODT電路114b進行操作的下拉電路612U的NMOS電晶體N1至Nn中的所有者亦可根據n個位元的第一ODT控制訊號C1b[n:1]而關斷，且可對ODT電路114b進行去能。在非發射期間，第一裝置110的ODT電路114b及第二裝置120的ODT電路124b被去能，且因此，訊號線130可維持高阻抗狀態。
圖8是概念性地示出圖1所示ODT電路114c及124c的圖，且圖9A及圖9B是示出圖8所示ODT電路114c及124c的電路圖。
參照圖8，第一裝置110與第二裝置120可經由發射資料訊號DQ的資料線830連接至彼此。第一裝置110可經由第一接腳810發射/接收資料訊號DQ，且第二裝置120可經由第二接腳820發射/接收資料訊號DQ。舉例而言，可經由多條資料訊號線發射資料訊號DQ。在此種情形中，第一接腳810及第二接腳820可包括與所述多條資料訊號線對應的多個接腳。
第一裝置110可包括自第二裝置120接收資料訊號DQ的接收器812以及經由第一接腳810向第二裝置120發射資料訊號DQ的發射器814。接收器812可用作第一裝置110的資料輸入緩衝器，且發射器814可用作第一裝置110的資料輸出緩衝器。
第一裝置110可包括連接至第一接腳810及資料線830的ODT電路114c，且ODT電路114c可被配置成連接至電源電壓VDDQ線的上拉電路。ODT電路114c可包括連接於電源電壓VDDQ線與資料線830之間的上拉電阻器RU以及與上拉電阻器RU對應地設置的上拉開關SU。上拉開關SU可根據第一ODT控制訊號C1c而接通或關斷。第一ODT控制訊號C1c可由ODT控制電路112產生。當藉由第一ODT控制訊號C1c將上拉開關SU接通時，ODT電路114c可被ODT賦能，且當將上拉開關SU關斷時，ODT電路114c可被ODT去能。
第二裝置120可包括自第一裝置110接收資料訊號DQ的接收器822以及經由第二接腳820向第一裝置110發射資料訊號DQ的發射器824。接收器822可用作第二裝置120的資料輸入緩衝器，且發射器824可用作第二裝置120的資料輸出緩衝器。
第二裝置120可包括連接至第二接腳820及資料線830的ODT電路124c，且ODT電路124c可被配置成連接至接地電壓VSSQ線的下拉電路。ODT電路124c可包括連接於資料線830與接地電壓VSSQ線之間的下拉電阻器RD以及與下拉電阻器RD對應地設置的下拉開關SD。下拉開關SD可根據第二ODT控制訊號C2c而接通或關斷。第二ODT控制訊號C2c可由控制電路122產生。當藉由第二ODT控制訊號C2c將下拉開關SD接通時，ODT電路124c可被ODT賦能，且當將下拉開關SD關斷時，ODT電路124c可被ODT去能。
第一裝置110的ODT電路114c被配置成連接至電源電壓VDDQ的上拉電路，而第二裝置120的ODT電路124c被配置成下拉電路，且因此第一裝置110可經由參照圖4闡述的ODT狀態檢查操作確認出資料線830處於非對稱ODT狀態。
圖8示出以下狀態：在所述狀態下，當資料訊號DQ未被發射至資料線830時，將上拉開關SU及下拉開關SD關斷，使得第一裝置110的ODT電路114c及第二裝置120的ODT電路124c被去能。據以，在資料非發射期間，資料線830可維持高阻抗狀態。
參照圖8及圖9A，第一裝置110的發射器814可包括連接至第一接腳810及資料線830的上拉電路814U及下拉電路814D。上拉電路814U可包括連接至電源電壓線VDDQ及資料線830且並聯佈置的所述多個PMOS電晶體P1至Pn。PMOS電晶體P1至Pn中的每一者可根據與其對應的第一上拉驅動代碼PU1[n:1]而接通或關斷。將與第一上拉驅動代碼PU1[n:1]的位元值「0」對應的PMOS電晶體P1至Pn接通，使得可以邏輯高位準驅動資料線830。隨著PMOS電晶體P1至Pn的附加電晶體被接通，可增加上拉電路814U的驅動能力。
下拉電路814D可包括連接於資料線830與接地電壓VSSQ線之間且並聯佈置的所述多個NMOS電晶體N1至Nn。NMOS電晶體N1至Nn中的每一者可根據與其對應的第一下拉驅動代碼PD1[n:1]而接通或關斷。將與第一下拉驅動代碼PD1[n:1]的位元值「1」對應的NMOS電晶體N1至Nn接通，使得可以邏輯低位準驅動資料線830。隨著NMOS電晶體N1至Nn的附加電晶體被接通，可增加下拉電路814D的驅動能力。
第一裝置110的發射器814可基於第一上拉驅動代碼PU1[n:1]及第一下拉驅動代碼PD1[n:1]經由資料線830發射資料訊號DQ。圖9A示出上拉電路814U包括PMOS電晶體且下拉電路814D包括NMOS電晶體，但示例性實施例並不限於此。作為實例，上拉電路814U及下拉電路814D中的每一者可包括NMOS電晶體或PMOS電晶體。作為另一實例，上拉電路814U及下拉電路814D中的每一者可包括NMOS電晶體及PMOS電晶體二者。
第一裝置110可透過第一接腳810接收經由資料線830發射的資料訊號DQ。此時，不提供第一上拉驅動代碼PU1[n:1]及第一下拉驅動代碼PD1[n:1]。當第一裝置110的接收器812接收資料訊號DQ時，第一裝置110的發射器814可經由資料線830提供端接電阻。發射器814的上拉電路814U可作為資料線830的ODT電路114c進行操作。上拉電路814U的PMOS電晶體P1至Pn中的每一者可根據與其對應的n個位元的第一ODT控制訊號C1c[n:1]而接通或關斷。第一ODT控制訊號C1c[n:1]可由ODT控制電路112產生。可經由資料線830提供根據PMOS電晶體P1至Pn的接通/關斷狀態的端接電阻值。
第二裝置120的發射器824可包括耦合至資料線830及第二接腳820的上拉電路824U及下拉電路824D。上拉電路824U可包括連接至電源電壓VDDQ線及資料線830且並聯佈置的多個PMOS電晶體UP1至UPn。PMOS電晶體UP1至UPn中的每一者可根據與其對應的第二上拉驅動代碼PU2[n:1]而接通或關斷。將與第二上拉驅動代碼PU2[n:1]的位元值「0」對應的PMOS電晶體UP1至UPn接通，使得可以邏輯高位準驅動資料線830。隨著PMOS電晶體UP1至UPn的附加電晶體被接通，可增加上拉電路824U的驅動能力。
下拉電路824D可包括連接於資料線830與接地電壓VSSQ線之間且並聯佈置的多個NMOS電晶體DN1至DNn。NMOS電晶體DN1至DNn中的每一者可根據與其對應的第二下拉驅動代碼PD2[n:1]而接通或關斷。將與第二下拉驅動代碼PD2[n:1]的位元值「1」對應的NMOS電晶體DN1至DNn接通，使得可以邏輯低位準驅動資料線830。隨著NMOS電晶體DN1至DNn的附加電晶體被接通，可增加下拉電路824D的驅動能力。
第二裝置120的發射器824可基於第二上拉驅動代碼PU2[n:1]及第二下拉驅動代碼PD2[n:1]經由資料線830發射資料訊號DQ。圖9A示出上拉電路824U包括PMOS電晶體且下拉電路824D包括NMOS電晶體，但示例性實施例並不限於此。作為實例，上拉電路824U及下拉電路824D中的每一者可包括NMOS電晶體或PMOS電晶體。作為另一實例，上拉電路824U及下拉電路824D中的每一者可包括NMOS電晶體及PMOS電晶體二者。
第二裝置120可經由第二接腳820接收經由資料線830發射的資料訊號DQ。此時，不提供第二上拉驅動代碼PU2[n:1]及第二下拉驅動代碼PD2[n:1]。當第二裝置120的接收器822接收資料訊號DQ時，第二裝置120的發射器824可經由資料線830提供端接電阻。發射器824的下拉電路824D可作為資料線830的ODT電路124c進行操作。下拉電路824D的NMOS電晶體DN1至DNn中的每一者可根據與其對應的n個位元的第二ODT控制訊號C2c[n:1]而接通或關斷。第二ODT控制訊號C2c[n:1]可由控制電路122產生。可經由資料線830提供根據NMOS電晶體DN1至DNn的接通/關斷狀態的端接電阻。
當資料訊號DQ未被發射至資料線830時，第一裝置110的上拉電路814U的PMOS電晶體P1至Pn中的所有者可根據n個位元的第一ODT控制訊號C1c[n:1]而關斷。據以，可對第一裝置110的ODT電路114c進行去能。另外，第二裝置120的ODT電路124c的下拉電路824D的NMOS電晶體DN1至DNn中的所有者亦可根據n個位元的第二ODT控制訊號C2c[n:1]而關斷。據以，可對第二裝置120的ODT電路124c進行去能。在非發射期間，第一裝置110的ODT電路114c及第二裝置120的ODT電路124c被去能，且因此，資料線830可維持高阻抗狀態。
圖8及圖9B與圖9A的不同之處在於，第二裝置120的上拉電路824U包括連接至電源電壓VDDQ線及資料線830且並聯佈置的所述多個NMOS電晶體UN1至UNn。在下文中，將省略針對第一裝置110及第二裝置120的與圖9A的說明冗餘的說明。
當未經由資料線830發射資料訊號DQ時，作為第一裝置110的ODT電路114c進行操作的上拉電路814U的PMOS電晶體P1至Pn中的所有者可根據n個位元的第一ODT控制訊號C1c[n:1]而關斷，且可對第一ODT電路114c進行去能。作為第二裝置120的ODT電路124c進行操作的上拉電路824U的NMOS電晶體UN1至UNn中的所有者亦可根據n個位元的第二ODT控制訊號C2c[n:1]而關斷，且可對ODT電路124c進行去能。據以，在資料非發射期間，第一裝置110的ODT電路114c及第二裝置120的ODT電路124c被去能，且因此，資料線830可維持高阻抗狀態。
圖10及圖11是示出與圖8所示ODT電路114c及124c相關聯的第二裝置120的操作的圖。圖10示出第二裝置120上的讀取操作，且圖11示出第二裝置120上的寫入操作。應注意，圖10及圖11中所示的時序圖中的水平軸線及垂直軸線分別表示時間及電壓位準，且不一定以恆定的比率示出。
參照圖1、圖8及圖10，在時間T1處，第一裝置110可發出用於第二裝置120上的讀取操作的讀取命令RD且經由訊號線130（圖1）將讀取命令RD提供至第二裝置120。第二裝置120可接收讀取命令RD，且控制電路122可根據讀取命令RD產生用於在第二裝置120中實行各種記憶操作的控制訊號。此時，第一裝置110的ODT電路114c及第二裝置120的ODT電路124c處於去能狀態。據以，可將第一裝置110的第一接腳810及第二裝置120的第二接腳820設定成高阻抗狀態Hi-Z。在根據讀取命令RD將資料訊號DQ發射至資料線830之前，第一接腳810與第二接腳820之間的資料線830可維持處於高阻抗狀態Hi-Z。
在時間T2處，第一裝置110可根據來自第二裝置120的讀取命令RD而對ODT電路114c進行賦能以接收資料訊號DQ。據以，可將第一裝置110的第一接腳810自高阻抗狀態Hi-Z改變成例如電源電壓VDDQ位準，且ODT電路114c可提供端接電阻。
自時間T3至時間T4，在根據讀取命令RD將資料訊號DQ輸出至第二接腳820之前，第二裝置120可預先驅動例如，在與讀取前導長度對應的週期期間具有邏輯低位準的資料訊號DQ。
自時間T4至時間T6，第二裝置120可根據讀取命令RD經由第二接腳820及資料線830發射資料訊號DQ。在時間T5處，第一裝置110可透過第一接腳810接收第二裝置120的經由資料線830發射的資料訊號DQ。
在時間T6處，第二裝置120可根據讀取命令RD完成資料訊號DQ的發射。可藉由對第二裝置120的ODT電路124c進行去能而將第二接腳820改變成高阻抗狀態Hi-Z。
在時間T7處，第一裝置110可根據來自第二裝置120的讀取命令RD完成資料訊號DQ的接收且可對ODT電路114c進行去能。可將第一裝置110的第一接腳810改變成高阻抗狀態Hi-Z。當根據讀取命令RD進行的資料訊號DQ的發射完成時，第一接腳810與第二接腳820之間的資料線830可維持高阻抗狀態Hi-Z。
參照圖1、圖8及圖11，在時間Ta處，第一裝置110可發出用於第二裝置120上的寫入操作的寫入命令WR且經由訊號線130（圖1）向第二裝置120提供寫入命令WR。第二裝置120可接收寫入命令WR，且控制電路122可根據寫入命令WR產生用於在第二裝置120中實行各種記憶操作的控制訊號。此時，第一裝置110的ODT電路114c及第二裝置120的ODT電路124c處於去能狀態。據以，可將第一裝置110的第一接腳810及第二裝置120的第二接腳820設定成高阻抗狀態Hi-Z。在根據寫入命令WR將資料訊號DQ發射至資料線830之前，第一接腳810與第二接腳820之間的資料線830可維持處於高阻抗狀態Hi-Z。
在時間Tb處，第二裝置120可根據來自第一裝置110的寫入命令WR而對ODT電路124c進行賦能以接收資料訊號DQ。據以，可將第二裝置120的第二接腳820自高阻抗狀態Hi-Z改變成例如接地電壓VSSQ位準，且ODT電路124c可提供端接電阻。
在時間Tc處，第一裝置110可根據寫入命令WR將資料訊號DQ發射至第一接腳810及資料線830。在時間Td處，第二裝置120可透過第二接腳820接收第一裝置110的經由資料線830發射的資料訊號DQ。
在時間Te處，第一裝置110可根據寫入命令WR完成資料訊號DQ的發射。可藉由對第一裝置110的ODT電路114c進行去能而將第一接腳810改變成高阻抗狀態Hi-Z。
在時間Tf處，第二裝置120可根據來自第一裝置110的寫入命令WR完成資料訊號DQ的接收且可對ODT電路124c進行去能。可將第二裝置120的第二接腳820改變成高阻抗狀態Hi-Z。當根據寫入命令WR進行的資料訊號DQ的發射完成時，第一接腳810與第二接腳820之間的資料線830可維持高阻抗狀態Hi-Z。
圖12是概念性地示出圖1所示ODT電路114d及124d的圖，且圖13是示出圖12所示ODT電路114d及124d的電路圖。圖12與圖8的不同之處在於，第一裝置110的ODT電路114d被配置成連接至接地電壓VSSQ線的下拉電路且第二裝置120的ODT電路124d被配置成連接至電源電壓VDDQ線的上拉電路。在下文中，將省略針對第一裝置110及第二裝置120的與圖8及圖9A的說明冗餘的說明。
參照圖12，第一裝置110的ODT電路114d可包括連接於資料線830與接地電壓VSSQ線之間的下拉電阻器RD以及與下拉電阻器RD對應地設置的下拉開關SD。下拉開關SD可根據第一ODT控制訊號C1d而接通或關斷。第一ODT控制訊號C1d可由ODT控制電路112產生。當藉由第一ODT控制訊號C1d將下拉開關SD接通時，ODT電路114d可被ODT賦能，且當將下拉開關SD關斷時，ODT電路114d可被ODT去能。
第二裝置120的ODT電路124d可包括連接於電源電壓VDDQ線與資料線830之間的上拉電阻器RU以及與上拉電阻器RU對應地設置的上拉開關SU。上拉開關SU可根據第二ODT控制訊號C2d而接通或關斷。第二ODT控制訊號C2d可由控制電路122產生。當藉由第二ODT控制訊號C2d將上拉開關SU接通時，ODT電路124d可被ODT賦能。當將上拉開關SU關斷時，ODT電路124d可被ODT去能。
第一裝置110的ODT電路114d被配置成連接至接地電壓VSSQ線的下拉電路，而第二裝置120的ODT電路124d被配置成連接至電源電壓VDDQ的上拉電路，且因此第一裝置110可經由參照圖4闡述的ODT狀態檢查操作確認出資料線830處於非對稱ODT狀態。
圖12示出以下狀態：在所述狀態下，當未經由資料線830發射資料訊號DQ時，將上拉開關SU及下拉開關SD關斷，使得第一裝置110的ODT電路114d及第二裝置120的ODT電路124d被去能。據以，在資料非發射期間，資料線830可維持高阻抗狀態。
參照圖12及圖13，第一裝置110的發射器814可基於第一上拉驅動代碼PU1[n:1]及第二下拉驅動代碼PD1[n:1]產生資料訊號DQ，且經由資料線830將資料訊號DQ發射至第二裝置120。第二裝置120的接收器822可經由第二接腳820接收資料訊號DQ。當第二裝置120的接收器822接收資料訊號DQ時，第二裝置120的發射器824可經由資料線830提供端接電阻。發射器824的上拉電路824U可作為資料線830的ODT電路124d進行操作。上拉電路824U的PMOS電晶體UP1至UPn中的每一者可根據與其對應的n個位元的第二ODT控制訊號C2d[n:1]而接通或關斷。第二ODT控制訊號C2d[n:1]可由控制電路122產生。可經由資料線830提供根據PMOS電晶體UP1至UPn的接通/關斷狀態的端接電阻值。
第二裝置120的發射器824可基於第二上拉驅動代碼PU2[n:1]及第二下拉驅動代碼PD2[n:1]產生資料訊號DQ，且經由資料線830將資料訊號DQ發射至第一裝置110。第一裝置110的接收器812可經由第一接腳810接收資料訊號DQ。當第一裝置110的接收器812接收資料訊號DQ時，第一裝置110的發射器814可經由資料線830提供端接電阻。發射器814的下拉電路814D可作為資料線830的ODT電路114d進行操作。下拉電路814D的NMOS電晶體N1至Nn中的每一者可根據與其對應的n個位元的第一ODT控制訊號C1d[n:1]而接通或關斷。第一ODT控制訊號C1d[n:1]可由ODT控制電路112產生。可經由資料線830提供根據NMOS電晶體N1至Nn的接通/關斷狀態的端接電阻值。
當未經由第一裝置110與第二裝置120之間的資料線830發射資料訊號DQ時，第一裝置110的發射器814的NMOS電晶體N1至Nn中的所有者可根據n個位元的第一ODT控制訊號C1d[n:1]而關斷。據以，可對第一裝置110的ODT電路114d進行去能。另外，第二裝置120的發射器824的上拉電路824U的PMOS電晶體UP1至UPn中的所有者亦可根據n個位元的第二ODT控制訊號C2d[n:1]而關斷。據以，亦可對第二裝置120的ODT電路124d進行去能。在資料非發射期間，第一裝置110的ODT電路114d及第二裝置120的ODT電路124d被去能，且因此，資料線830可維持高阻抗狀態。
圖14是示出根據示例性實施例的MRS 121的一部分的圖。
參照圖1、圖8及圖14，MRS 121可包括第一模式暫存器1410及第二模式暫存器1420。第一模式暫存器1410及第二模式暫存器1420可由相應的模式暫存器位址來辨識。第一模式暫存器1410可由第一模式暫存器位址MR1來辨識，且第二模式暫存器1420可由第二模式暫存器位址MR2來辨識。第一模式暫存器1410及第二模式暫存器1420中的每一者可儲存ODT參數代碼。
第一模式暫存器1410可基於OP0暫存器的設定而儲存針對訊號（例如，時脈訊號CK或時脈訊號WCK或命令/位址訊號CA）的ODT參數代碼。第一模式暫存器1410可藉由OP0暫存器的設定而指示訊號是處於對稱ODT狀態抑或非對稱ODT狀態。
第二模式暫存器1420可基於OP1暫存器的設定而儲存針對資料訊號DQ的ODT參數代碼。第二模式暫存器1420可藉由OP1暫存器的設定而指示資料訊號DQ是處於對稱ODT狀態抑或非對稱ODT狀態。
圖15是概念性地示出圖1所示第一ODT電路至第四ODT電路114e、114f、124e及124f的圖，且圖16是示出圖15所示第一ODT電路至第四ODT電路114e、114f、124e及124f的電路圖。圖15與圖8的不同之處在於，第一裝置110包括連接至電源電壓VDDQ的第一ODT電路114e及連接至接地電壓線VSSQ的第二ODT電路114f，且第二裝置120包括連接至電源電壓VDDQ的第三ODT電路124e及連接至接地電壓VSSQ線的第四ODT電路124f。
參照圖15，第一裝置110的第一ODT電路114e及第二ODT電路114f可選擇性地使用連接至電源電壓VDDQ的上拉電路及連接至接地電壓VSSQ線的下拉電路。第二裝置120的第三ODT電路124e及第四ODT電路124f可選擇性地使用連接至電源電壓VDDQ的上拉電路及連接至接地電壓VSSQ線的下拉電路。
當在圖14所示MRS 121中設定的針對資料訊號DQ的ODT參數代碼處於預設對稱ODT狀態時，第一裝置110的第一ODT電路114e與第二裝置120的第二ODT電路124e可被選擇並端接於相同的電壓，例如電源電壓VDDQ。作為另外一種選擇，第一裝置110的第二ODT電路114f與第二裝置120的第四ODT電路124f可被選擇並端接於相同的電壓，例如接地電壓VSSQ。
當在圖14所示MRS 121中設定的針對資料訊號DQ的ODT參數代碼處於非對稱ODT狀態時，第一裝置110的第一ODT電路114e與第二裝置120的第四ODT電路124f可被選擇並端接於不同的電壓。作為另外一種選擇，第一裝置110的第二ODT電路114f與第二裝置120的第三ODT電路124e可被選擇並端接於不同的電壓。
參照圖15及圖16，第一裝置110的發射器1514可基於第一上拉驅動代碼PU1[n:1]及第一下拉驅動代碼PD1[n:1] ]產生資料訊號DQ，且經由資料線830將資料訊號DQ發射至第二裝置120。第二裝置120的接收器1522可經由第二接腳820接收資料訊號DQ。當第二裝置120的接收器1522接收資料訊號DQ時，第二裝置120的發射器1524可經由資料線830提供端接電阻。
在第二裝置120的發射器1524中，上拉電路1524U可作為第二裝置120的第三ODT電路124e進行操作。上拉電路1524U的PMOS電晶體UP1至UPn中的每一者可根據與其對應的n個位元的ODT控制訊號C2e[n:1]而接通或關斷。第二ODT控制訊號C2e[n:1]可由控制電路122產生。可經由訊號線130提供根據PMOS電晶體UP1至UPn的接通/關斷狀態的端接電阻值。下拉電路1524D可作為第二裝置120的第四ODT電路124f進行操作。下拉電路1524D的NMOS電晶體DN1至DNn中的每一者可根據與其對應的n個位元ODT控制訊號C2f[n:1]而接通或關斷。第二ODT控制訊號C2f[n:1]可由控制電路122產生。可經由訊號線130提供根據NMOS電晶體DN1至DNn的接通/關斷狀態的端接電阻值。
第二裝置120的發射器1524可基於第二上拉驅動代碼PU2[n:1]及第二下拉驅動代碼PD2[n:1]產生資料訊號DQ，且經由資料線830將資料訊號DQ發射至第一裝置110。第一裝置110的接收器1512可經由第一接腳810接收資料訊號DQ。當第一裝置110的接收器1512接收資料訊號DQ時，第一裝置110的發射器1514可經由資料線830提供端接電阻。
在第一裝置110的發射器1514中，上拉電路1514U可作為第一裝置110的第一ODT電路114e進行操作。上拉電路1521U的PMOS電晶體P1至Pn中的每一者可根據與其對應的n個位元的ODT控制訊號C1e[n:1]而接通或關斷。ODT控制訊號C1e[n:1]可由ODT控制電路112產生。可經由訊號線130提供根據PMOS電晶體P1至Pn的接通/關斷狀態的端接電阻值。下拉電路1514D可作為第一裝置110的第二ODT電路114f進行操作。下拉電路1514D的NMOS電晶體N1至Nn中的每一者可根據與其對應的n個位元ODT控制訊號C1f[n:1]而接通或關斷。ODT控制訊號C1f[n:1]可由ODT控制電路112產生。可經由訊號線130提供根據NMOS電晶體N1至Nn的接通/關斷狀態的端接電阻值。
圖17是示出根據示例性實施例的應用非對稱ODT電路的系統1000的方塊圖。
參照圖17，系統1000可包括相機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a及1500b、快閃記憶體1600a及1600b、I/O裝置1700a及1700b以及應用處理器1800（下文中被稱為「AP」）。系統1000可被實施成膝上型電腦、行動電話、智慧型電話、平板個人電腦（PC）、可穿戴裝置、健康照護裝置或物聯網（IoT）裝置。另外，系統1000可被實施成伺服器或個人電腦。
相機1100可根據使用者的控制拍攝靜態影像或移動影像且可儲存所拍攝影像/移動影像的資料或將資料發射至顯示器1200。音訊處理器1300可對快閃記憶體裝置1600a及1600b或網路的內容中所包含的音訊資料進行處理。數據機1400可對用於發射/接收有線/無線資料的訊號進行調變及發射，且接收側可將訊號解調並重構成原始訊號。I/O裝置1700a及1700b可包括提供數位輸入功能及/或數位輸出功能的裝置，例如通用串列匯流排（universal serial bus，USB）或儲存器、數位相機、安全數位（secure digital，SD）卡、數位多功能碟（digital versatile disc，DVD）、網路配接器及觸控螢幕等。
AP 1800可控制系統1000的總體操作。AP 1800可控制顯示器1200，以顯示儲存於快閃記憶體裝置1600a及1600b中的內容的一部分。當經由I/O裝置1700a及1700b接收到使用者輸入時，AP 1800可實行與所述使用者輸入對應的控制操作。AP 1800可包括加速器區塊，所述加速器區塊是人工智慧（artificial intelligence，AI）資料操作的專用電路；或可包括與AP 1800分離的加速器晶片1820。可另外地向加速器區塊或加速器晶片1820安裝DRAM 1500b。加速器是專業地實行AP 1800的特定功能的功能區塊。加速器可包括：GPU，作為專業地實行圖形資料處理的功能區塊；神經處理單元（neural processing unit，NPU），作為專業地實行AI計算及推斷的區塊；以及資料處理單元（data processing unit，DPU），作為專業地實行資料傳送的區塊。
系統1000可包括所述多個DRAM 1500a及1500b。AP 1800可藉由以下方式實行通訊：經由對符合電子裝置工程聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準的命令及MRS進行設定而控制DRAM 1500a及1500b；或者對DRAM介面協定進行設定，以使用公司特有功能，例如低電壓/高速度/可靠性及循環冗餘檢查（cyclic redundancy check，CRC）/錯誤更正碼（error correction code，ECC）功能。舉例而言，AP 1800可經由符合JEDEC標準（例如低功率雙倍資料速率4（Low Power Double Data Rate 4，LPDDR4）及LPDDR5）的介面與DRAM 1500a進行通訊，且加速器區塊或加速器晶片1820可藉由對新的DRAM介面協定進行設定而實行通訊，以控制DRAM 1500b使加速器具有較DRAM 1500a的頻寬大的頻寬。
儘管圖17中示出DRAM 1500a及1500b，但示例性實施例並不僅限於此，且若滿足AP 1800或加速器晶片1820的頻寬、因應速度及電壓條件，則可使用任何記憶體，例如PRAM、SRAM、MRAM、RRAM、鐵電隨機存取記憶體（Ferroelectric Random Access Memory，FRAM）或混合RAM。DRAM 1500a及1500b具有較I/O裝置1700a及1700b或快閃記憶體1600a及1600b的延時及頻寬相對小的延時及頻寬。DRAM 1500a及1500b可在系統1000通電時被初始化，加載有操作系統及應用資料，且可用作操作系統及應用資料的臨時存儲位置或可用作各種軟體代碼的執行空間。
在DRAM 1500a及1500b中，可實行加法/減法/乘法/除法運算、向量運算、位址運算或快速傅立葉變換（fast Fourier transform，FFT）運算。另外，在DRAM 1500a及1500b中，可實行用於推斷的功能。此處，可使用人工神經網路在深度學習演算法中實行推斷。深度學習演算法可包括藉由各種資料對模型進行訓練的訓練操作及使用訓練後的模型對資料進行辨別的推斷操作。作為實例，可對使用者經由相機1100俘獲的影像進行訊號處理並將影像儲存於DRAM 1500b中，且加速器區塊或加速器晶片1820可實行對儲存於DRAM 1500b中的資料及使用推斷中所使用的功能的資料進行辨別的AI資料運算。
系統1000可包括多個儲存器或所述多個快閃記憶體1600a及1600b，所述多個儲存器或所述多個快閃記憶體1600a及1600b具有較DRAM 1500a及1500b的容量大的容量。加速器區塊或加速器晶片1820可使用快閃記憶體裝置1600a及1600b實行訓練步驟及AI資料運算。在示例性實施例中，快閃記憶體1600a及1600b可使用包括於記憶體控制器1610中的操作裝置來更高效地實行由AP 1800及/或加速器晶片1820實行的訓練操作及推斷AI資料操作。快閃記憶體1600a及1600b可儲存經由相機1100所拍的圖像或經由資料網路傳輸的資料。舉例而言，快閃記憶體1600a及1600b可儲存擴增實境/虛擬實境內容、高清晰度（high definition，HD）內容或超高清晰度（ultra high definition，UHD）內容。
系統1000可經由串列介面發射或接收訊號，用於組件之間的高速操作。系統1000中所包括的相機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a及1500b、快閃記憶體1600a及1600b、I/O裝置1700a及1700b、及/或AP 1800可包括參照圖1至圖16闡述的非對稱ODT電路。
儘管已具體示出及闡述了示例性實施例，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
100:設備 110:第一裝置 112:ODT控制電路 114、114a、114b、114c、114d、124、124a、124b、124c、124d:ODT電路 114e:第一ODT電路 114f:第二ODT電路 120:第二裝置 121:模式暫存器組（MRS） 122:控制電路 124e:第三ODT電路 124f:第四ODT電路 130:訊號線 212、612、814、824、1514、1524:發射器（TX） 212D、612D、814D、824D、1514D、1524D:下拉電路 212U、612U、814U、824U、1514U、1524U:上拉電路 222、622、812、822、1512、1522:接收器（RX） 810:第一接腳 820:第二接腳 830:資料線 1000:系統 1100:相機 1200:顯示器 1300:音訊處理器 1400:數據機 1410:第一模式暫存器 1420:第二模式暫存器 1500a、1500b:DRAM 1600a、1600b:快閃記憶體/快閃記憶體裝置 1610:記憶體控制器 1620:快閃記憶體 1700a、1700b:I/O裝置 1800:應用處理器（AP） 1810:控制器 1820:加速器晶片 1830:介面 ADDR:位址訊號 C1、C1a、C1a[n:1]、C1b、C1b[n:1]、C1c、C1c[n:1]、C1d、C1d[n:1]:第一ODT控制訊號 C1e[n:1]、C1f[n:1]:ODT控制訊號 C2、C2a、C2a[n:1]、C2b、C2b[n:1]、C2c、C2c[n:1]、C2d、C2d[n:1]:第二ODT控制訊號 C2e[n:1]:第二ODT控制訊號/ODT控制訊號 C2f[n:1]:第二ODT控制訊號/ODT控制訊號 CA:命令/位址訊號 CK、WCK:時脈訊號 CMD:命令訊號 DN1、DN2～DNn、N1、N2～Nn、ON1、ON2～ONn、UN1、UN2～UNn:NMOS電晶體 DQ:資料訊號 Hi-Z:高阻抗狀態 HOST:主機 MR1:第一模式暫存器位址 MR2:第二模式暫存器位址 OP1、OP2～OPn、P1、P2～Pn、UP1、UP2～UPn:PMOS電晶體 PD[n:1]:下拉驅動代碼 PD1[n:1]:第一下拉驅動代碼 PD2[n:1]:第二下拉驅動代碼 PU[n:1]:上拉驅動代碼 PU1[n:1]:第一上拉驅動代碼 PU2[n:1]:第二上拉驅動代碼 RD:下拉電阻器/讀取命令 RU:上拉電阻器 S400、S402、S410、S420、S430、S440、S450、S451、S452:操作 SD:下拉開關 SU:上拉開關 T1、T2、T3、T4、T5、T6、T7、Ta、Tb、Tc、Td、Te、Tf:時間 VDDQ:電源電壓 VSSQ:接地電壓 WR:寫入命令
根據結合附圖的以下說明，以上及其他目的、特徵及優點將變得更加顯而易見，在附圖中： 圖1是示出根據示例性實施例的包括晶粒上端接（ODT）電路的設備的方塊圖。 圖2及圖3是概念性地示出圖1所示ODT電路的圖。 圖4是示出圖1所示設備的操作的圖。 圖5是示出圖2所示ODT電路的電路圖。 圖6是概念性地示出圖1所示ODT電路的圖。 圖7A及圖7B是示出圖6所示ODT電路的電路圖。 圖8是概念性地示出圖1所示ODT電路的圖。 圖9A及圖9B是示出圖8所示ODT電路的電路圖。 圖10及圖11是示出與圖8所示ODT電路相關聯的第二設備的操作的圖。 圖12是概念性地示出圖1所示ODT電路的圖。 圖13是示出圖12所示ODT電路的電路圖。 圖14是示出根據示例性實施例的模式暫存器組（mode register set，MRS）的一部分的圖。 圖15是概念性地示出圖1所示ODT電路的圖。 圖16是示出圖15所示ODT電路的電路圖。 圖17是示出根據示例性實施例的應用非對稱ODT電路的系統的方塊圖。
110:第一裝置
120:第二裝置
S400、S402、S410、S420、S430、S440、S450、S451、S452:操作

Claims (20)

  1. 一種透過訊號線連接至外部裝置的設備，所述設備包括： 晶粒上端接（ODT）電路，被設定成處於第一晶粒上端接狀態； 多個訊號接腳，各所述多個訊號接腳連接至所述訊號線；以及 晶粒上端接控制電路，被配置成： 辨識所述外部裝置的第二晶粒上端接狀態是否與所述第一晶粒上端接狀態對應，以及 基於所述設備是其中所述第一晶粒上端接狀態與所述第二晶粒上端接狀態不同的非對稱晶粒上端接，向所述外部裝置提供非對稱晶粒上端接參數代碼，且在未經由所述訊號線發射訊號時對所述晶粒上端接電路進行去能。
  2. 如請求項1所述的設備，其中所述第一晶粒上端接狀態是基於經由所述訊號線提供的與供應電壓相關的第一端接電阻而設定，且所述第二晶粒上端接狀態是基於經由所述訊號線提供的與接地電壓相關的第二端接電阻而設定。
  3. 如請求項1所述的設備，其中所述第一晶粒上端接狀態是基於經由所述訊號線提供的與接地電壓相關的第一端接電阻而設定，且所述第二晶粒上端接狀態是基於經由所述訊號線提供的與電源電壓相關的第二端接電阻而設定。
  4. 如請求項1所述的設備，更包括： 發射器，被配置成基於上拉驅動代碼及下拉驅動代碼而經由所述訊號線發射所述訊號， 其中所述發射器包括： 上拉電路，包括並聯連接於電源電壓與所述訊號線之間且被配置成對所述上拉驅動代碼作出響應的第一電晶體；以及 下拉電路，包括並聯連接於所述訊號線與接地電壓之間且被配置成對所述下拉驅動代碼作出響應的第二電晶體。
  5. 如請求項4所述的設備，其中所述晶粒上端接控制電路被配置成在所述發射器經由所述訊號線發射所述訊號時對所述晶粒上端接電路進行去能。
  6. 如請求項4所述的設備，其中所述晶粒上端接控制電路被配置成產生晶粒上端接控制訊號，所述晶粒上端接控制訊號被配置成對所述晶粒上端接電路進行控制， 所述上拉電路的各所述第一電晶體被配置成根據所述晶粒上端接控制訊號而接通或關斷，以使第一端接電阻根據各所述第一電晶體的接通或關斷狀態而變化，且 當所述晶粒上端接電路被去能時，所述第一電晶體中的所有者被關斷。
  7. 如請求項4所述的設備，其中所述晶粒上端接控制電路被配置成產生晶粒上端接控制訊號，所述晶粒上端接控制訊號被配置成對所述晶粒上端接電路進行控制， 所述下拉電路的各所述第二電晶體被配置成根據所述晶粒上端接控制訊號而接通或關斷，以使第一端接電阻根據各所述第二電晶體的接通或關斷狀態而變化，且 基於所述晶粒上端接電路被去能，所述第二電晶體中的所有者被關斷。
  8. 如請求項4所述的設備，其中各所述第一電晶體是第一電晶體類型。
  9. 如請求項1所述的設備，其中所述多個訊號接腳與時脈訊號、命令訊號、位址訊號及資料訊號相關。
  10. 如請求項9所述的設備，更包括： 接收器，被配置成經由連接至所述多個訊號接腳之中與所述資料訊號相關的訊號接腳的所述訊號線接收所述資料訊號。
  11. 如請求項10所述的設備，其中所述設備被配置成在所述接收器經由所述訊號線接收所述訊號時對所述晶粒上端接電路進行賦能。
  12. 一種經由連接至多個訊號接腳之中的訊號接腳的訊號線連接至外部裝置的設備，所述設備包括： 所述多個訊號接腳； 晶粒上端接（ODT）電路，連接至所述訊號線，所述晶粒上端接電路被設定成第一晶粒上端接狀態； 模式暫存器，被配置成儲存與所述晶粒上端接電路的第一操作條件對應的第一參數代碼及與所述晶粒上端接電路的第二操作條件對應的第二參數代碼；以及 控制電路，被配置成在其中所述外部裝置的第二晶粒上端接狀態與所述第一晶粒上端接狀態對應的對稱晶粒上端接中使用所述第一參數代碼將所述晶粒上端接電路設定成所述第一操作條件，且在其中所述外部裝置的所述第二晶粒上端接狀態與所述第一晶粒上端接狀態不同的非對稱晶粒上端接中使用所述第二參數代碼將所述晶粒上端接電路設定成所述第二操作條件。
  13. 如請求項12所述的設備，其中所述控制電路被配置成根據所述晶粒上端接電路的所述第二操作條件而在未經由所述訊號線接收訊號時對所述晶粒上端接電路進行去能。
  14. 如請求項12所述的設備，其中所述第一參數代碼是預設參數代碼，且 所述第二參數代碼由所述外部裝置提供。
  15. 如請求項12所述的設備，其中所述第一晶粒上端接狀態是基於經由所述訊號線提供的與供應電壓相關的第一端接電阻而設定，且所述第二晶粒上端接狀態是基於經由所述訊號線提供的與接地電壓相關的第二端接電阻而設定。
  16. 如請求項12所述的設備，其中所述第一晶粒上端接狀態是基於經由所述訊號線提供的與接地電壓相關的第一端接電阻而設定，且所述第二晶粒上端接狀態是基於經由所述訊號線提供的與電源電壓相關的第二端接電阻而設定。
  17. 如請求項12所述的設備，更包括： 接收器，連接至所述多個訊號接腳之中來自所述外部裝置的與所發射的時脈訊號、命令訊號、位址訊號或資料訊號相關的訊號接腳。
  18. 如請求項17所述的設備，其中所述控制電路被配置成在所述接收器經由所述訊號接腳接收訊號時對所述晶粒上端接電路進行賦能。
  19. 如請求項17所述的設備，更包括： 發射器，被配置成經由連接至所述多個訊號接腳之中與所述資料訊號相關的所述訊號接腳的所述訊號線發射所述資料訊號， 其中所述發射器包括： 上拉電路，包括並聯連接於電源電壓與所述訊號線之間且被配置成對上拉驅動代碼作出響應的第一電晶體；以及 下拉電路，包括並聯連接於所述訊號線與接地電壓之間且被配置成對下拉驅動代碼作出響應的第二電晶體。
  20. 如請求項19所述的設備，其中所述控制電路被配置成在所述發射器經由所述訊號線發射所述資料訊號時對所述晶粒上端接電路進行去能。
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