TW406473B - Semiconductor device with automatic impedance adjustment circuit - Google Patents
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Description
經濟部中央標準局員工消t合作杜印製 406473 AT B7五、發明説明(1 ) 發明範圍 本發明有關於一種具有阻抗調整電路之半導體裝置,用 以使資料驅動器阻抗與匯流排之各信號線阻抗匹配。 發明背景 因爲信號反射誤差是隨著超高速同步半導體記憶體裝置 的發展而增加,所以更重要的是使介面電路如資料驅動器 電路阻抗與匯流排信號線匹配,以便於傳輸高頻信號時防 止反射誤差。當設計PCB (印刷電路板)時,會提供額外各 別電阻(或外部電阻)其對應接到―半導體記憶體裝置的匯流 排的信號線阻抗,以便裝置的介面電路阻抗可以根據各別 電阻値而自動的與匯流排阻抗匹配,因此,在超高速同步 裝置中設置阻抗調整電路(圖3)。 圖1顯示MOS電晶體的VSD-IDS關係,而圖2是MOS電晶 體的操作點的變化,其具有對應匯流排阻抗的電阻値。當 設計PCB時,要偵測出匯流排的信號線阻抗是否與各資料 驅動器電路阻抗匹配。即在設計電壓如VDDQ/2要測量各 資料驅動器電路値,在此情況下在VDDQ/2的操作點決定 組成資料驅動器電路的MOS電晶體的電阻如圖1所示,其 中VDDQ/2表示資料驅動器電路的電源。 阻抗調整電路具有由MOS電晶體組成的電晶體陣列以调 整資料驅動器電路阻抗。隨著與阻抗調整電路連接的各別 電阻値的變動,電晶體陣列的MOS電晶體的操作點即從 位置b (VDDQ/2)變到a或c。因此雖然於設計電阻(VDDQ/2) 時即決定了資料驅動器電路値,但是電晶體陣列阻抗是在 -4- (請先閱讀背面之注意事項再填寫本頁) 裝 、-α .紙 本紙張尺度適用中國國家標孪(CNS ) A4規格(210X297公浼) A B' 406473 五、發明説明(2 ) 不同包阻。或C)下決定。這會使阻抗調整電路決定的資 料驅動器電路阻抗不與匯流排的信號阻抗匹配,藉以增加 發射信號的反射。 爱D之概述 本發明t目標是提供—種具有阻抗調整電路之半導體裝 置,用以使資料驅動器電路阻抗與匯流排之信號線阻抗匹 配0 根據本發明之-特點,—種連接至由眾多信號線组成之 匯流排(半導體裝置’包含:第.—塾,與對應信號線阻抗 4各別電p且連接’ ¥多第二替’分別與信號線連接,一參 考電壓產生器,用以產生—參考電壓,一比較器,用以比 車父:-整上之電壓與參考電壓以產生一控制信號,一碼產 =’一根據控制信號而用以產生一碼信號,一電流源,根 ?碼信號而用以供應可變電流至第-墊,及一資料驅動 β ’根,碼信號而用以驅動資料信號至與第二塾連接之信 號線,精此使用碼信號以使資料驅動器阻抗與信號線阻抗 匹酉己。 根據本發明之另—絲w上, .. 特,"古 種連接至由眾多信號線組成 义匯流排之半導體裝置, Μ , . , I w .弗一墊,與對應信號線阻 柷I各別電阻連接眾客笛_ ^^^要眾多罘一墊,分別與信號線連接,一 :,眘拉杏’根據一碼信號而用以驅動資料信號至信號 …驅動器阻抗調整成具有與信號一 阻抗調整電路,與第一執速拉以方^ 一及 PH ^ ^ 土、接Λ產生碼信號以根據各別電 周正資料驅動器阻抗,其中阻抗調整電路更包括一 5- 本纸張尺度顧t _ /衣-- "- (請先閱讀背面之注意事項再填寫本頁) *1Τ 經"部中央標準局員工消費合作社印製 旅---- 4C6473 Λ7 B7 經濟部中央標準局員工消費合作.社印製 五、發明説明(3 參考電壓產生器,用以產生一參考電壓,—電流源,根擄 碼信號而用以供應可變電流至第一墊,—比較器,用以比 較第^上之電壓與參考電壓以產生_控制信號,及一码 產生器’根據控制信號而用以產生碼信號。 現在以下列參考附圖(其僅係例子)來詳細說明本發明。 附圖之簡單説明 圖1的圖形在説明咖電晶體的Vds與Ids之間㈣係; 圖2的圖形在説明M0S電晶體的操作點於電阻改變 時的變化,其對應匯流排信號線阻抗; 圖3的方塊圖在説明具新式阻抗調整電路的半導體裝置 結構; 圖4的電路圖在説明圖3中的資料驅動器;以及 圖5的圖形是根據本發明而説明z Q墊因各別電阻値而導 致的電壓變化。 較佳實施例之説明 參考圖3, 一高速同步半導體記憶體裝置1〇〇包含與輸 入/輸出墊103連接的資料驅動器1〇1,以及與2卩墊1〇4 連接的阻抗調整電路102,其又接到各別電阻Rzq,而其 電阻値對應於匯流排的各信號線的阻抗。電阻値於設計時 即決定,其一般是資料驅動器1〇1的5倍,例如對於 或3 5 Ω的信號線阻抗該値是250 Ω或175 Ω。 資料驅動器101驅動資料D〇u / D〇D,其從—記憶格陣 列(未示)的選定記憶格中感測到並加以放太,並經由 墊103而連接到信號線1〇5。在此情況下當資料驅動 .I—it----——πI—I---^ (請先閲讀背面之注意事項再填寫本頁) -6- A? 406473 --—______B*7 五'發明説明(4 ) 〇 l的阻抗與匯流排信號線的阻抗不匹配時,則會感應反 射誤差。資料驅動器101的阻抗是在設定條件下測量(如 一半的電力位準供應給資料驅動器)。組成資料驅動器 1 0 1的MOS電晶體的動態電阻是在點b決定的(VDDQ/2 )如 圖1。源電壓VDDQ是供應到資料驅動器1Q1的電源。 資料驅動器101包含與I/O墊1〇3並聯的3個驅動器電路 101a,101b,101c。各驅動器電路包括:2個N AND閘2, 8,2個反相器4,10,與2個NMOS電晶體ό,12。反相器 4 , 10分別與NAND閘2,8的輸-出端連接,該等閘 各具有2個輸入端。各NAND閘具有一輸入其共同接到一 碼線110a ’而另一輸入則供應有資料信號d〇u或d〇D, 其係互補信號且如上所述可以從記憶格陣列的選定記憶格 藉由感測放大器(未示)來偵測^ NMOS電晶體6,12的電 流路徑在電壓源VSSQ與接地端VSSQ之間串聯,閘極則接 到各反相器4’ 10。各電晶體6,12具有一電流路徑端,其 共同接到I/O墊103。選定的驅動器電路1〇la,i〇lb,1〇lc 可根據碼線110a - 11 〇c上的電壓位準合併而決定資料驅動 器1 0 1的阻抗。例如若碼線11 〇a -丨i 0c的合併電壓位準是 100,則驅動器電路l〇la僅能選定爲決定資料驅動器1〇1 的阻抗。 參考圖3 ’阻抗調整電路1〇2包含參考電壓產生器 1 0 6,電流源1 0 9,比較器1 1 1與碼產生器1 1 2。碼線 110a - 1 l〇c的電壓位準是依照與z Q墊1 〇 4連接的各別電阻 RZQ的値而不同設定’藉以調整阻抗調整電路1 〇 2。參考 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ^扣衣------1T----'----Φ. — (請先閱讀背面之注意事項再填窍本頁) 經濟部中央標準局員工消費合作社印製 4_3 Λ: ----—_ B? 五、發明説明(5 ) ' — 電壓產生器1 06產生參考電壓Vref,其不論碼線 ll〇c的電壓位準合併騎都具有資料驅動器的阻抗測量位 準(如VDDQ/2)。參考電壓產生器1〇6包括第一與第二電 晶體陣列107, 108,與3個反相器19,2〇,21。 經濟部中央標準局員工消费合作社印製 在本實施例中,帛—電晶體陣列107是由3個PM0S電晶 體13 ’ 14 ’ 15組成,其電流路徑是並聯在電壓源vddq與 節點25之間用以輸出參考電壓v〜,而各閘極則分別透過 對應的反相器19,20,21而連接到碼線! ! 〇a,!】〇b,n 〇c 的延伸線110a’,110b1 ’ i10c,。電晶體13 , 14,15根據二進 位關係而具有不同的寬度如IX,ix,4X如圖3所示。符號 X表π次數,即電晶體14,15的寬度分別是電晶體丨3寬度 的一倍與四倍3第二電晶體陣列丨〇 8由3個nm〇s電晶體 16,17 ’ 18组成,其電流路徑在節點〗5與接地端VSSq之 間並聯,而閘極則與各碼線丨1〇a,i 1〇b,丨1〇c連接。這些 電晶體16,17,18也具有不同的寬度。具有相同寬度的各 對PMOS與NMOS電晶體13_16,14_17,15-18是根據碼線 110a - 110c的電壓位準合併而選定的。惟節點2 5 一直設定 成具有VDDQ/2的位準’因爲對應電晶體對的相同寬度, 所以參考電壓產生器1〇6—直會產生相同位準VDDQ/2的 參考電壓V ref ’而與碼線1丨0a -丨丨0c的電壓位準合併無 關。 電流源1 0 9,其透過Z Q塾1 0 4而與各別電阻Rz<3連接, 可根據碼延伸線110a1,ll〇b,,110c1的電壓位準合併而供 應改變電流給Z Q墊1 0 4。它由3個PMOS電晶體22,23, -8 - 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公犮) 經濟部中央標準局員工消費合作社印製 406473 --------一__B? 五、發明説明(6 ) " 24組成,其電流路徑在電壓源vddq與/卩墊丨❶斗之間的 並聯,而閘極則分別與延伸線i丨〇a,,i丨〇b,,i i 〇c,連接, 其电壓位準是碼線11〇a,11〇b,11〇c的反相。 比較益111將ZQ墊104中的感應電壓VzQ與參考電壓 vref相比以產生一控制信號u / DCTL以補償2個値之間的 差碼產生器1 1 2產生二進位邏輯値給各碼線丨丨〇a, nob,ii〇c以回應控制信&U/DCTL。在實施例中,碼產 生器1 1 2包含一上/下計數器,例如若感應電壓小於 參考電壓Vref,則控制信號U/DCTL具有高位準供上/下計 數器向上計數,反之亦然。因此當2個電壓具有不同値 時上’下5十數器即改變碼線110a- 110c的電壓位準合 併否則與上/下计數器的輸出固定,以便資料驅動器 1 0 1的阻抗可以與對應匯流排信號線的阻抗匹配。 現在參考圖3至5來説明新式電路的操作,若對應匯流 排仏號線的各別電阻rzq値改變,則匯流排信號線的阻 抗’ ZQ墊1〇4中的感應電壓vZQ也會改變。假設感應電壓 Vzq :成比資料驅動器的測量阻抗位準(例如vddq / 2 ) 低,則比較器1 1 1藉由將Zq墊的電壓與參考電壓Vw相 比而產生高位準的控制信號U / DCTL。接著碼產生器i i 2 的上/下計數器根據控制信號U / D c T L而向上計數以產生 最後的碼信號(例如三個二進位邏輯値)給各碼線丨1〇a, ll〇b ’ ll〇c。根據碼線UOa,uob,ii〇c的電壓位準合 併,資料驅動器1 01的阻抗即變成比先前小,而電晶體陣 列107,108也變成較小的阻抗。接著導通更多的pM〇s _ -9- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公兹) 象-- - - (請先閱讀背面之注意事項再填寫本育) •va Λ7 406473 五、發明説明(7 ) NMOS電晶體對,因此參考電壓產生器1〇6即具有較小的 阻抗’而參考電壓Vref則與資料驅動器的阻抗測量電壓具 有相同的位準。此外根據碼線11〇3_11〇(;的改變的碼信穿 而使得電流源1 〇 9有更多導通的PMOS電晶體,所以z q整 104中感應的電壓VzQ即變的更高。重覆這種操作以使zq 整1 0 4的電壓V ZQ等於資料驅動器i 〇〗的阻抗測量電壓。 反之,假設ZQ墊1〇4中感應的電壓VzQ與阻抗測量位準如 VDDQ / 2相比是增加的,則改變電壓Vzq也會變成資料驅 動器1 0的阻抗測量電壓。 - 經濟部中央標準局員工消費合作社印製 因此即使與ZQ墊1〇4連接的電阻Rzq値改變了,則组成 阻抗調整電路1 0 2的MOS電晶體的動態電阻也是在如同設 計的阻抗測量位準如VDDQ/2條件下決定的,即如圖丄所 示,组成資料驅動器1〇1與阻抗調整電路1〇2的皿〇5電晶 體的動態電阻値是在資料驅動器丨〇 i的阻抗測量電壓 VDDQ/2下決^的。在習知中’操作點,丨中決定組成阻 抗調整電路102的MOS電晶體的動態電阻,是随著電阻 rzq値而改變的.,例如從點b變成點c*a,所以是在不同 條件下決定阻抗調整電路i 〇 2與資料驅動器1 〇 i的M 〇 s電 晶體的動態電阻。惟在本新式電路中,阻抗調整電路ι〇? 與資料驅動器1〇1的M〇S電晶體的動態電阻是在相同條件 下決定的’即資料驅動器⑷的阻抗測量電壓VDDQ/2。 碼產生器丨12產生碼信號的條件是阻㈣量的條件 2相同,以使資料驅動器1〇1的阻抗與匯流排信號線的阻 抗匹配,这會大幅減少信號傳輸期間的反射誤差。 _ -10-
本紙張尺度適用中國國家標隼(CNS Λ 7 ΒΊ 406473 五、發明説明(8 雖然已用特定實施例並配合附圖來説明本發明、 可了解的是在不違反本發明的意旨下可二 改變與修正。 經濟部中央標準局員工消资合作社印製
Ns
Claims (1)
- 經濟部中央標準局員工消費合作社印製 406473 as C8 -----------^____ 六、申請專利範圍 — —— 1.種連接至由眾多信號線组成之匯流排之半導體裝 包含: . ’ 第一墊,與對應該等信號線阻抗之各別電阻連接· 眾多弟二墊’分別與該等信號線連接; 一參考電壓產生器,用以產生一參考電壓; —比較器,用以比較該第一墊上之電壓與該參考電壓 以產生一控制信號; % 一碼產生器,根據該控制信號而用以產生一碼信號; 電流源’根據該等碼信號-而用以供應可變電流至哕 第一塾;以及 - A 資料驅動器,根據該碼信號而用以驅動該等資料信號 至與該等第二墊連接之該等信號線,藉此使用該等碼信 號以使該資料驅動器阻抗與該等信號線阻抗匹配。 2_如申請專利範圍第丨項之半導體裝置,其中該碼產生器 包括一上/下計數器,用以產生具有至少兩個二進位邏 輯値之該碼信號。 3.如申請專利範圍第2項之半導體裝置,其中該電壓產生 器包含:一第一源端,用以接收一源電壓,一第二源 端,用以接收接地電壓,一輸出端,用以輸出該參考電 壓,第一電晶體陣列由該輸出端與該第二源端之間並聯 之第一 MOS電晶體組成,並可受該等二進位邏輯俊控 制,諸反相器,用以將該等二進位邏輯値反相,及一第 一電晶體陣列由該第一源端與該輸出端之間並聯之第二 Μ Ο S電晶體组成,並可受該等反相器之輸出控制。 -12- 本紙張尺度適用中國國家標準(CNS ) Α4说格(2丨ΟΧ29?公慶) ; .. 裝 訂------線 (請先閎讀背面之注意事項再填寫本頁} ABCD 406473 々、申請專利範圍 4.如申請專利範圍第3項之半導體裝置,其中該第一 MOS 電晶體係NMOS電晶體,而該第二MOS電晶體係PMOS 電晶體。 d.如申請專利範圍第4項之半導體裝置,其中該NMOS與 PMOS電晶體間之比例係1 : 1,而對應者具有相同之動 態電阻。 6 .如申請專利範圍第5項之半導體裝置,其中該NMOS電晶 體具有不同之寬度,而且該PMOS電晶體也具有不同之 寬度。 — 7.如申請專利範圍第3項之半導砬裝置,其中該電流源包 含該第一源端與該第一墊之間並聯之PMOS電晶體,並 且分別受該等反相器之輸出控制,該PMOS電晶體具有 不同之寬度。 8 .如申請專利範圍第3項之半導體裝置,其中該資料驅動 器包含眾多資料驅動器電路其與該等第二墊之每一者並 聯,並且受該碼信號之邏輯値控制。 9. 一種連接至由眾多信號線組成之匯流排之半導體裝置, 包含: 一第一墊,與對應該信號線阻抗之各別電阻連接; 眾多第二墊,分別與該信號線連接; 一資料驅動器,根據一碼信號而用以驅動資料信號至 該等信號線,該資料驅動器阻抗調整成具有與該等信號 線相同之値;以及 一阻抗調整電路,與該第一墊連接以產生該碼信號以 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) -----^---^---1------ΐτ------ii (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印褽 ABCD406473 六、申請專利範圍 根據該各別電阻値而調整該資料驅動器阻抗,其中阻抗 調整電路更包括一參考電壓產生器,用以產生—參考電 壓·,一电流源,根據該碼信號而用以供應可變電流至該 第整,比較器,用以比較該第一整上之電壓與該參 考電壓以產生一控制信號,及一碼產生器,根據該控制 信號而用以產生該碼信號。 -----„---:---^------1T (請先閲讀背面之注意事項再填寫本頁) 線 經濟部中央標準局員工消費合作社印製 本纸浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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US6445245B1 (en) * | 2000-10-06 | 2002-09-03 | Xilinx, Inc. | Digitally controlled impedance for I/O of an integrated circuit device |
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US6737749B2 (en) | 2001-12-20 | 2004-05-18 | Sun Microsystems, Inc. | Resistive vias for controlling impedance and terminating I/O signals at the package level |
US7512504B2 (en) * | 2002-09-19 | 2009-03-31 | Marvell World Trade Ltd. | Testing system using configurable integrated circuit |
US6970794B2 (en) * | 2002-09-19 | 2005-11-29 | Marvell International Ltd. | Semiconductor having reduced configuration pins and method thereof |
DE10243603B4 (de) * | 2002-09-19 | 2007-04-19 | Infineon Technologies Ag | Verfahren zur Verwendung beim Trimmen, Halbleiter-Bauelement-Test-Gerät zum Durchführen des Verfahrens und Halbleiter-Bauelement-Test-System |
KR100583636B1 (ko) * | 2003-08-19 | 2006-05-26 | 삼성전자주식회사 | 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 |
JP4290537B2 (ja) * | 2003-11-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置 |
US7057415B2 (en) * | 2003-12-10 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Output buffer compensation control |
KR100597633B1 (ko) * | 2004-01-06 | 2006-07-05 | 삼성전자주식회사 | 임피던스 컨트롤 장치 및 그에 따른 컨트롤 방법 |
KR100585128B1 (ko) * | 2004-02-16 | 2006-05-30 | 삼성전자주식회사 | 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템 |
US7292075B2 (en) * | 2005-01-04 | 2007-11-06 | Ahmed Kamal Abdel-Hamid | Rail-to-rail pad driver with load independent rise and fall times |
KR100655083B1 (ko) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법 |
KR100849065B1 (ko) * | 2005-12-15 | 2008-07-30 | 주식회사 하이닉스반도체 | 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법 |
EP2038720B1 (en) * | 2006-07-06 | 2012-01-11 | Marvell World Trade Ltd. | Configurable voltage regulator |
KR100907929B1 (ko) * | 2007-06-26 | 2009-07-16 | 주식회사 하이닉스반도체 | 반도체 칩의 푸르브 테스트장치 및 테스트방법 |
KR100892687B1 (ko) | 2007-11-09 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 집적회로의 온 다이 터미네이션 보정 장치 및 방법 |
KR101094984B1 (ko) | 2010-03-31 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 집적회로의 임피던스 조정 장치 |
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US9025399B1 (en) * | 2013-12-06 | 2015-05-05 | Intel Corporation | Method for training a control signal based on a strobe signal in a memory module |
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
JP3920420B2 (ja) * | 1996-10-08 | 2007-05-30 | 富士通株式会社 | Eh整合器、マイクロ波自動整合方法、半導体製造装置 |
US5898321A (en) * | 1997-03-24 | 1999-04-27 | Intel Corporation | Method and apparatus for slew rate and impedance compensating buffer circuits |
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