JPH07505734A - バスの電流源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気バスの分野に関する。さらに特定すれば、本発明は高速バスシステ ムの電流源ドライバ回路に関する。

発明のｆ？景 コンピュータシステムや他の電子／ステムは、集積回路素子が互いに通信できる ように集積回路素子を互いに接続するために、典型的にはバスを使用する。従来 のバスは、典型的には、マイクロプロセッサ及び制御装置などのマスクと、メモ リ及びバストランノーバなどのスレーブとを接続する。

従来のバスのいくつかは相対的に大きな電圧スイングを採用する。たとえば、従 来のバスの１つは３．５から５ボルトの高レベル電圧と、約Ｏボルトの低レベル 電圧との間のレール間電圧スイングを汀する。

電圧スイングが大きいバスの欠点の１つは、相対的に高いレベルの電力消費であ る。電圧スイングが大きいバスのもう１つの欠点は、相対的に高いレベルの誘導 雑音である。大きな電力消費と高レベルの誘導雑音という問題は、バスを動作さ せる周波数が高くなるほど一層深刻になる。

電圧スイングが大きいバスの別の典型的な欠点は、バスドライバのスルーレート が高いために起こる速度制限である。

特に高いバス周波数で、電力消費と雑音を最小にするために、相対的に小さいレ ール間電圧スイングを伴うバスが開発されている。電圧スイングが小さいバスの いくつかは典型的にはより高い周波数をも許容する。

従来のバスに結合するマスクとスレーブの各々は、典型的には、バスへ信号を送 り出す出力ドライバ回路を含む。従来のバスシステムの中には、トランジスタト ランジスタ論理（ｒＴＴＬ」）回路を使用する出力ドライバを有するものもある 。従来の他のバスシステムは、エミッタ結合論理（ｒＥｃＬＪ　）回路を含む出 力ドライバを有する。他の出力ドライバはＣＭＯ５又はＮチャネル金属酸化膜半 導体（ｒＮＭＯ５Ｊ　）回路を使用する。従来の別の出力ドライバでは、ガンニ ングトランノスタ論理（ｒＧＴＬ」）も使用されている。

従来のバスの多くは電圧レベル信号により駆動される。しかしながら、電流モー ド出力ドライバによって駆動されるバスを提０けることが有利になってきた。

電流モードドライバの１つの利点は、ピークスイッチング電流の減少である。電 圧モードドライバの場合には、最悪の場合の動作条件の下で最大指定電流を駆動 するようにドライバの出力トランジスタのサイズを規定しなければならない。最 大に満たない負荷を伴う公称条件の下では、出方がスイッチングされるときの電 流遷移は、レールに到達する前に、非常に大きくなることがある。これに反して 、電流モードドライバは負荷や動作条件とは無関係に既知の電流を取り出す。加 えて、駆動装置が送信状態にあるときの低出方インピーダンスを特徴とする場合 に、電圧モードドライバでは、インピーダンスの不連続が起こる。それらの不連 続は、余分なバス整定時間を要求する反射を発生させる。ところが、電流モード ドライバは高い出力インピーダンスを特徴としており、従って、バスを伝搬して ゆ（信号はドライバが送信状態にあることに起因するラインインピーダンスの重 大な不連続性の影響を受けない。そのため、通常は反射が回避され、要求される バス整定時間は短縮される。

電流モードバスの１例は、１９８４年１１月６日発行、名称ｒＨｉｇｈ　５ｐｅ ｅｄ　Ｄａｔａ　ＢｕｓＪの米国特許第４，４８１，６２５号の中に開示されて いる。低電圧スイングバスのＮＭＯ５電流モードドライバは、１９９１年４月１ ６日出願、１９９１年１０月３１日公開、名称ｒｌｎｔｅｇｒａｔｅｄ　Ｃ１ｒ ｃｕｉｔ　Ｉｌｏ　Ｕｓｉｎｇ　ａ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｂｕ ｓ　ＩｎｔｅｒｆａｃｅＪのＰＣＴ国際特許出願番号ＰＣＴ／ＵＳ９１１０２５ ９０の中に開示されている。

従来のいくつかの電流モードドライバの欠点の１つは、場合によって電流がドラ イバごとに異なってしまうことである。時間の経過に従っても変動は起こりうる 。温度変化、プロセスの変動及び電源の変動は時によってそのような変動を引き 起こす。電流の変動は今後はバスの電圧レベルを変動させる。そこで、バス電圧 レベルの変動はバスレベルの読みの誤りにつながり、その結果、データの損失又 は他の誤りを生じさせるおそれがある。加えて、電圧レベルを上昇させることに よってそれらの変動を回遊しようとする設計の試みは、時によって、特に極端な 場合に、電力消費を増加させる。いずれにしても、バス電圧レベルの変動は、典 型的には、電圧スイングの小さいバスについてより大きな問題である。

電流を制御するために、従来のいくつかのフィードバック技法が使用されている 。Ｈ，Ｓｃｈｕｍａｃｈｅｒ＋　Ｊ、Ｄｉｋｋｅｎ及びＥ、５ｅｅｖｉｎｃｋに よる論文ｒｃＭＯ５５ｕｂｎａｎｏｓｅｃｏｎｄ　Ｔｒｕｅ−ＥＣＬ　０ｕｔｐ ｕｔ　ＢｕｆｆｅｒＪ　（Ｊ、５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ＋第 ２５巻第１号、１５０〜１５４ページ（１９９０年２月））は、フィードバック の利用法の開示を含む。

発明のＷ１要及び目的 本発明の１つの目的は、バスの改良された電流モードドライバを提供することで ある。

本発明の別の目的は、相対的に正確な電流を供給する電流モードドライバを提供 することである。

本発明の別の目的は、電源、温度及び処理に変動があるときの電流の変動を最小 限に抑える電流モードドライバを提供することである。

本発明の別の目的は、電源の変動、温度変化及び処理の変動とは相対的に無関係 な性能をもつ電流モードドライバを提供することである。

本発明の別の目的は、ユーザー設定可能電流を有する電流モードドライバを提供 することである。

本発明の別の目的は、スペースを最小限に抑える電流モードドライバを提供する ことである。

バスの電流源回路を説明する。回路は、バスと接地点との間に結合してバス電流 を制御するトランジスタ回路と、トランジスタ回路に結合する制御回路と、制御 回路に結合してトランジスタ回路を制御する制御装置とを含む。制御装置は、バ スの所望の電流を設定する設定手段と、設定手段に結合するトランジスタ基準手 段とから構成される可変レベル回路を具備する。可変レベル回路は第１の電圧を 供給する。電圧基準手段は、！！＊電圧を供給する。比較手段は電圧基準手段と 、可変レベル回路とに結合して、第１の電圧を基準電圧と比較する。論理回路は 比較手段からのトリが信号に応答する。論理回路の出力に従った方式でトランジ スタ回路をターンオンするために、論理回路の出力は制御回路に結合する。

本発明の他の目的、特徴及び利点は添付の図面と、以下に続く詳細な説明とから 明白になるであろう。

図面の簡単な説明 本発明を添付の図面に限定としてではなく、１例として示すが、図面中、同じ図 中符号は類似する素子を指示し、図面中：図１は、マスクと、複数のスレーブと 、バスとを含むバスシステムのブロックｍ図であり： 図２は、それぞれがインタフェース回路を含み、バスに結合するマスクとスレー ブのブロック線図であり； 図３は、図１のバスシステムの論理！信号と論理０信号の電圧レベルを示す電圧 レベル線図であり； 図４は、電流制御装置と、８ＭＯ３）ランジスタアレイとを含む電流モードドラ イバの回路図であり； 図５は、ドレイン−ソース間電圧及びゲート−ソース間電圧に関してドレイン電 流を示す、ＮＭＯＳトランジスタの電流−電圧図であり；図６は、図４の電流制 御装置の一実施例の回路図であり；図７は、図４の電流制御装置の別の実施例の 回路図であり；図８は、図７の電流制御装置のキャパシタンスを校正するプロセ スを示すフローチャートであり； 図９は、別の電流モードドライバの回路図であり；図１０は、さらに別の電流モ ードドライバの回路図である。

詳細な説明 図１はバスシステム１０のブロック線図である。バスシステム１０は、マスタ１ １と、複数のスレーブ１２ａ−１２ｎに結合してマスクとスレーブとの間でデー タを転送するバス３０を含む。バス３０は、合わせて１１本の回線から構成され る高速、低電圧スイングバスである。

マスク１１と、スレーブ１２ａ〜１２ｎの各々は、それぞれのマスク又はスレー ブをバス３０に結合するインタフェース回路を含む。インタフェース回路は、バ ス３０を駆動する複数の電流モードドライバを含む。マスクとスレーブの各々に ついて、バス３０の伝送路ごとに１つの出力ドライバがある。電流モードドライ バの各々はバス３０の各回線について所望の電流を正確に供給する。

以下にさらに詳細に説明するように、電流モードドライバの各々はバスの対応す る１本の回線と、接地点との間に並列に結合する複数個のトランジスタを含む。

複数のトランジスタのゲートに論理回路が結合している。トランジスタの幅は互 いの２進倍数である。バスの回線について所望の電流を選択できるように複数の トランジスタの特定の組み合わせをターンオン又はオフするために、論理回路に は、論理回路を制御する電流制御装置が結合している。そこで、バスのその回線 についての所望の電流はバス３０の線路の所望の電圧となる。制御装置は可変レ ベル回路と、比較器と、カウンタと、制御論理とを含む。選択した後の所望の電 流は相対的に電源、プロセス及び温度の変動とは無関係である。

パスシステム１ｏの中では、マスクは別のマスク（図示せず）及びスレーブと通 信することができる。対して、スレーブはマスクとだけ通信する。

ＩＥＪＩのマスタ１１は知能を含み、要求を生成する。一実施例では、マスタ１ １はマイクロプロセッサである。別の実施例では、マスタ１１はデジタル信号プ ロセッサである。さらに別の実施例においては、マスタ１１はグラフィックスプ ロセッサである。それに代わる実施例では、別の種類のプロセッサ又は制御装置 をマスク１１として採用することができる。たとえば、マスタ１１は周辺制御装 置、入出力（ｒｌｌｏ」）制御装置ｆｉ、ＤＭＡ制御装置、グラフィックス制御 装置、ＤＲＡＭｖＩ御装置、通信装置又は別の種類のインテリジェント制御装置 であっても良い。

スレーブは低レベルの知能を要求するのみである。一実施例では、スレーブ１２ ８〜＋２ｎはＤＲＡＭから構成されている。別の実施例においては、スレーブ＋ ２ａ〜１２ｎは電気的プログラム可能読取り専用メモリ（ｒＥＰＲＯＭ」）、フ ラブツユＥＦＲＯＭ１ＲＡＭ、スタティックＲＡＭ　（ｒｓＲＡＭＪ　’）及び ビデオＲＡＭ　（ｒＶＲＡＭＪ　）などの別の種類のメモリを含んでいても良い 。別の実施例の場合、スレーブ１２　ａ−１２ｎはパストランノーバである。

マスタ１１とスレーブ＋２ａ−１２ｎは、それぞれ、ＢｕＳＤａｔａ　（８：０ 〕ピンと、ＢｕｓＣｔｒｌビンと、ＢｕｓＥｎａｂｌｅビンと、ＣＩ　ｋＴｏＭ ａｓｔｅｒビンと、ＣＩｋＦｒｏｍＭａｓｔｅｒピンと、■１．．ピンとを含む 。それらのピンは低電圧スイング信号を送受信する。ＢｕｓＤａｔａビンはデー タ転送のために使用される。一実施例では、ＢｕｓＤａｔａビンは９個のデータ ピンから構成されている。ＢｕｓＣｔ　ｒ　ｌピンとＢｕｓＥｎａｂｌｅビンは 、バス３０における通信を制御するバス制御信号を転送するために使用される。

ＣｌｋＴｏＭａ　Ｓ　ｔ　ｅ　ｒビンとＣｌｋＦｒｏｍＭａｓｔｅｒビンは、り ０９り信号を受信する。ＣｌｋＴｏＭａｓｔｅｒビンは「マスクに向かうクロッ ク」信号を受信する。ＣｌｋＦｒｏｍＭａｓｔｅｒビンは「マスクからのクロッ ク」信号を受信する。■１．．ピンは基準電圧Ｖｒｅｆを受信する。

？、Ｃり１１と、スレーブ１２ａ−１２ｎの各々はＳｌｎピンと、５Ｏｕｔビン とをさらに含む。ＳｉｎピンとＳｏｕ　ｔビンは結合して、装置初期設定のため のディジーチェーンを形成する。マスタ１！と、スレーブ１２ａ〜１２ｎの各々 はＧｎｄ接地ビン及びＧｎｄＡ接地ビン（線路！８に結合する）と、Ｖｄｄ電源 ビン及びＶｄｄＡ電源ビン（線路１９に結合する）とをさらに含む。一実施例で は、電源電圧Ｖｄｄ及びＶｄｄＡはそれぞれ５ボルトである。

バス３０はＢｕｓＤａｔａデータ伝送路３２と、ＢｕｓＣｔｒ１回！１１４と、 ＢｕｓＥｎａｂｌｅ回線１５とを含む。バス３ｏは、以下にさらに詳細に説明す る低電圧スイング信号を搬送する。

データ伝送路３２は、マスタ１１とスレーブ１２ａ−１２ｎとの間でデータを転 送するデータバスから成る。一実施例では、データ伝送路３２は毎秒５００メガ バイトまでの速度でデータを転送することができる。

データ伝送路３２は９本の伝送路を含む。それらの伝送路は整合伝送路であり、 そのインピーダンスは制御されている。データ伝送路３２の各回線は一端で終端 抵抗器によって終端する。図１に示す通り、終端抵抗器は９つあり、各抵抗器は データ伝送！’ｆｌ１３２の中の対応する１本に接続している。それらの終端抵 抗器をまとめて終端抵抗器２０と呼ぶ。終端抵抗器２０は終端電圧Ｖ、、、、に 結合している。

終端抵抗器２０それぞれの抵抗値はＲであり、データ伝送路３２の各伝送路のラ インインピーダンスに等しい。一実施例では、終端電圧Ｖ、、、、は約２．５ボ ルトである。終端抵抗器２０の各々はそれぞれ対応する伝送路インピーダンスに 整合している。これは反射を防止するのに役立つ。

ＢｕｓＣｔｒ１回線１４はマスタ１１及びスレーブ１２ａ−１２ｎの間でバス制 御信号を転送する。ＢｕｓＥｎａｂｌｅ回線１５はマスタ１１及びスレーブ１２ ａ−１２ｎの間でバスイネーブル信号を転送する。ＢｕｓＣｔｒ１回線１４は一 端で終端抵抗２１２３によって終端している。ＢｕｓＥｎａｂｌｅ回１ａ１５は 一端で終端抵抗１１Ｗ２１によって終端している。終端抵抗器２１及び２３はそ れぞれ終端電圧Ｖ、、、、に結合している。終端抵抗器２１及び２３の各々は対 応するラインインピーダンスに整合している。これは反射を防止するのに役立つ 。

バスシステム１０はディジーチェーン回線１３と、クロック回線１６とをさらに 含む。ディジーチェーン回線１３は、製型初期設定のためのＴＴＬ信号を転送す るために、１つの装置のＳｏｕ　ｔビンを別の装置のＳｉｎビンに結合する（す なわち、連ｊｌ）。回線１６は終端抵抗器２２によって終端している。

クロック回１ｉＡ１６は一端でクロック３５に結合している。一実施例では、ク ロ、り３５はマスタ１１及びスレーブ１２ａ＝１２ｎの外部にあって、それらと は無関係である。クロック３５により発生されるクロック信号は一方向にのみ進 行してゆく。クロック回４９１６はマスタ１１とスレーブ１２ａ〜１２ｎへクロ ツタ信号を搬送する。クロック回線１６は折り返す２つのセグメント１６ａ及び １６ｂを含む。セグメント１６ａは「マスクに向かうクロック」信号を搬送し、 また、セグメント＋６ｂは「マスクからのクロック」信号を搬送する。

バスシステム１０は、基準電圧■１．．をマスタ１１及びスレーブ１２ａ−１２ ０の各々に結合する基￥電圧口１ａ１７をさらに含む。図１に示すように、■１ ．。

電圧は抵抗″ａ２５に結合している終端電圧Ｖ、、、、と抵抗器２５及び２６に より形成される分圧器とによって発生される。一実施例では、基￥、電圧■２． ．は約２．２０ボルトである。別の実施例においては、基準電圧■４．．は約２ ．２５ボルトである。

マスタ■１により駆動されたデータはバス３０に沿って、スレーブ１２ａ−１２ ０を通過して伝搬し、スレーブ１２ａ−＋２ｎはマスク１１により提供されるデ ータを正確に感知することができる。スレーブ１２ａ−１２ｎはマスタ１１へデ ータを送信することもできる。

別の実施例では、バスシステム１０は、バス３ｏの、終端抵抗器２０．２１及び ２３とは反対の側の端部に結合する２つのマスクを含んでいても良い。

マスタ１１はアクセス要求パケットを同報通信することによりデータの交換を開 始する。スレーブ１２ａ〜１２ｎの各々は、そのアクセス要求パケットを復号し 、自身が選択されたスレーブであるが否が及び要求されたアクセスの型を確定す る。そこで、選択されたスレーブは適切に応答する。

以下にさらに詳細に説明するように、マスタ１１は抵抗器３１を介して終端電圧 Ｖ、、、、に結合している。抵抗器３１はバス３ｏの所望の電流を設定するため に使用される。抵抗器３１はマスタ１１の外部に位置している。抵抗器３１の抵 抗は５Ｒ−すなわち、各々の終端抵抗器２ｏの抵抗の５倍である。他の実施例の 場合には、抵抗器３１及び抵抗器２ｏについて別の抵抗値を使用して良い。

図２は、マスク１１とスレーブ１２ａのブロック線図である０図２では、スレー ブ１２ａはＤＲＡＭである。

マスタ１１はエンジン７ｏと、周辺回路７１とを含む。本発明の一実施例の場合 、エンジン７０はマイクロプロセッサである。周辺回路７１はクロック回路と、 制御回路と、レジスタと、カウンタと、状態論理とを含む。マスタ１１はインタ フェース回路８１を介してバス３ｏに結合している。

同様に、スレーブ１２ａはＤＲＡＭ回路７２と、周辺回路７３とを含む。ＤＲＡ Ｍ回路７２はメモリアレイと、センス回路とを含む。周辺回路７１と同様に、周 辺回路７３もクロック回路と、制御回路と、レジスタと、カウンタと、状態論理 とを含む。スレーブ１２ａはインタフェース回路８２を介してバス３ｏに結合し ている。

インタフェース回ｗ８８１及び８２は、それぞれ、バス３ｏが使用する低スイン グ電圧レベルと、マスタ１１及びスレーブ１２ａの回路の大部分が使用する通常 のＣＭＯ３論理レベルとの間で変換を実行する。

インタフェース回路８１及び８２は、データをバス３ｏへ送り出す複数の電流モ ードドライバをそれぞれ含む。電流モードドライバを電流源ともいう。バス３０ は、電流源出力ドライバによって駆動される電流モードバスである。インタフェ ース回Ｎ８１の各々の電流モードドライバはバス３０の対応する伝送路に結合し ている。インタフェース回路８２の各々の電流モードドライバについても同じこ とがいえる。

スレーブ１２ｂ〜＋２ｎはスレーブ＋２ａに類似する回路を有する。マスタ１１ とスレーブ１２ａ−１２ｎはバス３０に対して電流モード出力ドライバをそれぞ れ含むことを理解すべきである。

バス３０に対するドライバは電流モードドライバであっても、バス３０は低電圧 スイング信号を搬送する。マスタ１１とスレーブ１２ａ−１２ｎの電流モードド ライバはバス３０の電圧レベルを制御する。電流モードドライバが「オフ」状態 にあるとき、対応するバス回線は高電圧レベルにとどまるか、あるいは、高電圧 レベルまで上昇する。電流モードドライバが「オフ」状態にあるときには、電流 モードドライバは電流を接地させる経路を形成していないので、抵抗器２０のう ちの対応する終端抵抗器の両側の電圧降下はほぼ零である。バス３０の高電圧レ ベルは終端電圧Ｖ　、、、、である。

電流モードドライバは、「オン」状態にあるとき、対応するバス回線に対して電 流を接地させる経路を形成する。言いかえれば、電流モードドライバが「オン」 状態にあるとき、電流ドライバを通ってプルダウン電流が流れる。従って、バス ３０の低電圧レベルはそのプルダウン電流によって確定されるのである。プルダ ウン電流は抵抗器２０の中の終端抵抗器の対応する抵抗器を通って流れる。対応 する終端抵抗器２０の両側に電圧降下が現れ、バス３０の対応する回線には低電 圧レベルが現れる。（出力ドライバと、対応する終端抵抗器とを通って流れる） プルダウン電流を所望の電流という。様々に異なるバスインピーダンス要件、雑 音余裕度要件及び電力消費要件を考慮に入れて、ユーザーの側で所望の電流の大 きさを設定又は選択することができる。以下で説明する回路は、所望の電流を処 理の変動、電源の変動及び温度変化とはほぼ無関係にさせる。

図３は、バスシステム１０について好ましい電圧レベルＶ。８（すなわち、■、 。

１．）及び■。、を示す。ｖｏｌ、ｌ−高電圧レベル−は約２．５ボルトである 。■。、−低電圧レベル−は約１．９ボルトである。基１！電圧は約２．２ボル トである。電圧スイングは約０．６ボルトである。一実施例の場合、ＶｏＨ電圧 は論理Ｏ状態を表わし、■。ＬＴｉ圧は論理１状態を表わす。

別の実施例の場合には、Ｖｏイ電圧は約２．５ボルト、ｖ、、電圧は約２．０ボ ルト、電圧スイングは約Ｏ１５ボルト、基準電圧は２．２５ボルトとなっている 。

以下にさらに詳細に論じるように、ユーザーが所望の電流を選択することにより 、終ａｍ圧■１０．を変化させ且つ低電圧Ｖ。Ｌを選択又は設定することが可能 である。

ｖＯ８が論理Ｏ状態であると仮定すれば、これは、対応するマスク又はスレーブ が論理Ｏ信号をバス３０の対応する回線へ送り出すことを望む場合に電流モード ドライバは「オフ」　（すなわち、非導通）状態になることを意味している。■ 。。

が論理１状態であるとすれば、これは、対応するマスク又はスレーブが論理１信 号をバス３０の対応する回線へ送り出すことを望む場合に電流モードドライバは ｒオン」　（すなわち、導通）状態になることを意味している。

図４は、電流モードドライバ＋００のブロック線図である。ドライバ１００は、 マスク１１とスレーブ１２ａ−１２ｎで見出される複数の電流モードドライバの １つを代表している。

図４では、ドライバ１００は出力バッド１１０を介してデータ伝送路１１１に結 合している。データ伝送路１１１はバス３０のデータ伝送路３２の中の１本であ る。伝送路Ｉｌｌは、一端にある終端抵抗器１１２を介して終端電圧Ｖ　１６１ １１に結合している。終端抵抗器１１２は抵抗器２０の中の１つである。

ドライバ１００は出力トランジスタアレイ１０１を含む。トランジスタアレイ１ ０１は５つのトランジスタＩｏｔａ−１０１ｅから構成されている。別の実施例 の場合には、トランジスタアレイ１０１は６つ以上又は４つ以下のトランジスタ を含んでいても良い。たとえば、トランジスタアレイ１０１は８つのトランジス タを含んでいても良い。

一実施例では、トランジスタアレイ１０１のトランジスタ１０１ａ〜１０１ｅは ＮチャネルＭＯ３）ランジスタである。

トランジスタアレイ１０１のトランジスタ１０１８〜１０１ｅは接地点と出力バ ッド１１０との間に並列に結合している。トランジスタ１０１ａ＝１０１ｅはそ れぞれ異なる幅を有する。トランジスタＩｏｔａ−１０１ｅの幅は２進関係によ って決定される。このことは図４にＩＸ、２Ｘ、４Ｘ、８Ｘ及び１６Ｘの指示に よって示されて埴る。記号「×」は「倍」を意味している。たとえば、トランジ スタ１０１ｂの幅はトランジスタ１０１ａの幅の２倍である。トランジスタ１０ １ｃの幅はトランジスタ１０１ｂの幅の２倍である。

トランジスタ１ｏ１ａ−１０１ｅは、電流を接地させるための経路を形成するた めに使用される。トランジスタＩｏｔａ〜１０１ｅのうち１つ又は２つ以上がタ ーンオンされると、オンしたそれぞれのトランジスタを通って電流が流れる。

その電流の流れによって、抵抗器１１２の両側に電圧降下が起こる。その結果、 バス３０の回［１１１の電圧は低下する。トランジスタ１０１ａ〜１０１ｅが全 てオフすると、トランジスタ１０１を通って電流は全４流れな〜）＃これは、抵 抗器１１２を通って電流は流れず、従って、抵抗器１１２の両側に電圧降下はな いということを意味している。そのため、トランジスタ１０１ａ−１０１ｅが全 てオフされたときには、バス３０の回Ｍｉ１１に終端電圧Ｖｔ、、、が現れる。

従って、トランジスタ＋０１はバス３０の回線Ｉ１１に関して電流と電圧を制御 するために使用される。トランジスタ１ｏ１ａ〜１０１ｅの様々な組合わせをタ ーンオンすることによって、バス３０の回線１１１に関して様々な電流と電圧が 得られるのである。

一実施例の場合、トランジスタアレイ１０１が調整できる最大電流はＩ　＆ＩＡ Ｘである。トランジスタＩｏｔａはＩ　ＭＡＸ電流の１／３１に寄与し、トラン ジスタ１０１ｂはＩ　ＭＡＸ電流の２７３１に寄与し、以降も同様である。トラ ンジスタ１０１ａ〜１０１ｅの各々が寄与する電流は出力パッド１１０に集合す るので、異なる所望の電流を相灯的に正確に供給するために、ドライバ１００が 供給しうる所望の電流をＯからＩ　ＮＡＸまでの３２の個別のステップを経て変 化させることができる。これは、トランジスタ１０１ａ−１０１ｅの様々な組合 わせをターンオンすることによって実行される。

別の実施例においては、トランジスタｌ０Ｉａ−１０１ｅは２の倍数以外の幅の 比ををする。たとえば、トランジスタ１０１ａ〜１０１ｅを対数幅比（すなわち 、ＩＸ、２Ｘ、５Ｘ、ＩＯＸ及び２０×）により決定しても良い。別の例として は、トランジスタ１０１８〜１０１ｅの幅を整数列（すなわち、ＩＸ、２Ｘ。

３Ｘ、４Ｘ及び５×）によって決定しても良〜）、ｌ−実施例では、ドライバ１ ００は最悪の場合の動作条件の下でも約３５ミリアンペアの定電流を供給すべき である６１ミクロン（「１μＪ）ＭＯＳテクノロジーにおいては、トランジスタ アレイｌＯ１を構成している全てのトランジスタ１０１ａ＝１０１ｅの全体の幅 を約４００マイクロメートル（「μｍＪ）とすべきである。従って、一実施例で は、トランジスタアレイ１０１の最小のトランジス月０１ａの幅を約１２．９μ ｍ（すなわち、４００μｍ／３１）とすべきである。

図５は、８ＭＯ３）ランジスタのドレイン−ソース間電圧Ｖｏｗ及びゲート−゛ ノース間電圧■。、、に関するドレイン電流の関係を示す。適切な条件の下で動 作されると、８ＭＯ９）ランジスタは相対的に好適な電流源として活動する。ド レイン−ソース間電圧が最小レベル（たとえば、線９４により示す）より高く保 持されている限り、ドレイン電流は一定であり、本質的にはＶＤ、電圧とは無関 係である。

従うて、バス電圧レベルを十分に高くなるように選択する限り、単純なＮＭＯＳ トランジスタは十分に電流源として動作する。それにもかかわらず、電圧レベル が大きくなるほど、トランジスタがオン状態にあるときの電力消費は多くなる。

従って、電流モード動作と電力？ｒｌ費との平衡を保たなければならな〜）。た とえ＆１図５に示すように線９４及び９５によって規定される範囲は、（電圧ス イング中に消費される電力を最小にするために）■。８を最小限に抑えつつ、（ 電流をｖ、９とは無関係にするために）■。６を最小レベルよりは高く維持する 。

図４に戻って参照すると、ドライバ１００は出力論理回路１０２をさらに含む。

論理回路１０２は５つのＮＡＮＤゲート１０２ａ−１０２ｅと、５つのイア７＜ −タ１０６ａ〜１０６ｅとを含む。ＮＡＮＤゲー）１０２ａ〜１０２ｅの各々の 出力端子は、インバータ１０６ａ＝１０６ｅのうち対応する１つのインノ（−夕 の入力端子に結合している。インバータ１０６ａ〜１０６ｅの各々の出力端子は トランジスタｌ０１ａ−１０１ｅうち対応する１つのトランジスタのゲートに結 合している。たとえば、ＮＡＮＤゲー）　１０２ａの出力端子はイン／＜−夕１ ０８ａζこ結合し、ＮＡＮＤゲート１０２ｂの出力端子はインバー１０６ｂに結 合して〜亀る。

ＮＡＮＤゲート１０２ａ−１０２ｅの各々は２つの入力端子を含む。ＮＡＮＤゲ ー）１０２ａ−１０２ｅの各々の一方の入力端子は信号＆ｇ１０４を介して出力 信号（すなわち、駆動レベル）を受信する。ＮＡＮＤゲート１０２ａ〜１０２ｅ の各々の他方の入力端子は信号線１０３ａ〜１０３ｅのそれぞれ対応する１つの 信号線を介して電流制御装置Ｚｉｌ　２０に結合している。

−実施例では、信号線１０４の駆動レベル信号は出力ドライバ１００を設けてい る各々のマスク又はスレーブの他の回路から来る。たとえば、出力ドライバ１０ ０がスレーブ１２ａにあり且つスレーブ１２ａはＤＲＡＭを含む場合、駆動レベ ル信号線１０４はＤＲＡＭのメモリアレイからの出力信号に結合する。別の例と しては、出力ドライバ１００がマスタ１１にある場合には、駆動信号レベル線１ ０４はマスク１１のエンジン（たとえば、マイクロプロセッサ）からの出力信号 に結合する。

（ゲート１０２ａ−１０２ｅ）の各ＮＡＮＤゲートと、（インバータ１０６ａ〜 ＋０６ｅの）それぞれ対応するインバータとは、ＮＡＮＤゲートに対する入力に 関してＡＮＤ論理機能を実行する。

別の一実施例においては、論理回路１０２はＮＡＮＤゲートの代わりに５つのＡ ＮＤゲートを有し、各ＡＮＤゲートはトランジスタ１０１ａ〜１０１ｅのうち対 応する１つのトランジスタのゲートに結合している。

好ましい一実施例では、マスクごと、スレーブごとに１つの電流制御装置１２０ がある。たとえば、マスタ１１は１つの電流制御装置を含み、スレーブ１２ａは 別の電流制御装置を含み、スレーブ＋２ｂはさらに別の電流制御装置を含む等々 となっている。

ところが、その実施例では、マスクごと、スレーブごとに、１１組の出力トラン ジスタと出力論理回路がある。たとえば、マスク１１は１１組の出力トランジス タｌｏｔと出力論理回路１０２−バス３０の伝送路ごとに１組−を含む。スレー ブ１２ａは別の１１組の出力トランジスタと出力論理回路−バス３０の伝送線ご とに１組−を含む。各々のマスク又はスレーブの中では、そのマスク又はスレー ブの特定の電流制御装置の出力端子１０３ａ〜１０３ｅは、その特定のマスク又 はスレーブに関わる１１組の出力論理回路の各々に結合している。たとえば、電 流制御袋！［１２０がマスタ１１にある場合、電流制御装置１１２０の出力端子 １０３ａ〜１０３ｅは出力論理回路１０２のみならず、出力論理回路１０２に類 似する他のＩＯ＆［Ｉの出力論理回路にも結合している。そこで、マスタ１１は 合わせて１１組の出力トランジスタと、１１組の出力論理回路とを有することに なるであろう。バス３０の伝送路ごとに１組の出力トランジスタ（及び出力論理 回路）がある。１つの電流制御装置１２０と、１ｆｆｌの出力トランジスタ１０ １及び出力論理回路＋０２との組合わせが１つの出力ドライバになると考えられ る。１つの電流制御装置１２０と、１１組の出力トランジスタ及び出力論理回路 とは１１個の出力ドライバを構成する。１１個の出力ドライバは１つの電流制御 装置１２０を共有（且つ共用）する。

別の実施例においては、マスクごと、スレーブごとに１１個の電流制御装置があ る。たとえば、マスク！ｌは１１個の電流制御装置を有するであろう。その別の 実施例では、各電流制御装置は特定の１本の伝送路と関連する独自の特定の出力 論理回路に個別に結合するであろう。その別の実施例では、１１組の出力トラン ジスタ（及び出力論理回路）が単一の電流制御装置を共用することはないであろ う。その代わりに、各組の出力トランジスタと出力論理回路は独自の関連する電 流制御装置を訂するであろう。

図４の実施例に示すＮＡＮＤゲート１０２ａ〜１０２ｅの各々と、インバータ１ ０６ａ−１０６ｅのうち対応する１つのインバータとによって、トランジスタア レイ１０１のうち対応する１つのトランジスタをターンオン、ターンオフできる 。従って、論理回路１０２はバス３０の伝送路１１１の電圧レベルに関して制御 機能を実行する。たとえば、信号線１０４に結合する出力信号が論理ロー信号で あるとき、ＮＡＮＤゲート１０２ａ〜１０２ｅとインバータ１０８ａ　〜１０６ ｅはトランジスタ１０１８〜１０１ｅの各々をオフし、その結果、伝送路１１１ を通る電流の流れを遮断する。これに反し、信号線１０４に結合する出力信号が 論理ハイ信号であるときには、トランジスタＩｏｔａ−＋０１ｅのオン、オン状 態は対応する信号１ｉ１１０３ａ”＋０３ｅの信号によって決まる。

電流制御装置１１１２０は、既存の動作条件の下でトランジスタ１０１ａ〜１０ １ｅのどの組合わせが伝送路１１１に所望の電流をもたらすかを決定するために 、基準電流を使用する。制御装！１１２０は信号線１０３ａ〜１０３ｅを介して ５ビツト２進論理値を論理回路１０２へ出力する。トランジスタ１０１ａ〜１０ １ｅの中の１つ又は２つ以上のターンオンを制御するために、５ビツト値を信号 線１０４の出カイ３号とＡＮＤ演算する。たとえば、電流制御装置１１２０が信 号！１１０３ａ−１０３ｅを介してｒｏｏｌｏｏＪ　２進論理値を論理回路ｉ０ ２に印加すると、ＮＡＮＤゲート１０２ｃは駆動レベル１０４が論理的にハイで あるときに論理ロー信号をインバータ１０６ｃへ出力し、その結果、トランジス タ１０１ｃのゲートに論理ハイ信号が印加される。これはトランジスタ１ｏｌｃ をターンオンし、そこで、トランジスタ１０１ｃは伝送路１１．１からの電流が 接地する経路を形成する。それにより、抵抗器１１２の両側に電圧降下が発生す る。その結果、バス３０の伝送路１１１の電圧は低くなる。ところが、他のトラ ンジスタ１０１ａ−１０１ｂ及びｌ０１ｄ−１０１ｅは、信号１ａ１０３ａ＝１ ０３ｅを介して論理回路１０２へ送信される論理Ｏ値によってターンオフされる 。

一実施例では、図４の電流制御装置１２０は抵抗器基準電流制御装置である。

別の実施例においては、電流制御装置１２０はコンデンサ基準電流制御装置であ る。

ドライバｌＯＯにより供給される電流は電源の変動、プロセスの変動及び温度変 化とはほぼ無関係である。

図６は、図４の電流制御装置１２０の一実施例である電流制御装置３２０の回路 図である。図６の電流制御装！２２３２０は抵抗器基１１！電流制御装置である 。

一実施例では、電流制御装ｆｆ１３２０はマスタ１１の中にあるドライバ１ｏｏ の一部である。電流制御装置３２０は外部抵抗器３１に接続しているので、電流 制御装置１３２０はスレーブ１２ａ−１２ｎではなく、マスタ１１で使用するの に特に適している。一実施例では、マスタ１１はマイクロプロセッサであり、回 路基板には、マスクの隣に配置すべき外部抵抗器のための余地はある。一実施例 の場合、スレーブ＋２ａ〜１２ｎは互いに密接して位置しており、外部回路のた めの余地は少ない。

しかしながら、別の実施例においては、電流制御装置３２０はスレーブ１２ａ〜 １２ｎの１つの中にあるドライバ１００の一部である。

外部抵抗器３１は、伝送路１１１の所望の電流の値を設定するために使用される 。外部抵抗器３１はＶ　ｔ、、ゆ終端電圧と、ノード１３０とに結合している。

外部抵抗器３１はドライバ１００の外部且つマスタ１１の外部に位置している。

一実施例では、外部抵抗器３１の抵抗値は５Ｒである。しかしながら、ユーザー は希望する玉抗器３１の特定の値を選択することができる。

別の実施例では、外部抵抗器３１はユーザーが制御可能である可変抵抗を有する 。

電流制御装置！３２０はトランジスタアレイ１２７をさらに含む。トランジスタ アレイ１２７はノード１３０に結合している。トランジスタアレイ１２７は図４ のトランジスタアレイ１０１に類似している。トランジスタアレイ１２７は、ト ランジスタアレイ１０１と同じグイである。トランジスタアレイ１２７とトラン ジスタアレイ１０１は同じスレーブ又はスレーブの中にある。トランジスタアレ イ１２７とトランジスタアレイ１０１の相違点は、トランジスタアレイ１２７中 のトランジスタ１２７ａ＝１２７ｅの各々の幅がトランジスタアレイ１０１のト ランジスタ１０１ａ−１０１ｅの中の対応する１つのトランジスタの幅の十分の −であるということである。この１０：１のスケーリングは、電流制御装置内部 の電力消費を減少させるために実行される。加えて、この倍率はトランジスタア レイ１２７のサイズを最小にするのに役立つ。トランジスタアレイ１２７の抵抗 を抵抗器３１の抵抗で除算すると、トランジスタアレイ１０１の抵抗を図４の抵 抗器１１２の抵抗で除算することにより生成される商の２倍の商が得られる。従 って、抵抗器３１とトランジスタアレイ１２７は、抵抗器１１２とトランジスタ アレイ１０１と比較して、２：１の倍率を形成する。

別の実施例では、トランジスタ１２７ａ〜１２７ｅの各々の輻はトランジスタ１ ０１ａ−１０１ｅの対応する１つのトランジスタの幅の十分の−より大き々ても 、小さくても良い。

電流制御装！１３２０は、ノード１３０に結合する比較器１２９をさらに含む。

比較器１２９は基準電圧■１６．を受信するようにも結合している。比較器１２ ９の出力端子は出力論理１３１に結合し、出力論理１３１はカウンタ１３３に結 合している。出力論理１３１はカウンタ１３３の始動、停止及び初期設定を制御 する。カウンタ１３３からの最終カウントはラッチ】３５を介して（図４の）ド ライバ１００の論理回路１０２に供給される。

カウンタ１３３の出力端子は信号線１３７ａから１３７ｅを介してトランジスタ １２７ａ−１２７ｅのゲートに結合している。カウンタ１３３の出力は信号線１ ３７ａ−１３７ｅを介してラッチ１３５にも印加される。そこで、ラッチ１３５ はカウンタ１３３の最終カウントを信号線１０３ａ−］０３ｅを介して（図４の ）論理回路＋０２の各々のＮＡＮＤゲート１０２ａ〜１０２ｅに供給する。カウ ンタ１３３の出力はトランジスタ＋２７ａ−１２７ｅのオン、オフ状態も信号線 １３７ａ＝１３７ｅを介してそれぞれ制御する。カウンタ１３３の出力は２進形 懇である。たとえば、カウンタ１３３がｒｏｏｌｏｌＪ　（すなわち、１０進数 で５）の最終カウントに達すると、トランジスタ＋２７ａ及び１２７Ｃはターン オンし、トランジスタ１２７ｂ及び１２７ｄ〜１２７ｅはターンオフする。

カウンタ１３３が当初は全て「０」の状態を出力するように設定されると、トラ ンジスタアレイ１２７のトランジスタ１２７ａ−１２７ｅは当初は全てターンオ フすることになる。ノード１３０はＶ、、、、電圧までプルアップされる。そこ で制御論理１３１はカウンタ１３３のカウントを開始させる。カウンタ１３３が ２進形態で１をカウントしたとき、カウンタ１３３の出力はトランジスタ１２７ ａをターンオンする。トランジスタ１２７ａを通って流れる電流によって、抵抗 器３１の両側に電圧降下が起こる。ノード１３０の電圧はトランジスタアレイ１ ２７を通って流れる電流■。によって決まる。次に、ノード１３０の電圧がＶ、 、。

電圧より低くなったか否かを判定するために、比較器１２９でノード１３０の電 圧を■１．．電圧と比較する。低くなっていれば、比較器１２９の出力はフリッ プし、カウンタ１３３はカウントを停止する。低くなっていなければ、カウンタ １３３はカウントを継続する。カウンタ１３３が２進形態で２のカウントに達す るト、トランジスタ１２７ｂはターンオンする。トランジスタ１２７ｂを通って 流れる７４流は２倍になり、それによりノード１３０の電圧はさらに降下するの で、抵抗器３１の両側の電圧は増加する。カウンタ１３３が３のカウントに達す るとトランジスタ１２７ａ及び１２７ｂは共にターンオンする。ノード１３０の 電圧がｖ、、、ｉ圧に到達するまで、カウンタ１３３は制御論理１３１の制御の 下でカウントする。

電流を確定し且つ制御することができる手段はカウンタ１３３の他にもある。

たとえば、所望の電流Ｉを確定し且つ設定するために、逐次近次を実行する論理 回路を使用できるであろう。

一部ｍ例では、カウンタ１３３はバス３０のクロックの速度と等しい速度でカウ ントする。言いかえれば、カウンタ１３３はバスシステム１０のクロック３５に より供給される周波数でカウントするのである。

ノード１３０の電圧がＶ、、、ａ圧しベルより低下し始めたとき、カウンタ１３ ３はカウントを停止する。そこで、比較器１２９の出力はフリップし、それによ り制御論理１３１はカウントを停止する。トランジスタ１２７ａ〜１２７ｅの特 定の組合わせは、ノード１３０の電圧をＶｌｏ、電圧よりわずかに低くさせるこ とができる電流Ｉ。を供給する。カウンタ１３３の最終カウントは、電流■。が ノード１３０の電圧を■７０．とほぼ等しくさせるように、トランジスタ１２７ ８〜１２７ｅの特定の組合わせを導通させる。次に、最終カウントをラッチ１３ ５によってラッチし、論理回路１０２に結合して、トランジスタアレイ１０１の トランジスタＩｏｔａ〜１０１ｅの同じ組合わせをターンオンする。このように 、伝送路１１について所望の電流■を正確に設定することができる。所望の電流 Ｉが抵抗器＋１２を通って流れるとすれば、伝送路１１１について所望の低電圧 ■。４をも正確に設定できる。

たとえば、カウンタ１３３が（２進形態で）ｒｏｏｌｌｌＪのカウントでカウン トで停止した場合、トランジスタ１２７ｄ〜１２７ｅは信号１１１３７ｄ−１３ ７ｅを介して論理ロー信号を受信するが、トランジスタ１２７８〜１２７ｃは信 号線１３７ａ〜１３７ｃを介して論理ハイ信号を受信する。従って、トランジス タ１２７ａ〜１２７ｃはターンオンし、トランジスタ１２７ｄ〜１２７ｅはター ンオフする。この時点で、トランジスタ１２７ａ〜１２７ｃによって供給される 所望の制御電流■。は、ノード１３０の電圧がＶ　、　、　ｔとほぼ等しくなる ようなものである。

トランジスタ１０１ａ”１Ｏ１ｅ（図４）の幅はトランジスタ１２７ａ　〜１２ ７ｅに関してＩＯ：１でスケーリングされており且つ抵抗器３１及び１１２は５ ニ１でスケーリングされているため、カウンタ１３３のカウントは、伝送路１１ １に所望の電流１を供給するためにトランジスタ１０１ａ〜１ｏ１ｅの同じ組合 わせをターンオンすることができる値を表わす。終端抵抗器］１２を通って電流 が流れれば、所望の電流■は伝送路１１１にＶ。Ｌ電圧を出現させる。

別の実施例においては、カウンタ１３３を全て「１」の状態に初期設定する。

カウンタ１３３が当初全て「１」の状態を出力するように設定さゎるど、トラン ジスタアレイ１２７のトランジスタ１２７ａ−１２７ｅは当初は全てターンオン する。ノード１３０はｖ、、、ｉ圧より低くまでプルダウンされる。そこで、制 御論理１３１はカウンタ１３３にカウントダウンを開始させ、それにより、カウ ンタ１３３のカウントに従ってトランジスタ！２７ａ−１２７ｅの一部をターン オフする。カウンタ１３３は、ノード１３０の電圧がＶｌ、、電圧に達するまで カウントを継続し％Ｖ１１１＋に達した時点で、比較器１２９は制御論理１３１ へ論理ハイ信号を発行する。次に、制御論理１３１はカウンタ１３３にカウント を停止させる。

抵抗器３１と図６のトランジスタアレイ１２７の抵抗は、図４の抵抗器１１２と トランジスタアレイ１０１の抵抗に関して２：１の倍率で設定されているため、 カウンタ１３３のカウントは％Ｖ１１１１を中心として対称形のスイングを得る ためにトランジスタアレイ１０１が抵抗器１１２の両側に２　（Ｖ、、、、−Ｖ 、、、）　の電圧降下を発生させるようなものである。

ラッチ１３５の出力が大半の時間にわたって最適カウンタ値に近いが又はその値 であるように制御論理１３１とカウンタ１３３を設！＋できることを理解すべき である。一実施例では、測定を規則的な間隔で実行するーたとえば、１ミリ秒ご とに１回の測定を実行する。通常は、これで温度変化を十分に追跡しつる。

電流制御装置３２０のトランジスタアレイ１２７とトランジスタ１０１　（図４ ）は同一のチップにあるので、それらの出力電流は互いに追跡し合い、その結果 、トランジスタアレイ１０１の出力電流（すなわち、所望の電流りは処理の変動 、電源の変動及び温度変化とはほぼ無関係になる。

図７は、コンデンサ基準制御装置４２０の回路図である。キャパシタンス基準制 御装置４２０は、図４の電流制御装ｒ１１１２０の別の実施例である。一実施例 では、コンデンサ基準制御装！＋！１４２０はスレーブ１２ａ−１２ｎの１つに ある電流ドライバ１００の一部である。コンデンサ電流制御袋ｆｆ１４２０は外 部Ａフチフジ区抗器を必要としないので、フンデンづ基準電流制御装ｒ１１４２ ０はスレーブ１２ａ−１２ｎの各々に特に適している。コンデンサ基準電流制御 装置１４２０はその代わり１こオンチップコンデンサを使用し、それで、ビンや オフチップフンボーネる。

ところが、別の実施例におＩＩＡでは、コンデンサ基準制御装！１４２０はマス タ１１の中にあるドライバ１００の一部である。

図７では、ユーザーが図４の伝送路１１１の所望の電流の値を設定できるように するために、コンデンサモレ伺６３が設けられている。コンデンサ基準電流制御 装置１４２０は、コンデンサモレ伺６３を０ボルトがらＶ、、、電圧までランプ させるのに要する時間の測定に基づいている。電流ランピングコンデンサモレ伺 ６３が伝送路１１１の所望の電流に比例する場合、Ｖｇｍｌに到達するのに要す る時間は所望の電流と、温度と、電圧とによって決まる。

図７において、制御装置Ｅ１４２０はＰチャネルトランジス月５１及び１５２と 、Ｎチャネルトランジスタ１５３とにより形成される電流ミラー回路を含む。電 流ミラー回路はトランジス月５３により供給されるプノげウン電流を取り上げ、 トランジス月５３の電流のＩ　／　ｍに比例するプルアップ電流に比例する。ト ランジス月５１はトランジス月５２の幅のｍ倍の幅ををする。電流ミラー回路は コンデンサモレ伺６３の充電源として動作する。トランジスタ１５３は最小サイ ズのトランジスタ１０１ａのプルダウン能力を模倣している。トランジスタ１５ ３は、トランジスタアレイ１０１のトランジスタｌ０１ａの幅と等しい幅ををす る。トランジスタ１５３はトランジス９１０１ａと同じチップ（すなわち、同じ グイ）に製造されている。電流ミラー回路の出方端子はコンデンサモレ伺６３と 、比較器１５５の一方の入力端子とに信号線１６７を介して結合している。

電流ミラー回路の機能は、コンデンサモレ伺６３について要求されるコンデンサ のサイズを縮小するように、コンデンサモレ伺６３を充電する電流を減少させる ことである。従って、ｍを、コンデンサアレイ１６３で要求されるコンデンサの サイズを縮小するための倍率と呼ぶことができる。

コンデンサアレイ１６３は５つのコンデンサ１９１ａから１９１ｅを含む。コ、 　ンデンサ１９１ａ＝１９１ｅの各々は伝送ゲート】９２ａから１８２ｅの中の １つを介して信号ｔ９１６７に結合している。伝送ゲート１９２ａ〜１９２ｅは レジスタ設定回路＋６５を形成する。伝送ゲー）１９２ａ＝＋９２ｅの各々は、 ＲＥＧ、からＲＥＧ５信号のうち１つを相補形式で受信する。たとえば、伝送ゲ ート１９２ａはＲＥＧ、信号とに丁π１信号とを受信する。■「引信号はＲＥＧ 。

信号の反転バージ鍔ンである。ＲＥＧ信号は、（図１の）マスタ１１がらレジス タ設定値Ｋを受信するレジスタ４２２から供給される。

伝送ゲート１９２ａ−１９２ｅの各々はＰチャネルトランジスタと、Ｎチャネル トランジスタとを含み、コンデンサ１８３の各々のコンデンサを充電、放電する ための切り賛え自在経路をを形成している。伝送ゲート１９２ａ−１９２ｅの各 々のオン状態とオフ状態は印加されるＲＥＧ信号によって決まり、このＲＥＧ信 号自体はレジスタ設定値Ｋによって決まる。従って、信号ａ１６７に接続するキ ャパシタンスは制御可能なのである。

制御装置１２０は、信号１９１６７と接地点との間に結合する放電トランジスタ １７１をさらに含む。放電トランジスタ１７１のオフ状態とオフ状態は制御論理 １５７によって制御される。

制御論理１５７は比較器１５５の出力を受信し、カウンタ１５９にカウントを開 始させる。カウンタ１５９は５ビブト２進論理値を信号線１７９ａ〜１７９ｅを 介してラッチ１６１へ出力する。そこで、ラッチ１６１は、所望の電流を供給す るために、論理回路１０２ヘラツチ値を印加して、図４のトランジスタ１０１８ 〜ｌ０Ｉｅの特定の組合わせをターンオンする。カウンタ１５９の出力のラブラ ンプを制御するために、制御論理１５７は信号線１７７を介してラッチ１６１に も結合している。

動作中、制御論理１５７は、放電トランジスタ１７１をターンオフするときに、 カウンタ１５９にカウントを開始させる。比較器１５５の出力が１つの状態が別 の状態にフリップしたとき、カウンタ１５９はカウントを停止する。そこで、カ ウンタの最終カウントをラッチ１６１にロードする。

コンデンサアレイ１６３の中の最小のコンデンサ１９１ａのキャパシタンスを次 の式に従って確定することができる。

文字ｎは、カウンタ１５９が比較器１５５からのトリガ信号を受信した後のカウ ンタ１５９の最終カウント値を表わす。文字ｍは、電流ミラーに関する倍率を表 わす（すなわち、トランジスタ１５１はトランジスタ１５２の幅のｍ倍の幅を育 する）。１ｃｍ＝＋−はカウンタ１５９がカウントする速度を表わし、一実施例 では、これは（図１の）信号線１６のクロブク信号の速度である。一実施例にお いては、Ｌａｙｅｒｓは１サイクル当たり４ナノ秒である。文字ｉは、トランジ スタ１５３を通って流れる電流を表わす。Ｋは２進レジスタ設定と等価の１０進 数を表わす。先に述べた通り、Ｋはユーザー側で制御可能である。Ｋの２進値は 伝送ゲート１９２ａ＝１９２ｅを制御し、コンデンサ１９１ａ−１９１ｅの中の どれが信号線１６７に接続するかを確定する。

電流制御装置４２０は式（１）の左側をほぼ一定に保持する。ｉ・ｎは伝送路１ １１における総電流である。電流制御装置！１４２０があるため、所望の電流Ｉ は１１１ｎに等しい。これは、トランジスタ１５３を通って流れる電流ｉが温度 、処理又は電源の変動によって減少すると、それに従ってｎは増加することを意 味している。

一実施例では、最大電流Ｉ　ＮＡＸは３５ミリアンペアである。むしろ、ＩＮＡ Ｘは最大絶対電流ではない。Ｉ　ＮＡＸは調整される最大電流である。Ｋが３１ 　（ｔｏ進数）であるとき、これは全ての伝送ゲート１９２ａ”１９２ｅがター ンオンすることを意味し、そのこと自体はコンデンサ１９１ａ〜１９１ｅの各々 が信号線１６７に接続して〜）ることを意味する。すなわち、Ｋが３１と等しい とき、伝送路１１１の総電流１ＩＩｎは３５ミリアンペアであるＩ　ＭＡＸに等 しい。最大電流ｉ・ｎが３５ミリアンペアであり、サイクル時間は４ｎｓｓ　Ｖ ｖ−ｒは２．２ボルト、倍率ｍは２０且つＫは３１であるとき、次の式は真であ る：Ｃ＝　０．１ｐＦ　（２） コンデンサ１９１ａ−１９１ｅのキャパシタンスが２進関係ＩＣ，２Ｃ，４Ｃ、 ８Ｃ及び１６Ｃによって決定されるものとすれば、コンデンサアレイ１６３の総 牛ヤバシタンスは： Ｃ７゜？、、＝ＩＣ＋２Ｃ＋４Ｃ＋８Ｃ＋１８Ｃ＝３ＩＣ（３）に等しい。

キャパシタンスＣの値は０．１ｐＦであるので、次のことは真である：Ｃｔｏｔ ＡＬ＝３１　＠０．　１　ｐＦ＝３．　１　ｐＦ　（４）本発明の一実施例では 、この３．ｌｐＦである総キャパシタンスはオンチップコンデンサアレイ１６３ について妥当な総キャパシタンスである。

いくつかの実施例においては、Ｋの値をユーザーによって前もって計算できるよ うに、式１の右側は製造中及び使用中に十分に調整される。

コンデンサ１９１８〜１９１ｅの各々のキャパシタンスは製造中に変動すること もあり、所望の値とは同一でないこともあるので、キャパシタンスＣの変動を補 正するために、レジスタ設定に値を校正するのはａ用である。これは、以下に説 明する校正プロセスいよって実行される。

図８は、図７の電流制御袋＋１４２０についてレジスタ設定値Ｋを校正するプロ セスを示す。校正は（図１の）マスタ１１の外部で実行される。

図８を参照すると、マスク■１はパケットを送信することによりスレーブ１２ａ −１２ｎと通信する。マスタ１１は、ステップ２００で、初期に値を０に設定す ることにより校正プロセスを開始する。ステップ２０１で、マスタ１１は校正に 値を必要とするスレーブへパケットに入れてＫ（ｍを送信する。スレーブは、Ｋ 値を設定し且つバス３０の特定の伝送路１１１に電流及び低電圧■。、を誘導す るために、ドライバ１００と電流制御装置４２０にに値を供給する。次に、スレ ーブは別のパケットをマスタ１１へ送信して戻す。ステップ２０２では、マスク ｌｌはパケットの低電圧Ｖ０．を測定する。マスタ１１は人力サンプラを使用し てそれを実行する。ステップ２０３で、マスタｌ！はサンプリングしたＶ。Ｌを Ｖｌ、。

と比較し、■。１がＶ、、、以下であるか否かを判定する。■、、以下でなけれ ば、ステップ２０７で、Ｋ値を１増加させ、プロセスはステップ２０１に戻り、 そこで、マスタ１１は更新後のに値をスレーブへ送信する。Ｖ、Ｌが■７．．電 圧以下であれば、ステップ２０４でに値を２倍である。２倍のに値はＶｌ、を中 心とじて対称の電圧スイングを発生させる。ステップ２０５では、校正流のＫを マスタ１１からスレーブへ送信し、プロセスはステップ２０６で終了する。

一実施例では、Ｋを校正プロセスの一部として直線的に増分する。別の実施例の 場合には、Ｋに関する２進探索を校正プロセスの一部として実行する。

別の実施例では、ステップ２００で、初期に値を初期■。１圧をＶ□、より低く させる値に設定することができる。この代替実施例においては、ステ、プ２゜３ で、マスタ１１はサンプリングしたＶ。ＬをＶ、、、電圧と比較して、Ｖ　ＯＬ が■７．。

以上であるか否かを判定する。ＶＯＣがＶ　ｔ　ｍ　ｒ以上でないならば、ステ ップ２０７でに値を減少させ、ステップ２０１がらプロセスを繰り返す。

図９は、電流モードドライバ２２０の回路図である。電流モードドライバ２２０ は本発明の代替実施例である。電流モードドライバ２２０は、抵抗器２３０を介 して電源に結合するバイポーラトランジスタ２２２を含む。トランジスタ２２２ は、ホストマスク又はスレーブがバス３ｏの伝送路１１１へ出力することを望む データを受信する。トランジスタ２２２はノード２３２を介して可変電流源２２ ６に結合している。

バイポーラトランジスタ２２４は伝送路１１１と、ノード２３２との間に結合し ている。トランジスタ２２４はＶＢＩＡＩＩＴｉ圧によってバイアスされる。一 実施例では、トランジスタ２２２及び２２４は共にバイポーラ接合トランジスタ である。

電流源２２６は電流制御装置１２２８にも結合している。電流源２２６の電流を 電流制御袋＠２２８により調整できる。

電流制御袋＠２２８と可変電流源２２６は、図４の電流側＋［１ｉ１１１２０の 出力と論理回路１０２により実行される機能に類似する機能を果たす。

動作中、データがトランジスタ２２２をターンオフする論理ロー信号であるとき 、電流は抵抗器１１２と、伝送路１１１と、トランジスタ２２４と、電流源２２ ６とを流れることができる。トランジスタ２２４は伝送路１１１がらの所望の電 流を受け取る。抵抗器１１２の両側に電圧降下があるならば、伝送路１１１に低 電圧信号が現れる。

トランジスタ２２２に印加されるデータが論理ハイ信号であるときには、トラン ジスタ２２２はターンオンする。抵抗６２３０は相対的に小さい抵抗である。

従って、トランジスタ２２２がターンオンすると、トランジスタ２２４のエミ。

りは終端電圧より大きい電圧を受けることになる。そのため、トランジスタ２２ ４は電流を導通しない。従って、伝送路１１１を通って電流は流れない。そこで 伝送路１１！には終端電圧と等しい高電圧が現れる。

図１Ｏは、電流モードドライバ２５０の回路図である。電流モードドライバ２５ ０は本発明の別の代替実施例である。電流モードドライバ２５０は、ノード２６ ２を介してバイポーラ接合トランジスタ２５８に結合する可変電流源２５２を含 む。トランジスタ２５８のゲートは、ホストマスク又はスレーブがバス回線１１ １、すなわち伝送路１１１へ出力することを望むデータを受信する。バイポーラ 接合トランジスタ２５４はノード２６２と、伝送路１１１との間に結合している 。

電流源２５２は電流制御装置２６０にも結合している。電流制御袋！１１２６０ は電流源２５２を通って流れる電流の量を調整できる。

電流制御装置２６０と可変電流源２５２は、図４の電流制御装置ｉ！＋２０と出 力論理手段により実行される機能に類似する機能を果たす。

動作中、トランジスタ２５８のゲートに印加されるデータが論理的にハイである とき、トランジスタ２５８はターンオンする。これによって、トランジスタ２５ ４のゲートは接地点に短絡し、その結果、トランジスタ２５４はターンオフする 。トランジスタ２５４がオフしているとき、伝送路ｔｘｔを通って電流は流れな い。従って、伝送路１１１には終端電圧が現れる。

電流制御袋ｒ！１２６０は電流源２５２を流れる電流を調整し、これはトランジ スタ２５４のベータ変化−すなわち、温度変化によって起こるトランジスタ２５ ４の利得の変化を補正する。

これに対し、トランジスタ２５８のゲートに印加されるデータが論理的にローで あるとき、トランジスタ２５８はターンオフする。これが起こると、電流源２５ ２は供給電圧の一部をトランジスタ２５４のゲートに出現させる。これはトラン ジスタ２５４をターンオンさせる。トランジスタ２５４がターンオンすると、電 流は抵抗器１１２と、伝送路１１１と、トランジスタ２５４と、抵抗器２５６と を通って流れる。抵抗器＋１２には電圧降下が現れ、伝送路ｉｔｔには低電圧が 現れる。

以上の明細書には、本発明をその特定の実施例に関連して説明した。しかしなが ら、添付の請求の範囲に記載するより広い趣旨から逸脱せずに様々な変形や変更 を実施しうることは明白であろう。従って、明細書及び図面は限定的な意味では なく、例示としてみなされるべきである。

ＦＩＧ、　３ ＦＩＧ、　５ １−一一一＋＋　−一−−Ｊ 閣！１ｇ損審輻牛 一、、−−―Ｎ、ＰＣＴ／ＵＳ　９３１０３００５フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、　ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、 　ＭＲ，ＮＥ、　ＳＮ。

ＴＤ、ＴＧ）、ＡＴ、ＡＵ、ＢＢ、ＢＧ、ＢＲ，ＣＡ。

ＣＨ，ＣＺ、　ＤＥ、　ＤＫ、　ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、ＫＰ、 ＫＲ，ＫＺ、ＬＫ、ＬＵ、ＭＧ、ＭＮ、ＭＷ、ＮＬ、Ｎｏ、ＮＺ、ＰＬ、ＰＴ、 Ｒ○、ＲＵ、ＳＤ。

ＳＥ、ＳＫ、ＵＡ、ＶＮ （７２）発明者　ローング、ウィギュ アメリカ合衆国　９５０１４　カリフォルニア州・カッパチーノ・オレンジ　ア ヴエニュ・１０４５０

Claims (1)

1. 【特許請求の範囲】 １．（Ａ）バスと接地点との問に結合して、バス電流を制御するトランジスタ手 段と； （Ｂ）トランジスタ手段に結合する制御回路と；（Ｃ）制御回路に結合して、ト ランジスタ手段を制御する制御装置であって、（Ｉ）（ａ）バスの所望の電流を 設定する設定手段と；（ｂ）設定手段に結合するトランジスタ基準手段とを具備 し、第１の電圧を供給する可変レベル回路と； （２）基準電圧を供給する電圧基準手段と；（３）電圧基準手段及び可変レベル 回路に結合して、第１の電圧を基準電圧と比較する比較手段と； （４）比較手段からのトリガ信号に応答し、出力端子が制御回路に結合して、そ の出力に従った方式でトランジスタ手段をターンオンする論理手段とを具備する 制御装置とを具備するバスの電流源回路。 ２．（Ａ）トランジスタ手段は複数のトランジスタから構成されており；（Ｂ） 制御回路は複数のトランジスタのゲートに結合する論理回路から構成されている 請求項１記載の電流源回路。 ３．トランジスタ手段はトランジスタから構成されている請求項１記載の電流源 回路。 ４．論理手段は、比較手段からのトリガ信号を受信するまでカウントするカウン タから構成されており、複数のトランジスタの特定の組合わせをカウンタのカウ ントに従った方式でターンオンするために、カウンタの出力端子は論理回路に結 合している請求項２記載の電流源回路。 ５．比較手段からのトリガ信号を受信すると、カウンタは最終カウントに設定さ れ、その最終カウントはラッチされ、且つ論理回路に結合するカウンタの出力は カゥンタのラッチされた最終カウントである請求項４記載の電流源回路。 ６．設定手段は外部抵抗器である請求項２記載の電流源回路。 ７．バスと接地点との間に結合する複数のトランジスタの各々の幅は互いの２進 倍数である請求項２記載の電流源回路。 ８．トランジスタ基準手段は複数のトランジスタから構成されている請求項１記 載の電流源回路。 ９．トランジスタ基準手段の複数のトランジスタの各々の幅は、バスと接地点と の間に結合する複数のトランジスタの各々の幅より相当に狭い請求項８記載の電 流源回路。 １０．設定手段は複数のコンデンサから構成されている請求項１記載の電流源回 路。 １１．トランジスタ基準手段は電流ミラー回路である請求項１０記載の電流源回 路。 三２．複数のコンデンサの各々のキャパシタンスは互いの２進倍数である請求項 １０記載の電流源回路。 １３．複数のコンデンサはユーザー設定可能方式でトランジスタ基準手段に結合 している請求項１０記載の電流源回路。 １４．設定可能な所望の電流は電源の変動、プロセスの変動及び温度変化とはほ ぼ無関係である請求項１記載の電流源回路。 １５．終端抵抗器を介して電源に結合しているバスに結合する電子装置の出力ド ライバにおいて、 （Ａ）バスと接地点との間に結合して、バス電流を制御する複数のトランジスタ と； （Ｂ）複数のトランジスタのゲートに結合する制御回路と；（Ｃ）制御回路に結 合して、複数のトランジスタを制御する制御装置であって、（１）電源に結合し て、所望の電流を設定する抵抗器手段と；（２）抵抗器手段と接地点との問に結 合する複数のトランジスタから構成され、可変電圧を供給するために、複数のト ランジスタは選択的にターンオンされるようなトランジスタ基準手段と； （３）可変電圧を受信するように結合し、その可変電圧を基準電圧と比較する比 較手段と： （４）カウンタと； （５）（ｉ）比較手段及び（ｉｉ）カウンタに結合して、可変電圧が基準電圧と ほぼ等しくなるようにトランジスタ基準手段の複数のトランジスタの特定の組合 わせがカウンタの出力によってターンオンされるまでカウンタにカウントさせる 制御論理とを具備し、バスと接地点との間に結合する複数のトランジスタの特定 の組合わせをターンオンするために、カウンタの出力は制御回路にも結合するよ うな制御装置とを具備する出力ドライバ。 １６．制御回路は論理回路から構成されている請求項１５記載の出力ドライバ１ ７．バスと接地点との間に結合する複数のトランジスタは５つのＮチャネル金属 −酸化膜半導体（ＮＭＯＳ）トランジスタから構成されており、５つのＮＭＯＳ トランジスタの各々の幅は互いの２進倍数である請求項１５記載の電子装置の出 力ドライバ。 １８．トランジスタ基準手段の複数のトランジスタは５つのＮＭＯＳトランジス タから構成されており、トランジスタ基準手段の５つのＮＭＯＳトランジスタの 各々の幅は、バスと接地点との間に結合する複数のトランジスタの５つのＮＭＯ Ｓトランジスタの各々の幅より実質的に狭い請求項１７記載の出力ドライバ。 １９．抵抗器手段は、終端抵抗器の抵抗の５倍の抵抗を有する抵抗器から構成さ れている請求項１５記載の出力ドライバ。 ２０．電子装置はマイクロプロセッサである請求項１５記載の出力ドライバ。 ２１．電子装置はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である請求 項１５記載の出力ドライバ。 ２２．電源は約２．５ボルトであり且つ基準電圧は約２．２ボルトである請求項 １５記載の出力ドライバ。 ２３．制御回路は複数の論理ゲートから構成されており、各論理ゲートは複数の トランジスタの中の対応する１つのトランジスタのゲートに結合している請求項 １５記載の出力ドライバ。 ２４．カウンタに結合して、カウンタのカウントをラッチし且つそのカウントを 制御回路に供給するラッチをさらに具備する請求項１５記載の出力ドライバ。 ２５．設定可能な所望の電流は電源の変動、プロセスの変動及び温度変化とはほ ぼ無関係である請求項１５記載の出力ドライバ。 ２６．終端抵抗器を介して電源に結合しているバスに結合する電子装置の出力ド ライバにおいて、 （Ａ）バスと接地点との間に結合して、バス電流を制御する複数のトランジスタ と； （Ｂ）複数のトランジスタのゲートに結合する制御回路と；（Ｃ）制御回路に結 合して、複数のトランジスタを制御する制御装置であって、（１）電源及び接地 点に結合し、所望の電流に比例する所定の値を有する電流を供給する出力端子を 有する電流ミラー手段と；（２）電流ミラー手段の出力端子に選択的に結合する 複数のコンデンサを有し、電流ミラー手段からの電流を受信し、その電流によっ て充電されたときに可変電圧を供給するコンデンサ手段と； （３）可変電圧を受信するように結合して、その可変電圧を基準電圧と比較する 比較手段と； （４）カウンタと； （５）（ｉ）カウンタ、（ｉｉ）比較手段及び（ｉｉｉ）電流ミラー手段の出力 端子に結合して、コンデンサ手段を可変電圧まで充電させ且つコンデンサ手段が 充電したときにカウンタにカウントを開始させ、可変電圧が基準電圧とほぼ等し いことを指示するトリガ信号を比較手段から受信するまで、カウンタにカウント させる制御論理とを具備し、カウンタのカウントに従った方式で複数のトランジ スタの特定の組合わせをターンオンするために、カウンタの出力端子は制御回路 に結合しているような制御装置とを具備する出力ドライバ。 ２７．制御回路は論理回路から構成されている請求項２６記載の出力ドライバ２ ８．電子装置はＤＲＡＭである請求項２６記載の出力ドライバ。 ２９．電子装置はマイクロプロセッサである請求項２６記載の出力ドライバ。 ３０．複数のトランジスタは５つのＮＭＯＳトランジスタから構成されており、 ５つのＮＭＯＳトランジスタの各々の幅は互いの２進倍数である請求項２６記載 の出力ドライバ。 ３１．電流ミラー手段は第１のＰチャネルトランジスタと、第２のＰチャネルト ランジスタと、第１のＮチャネルトランジスタとから構成されており、第１のＮ チャネルトランジスタの幅は複数のトランジスタの中の１つのトランジスタの幅 と等しく、第１のＰチャネルトランジスタの幅は第２のＰチャネルトランジスタ の幅の約２０倍である請求項２６記載の出力ドライバ。 ３２．複数のコンデンサは互いの２進倍数であるキヤパシタンスを有する請求項 ２６記載の出力ドライバ。 ３３．複数のコンデンサはユーザー設定可能方式で電流ミラー手段の出力端子に 結合している請求坂２６記載の出力ドライバ。 ３４．基準電圧は約２．２ボルトであり且つ電源は約２．５ボルトに等しい請求 項２６記載の出力ドライバ。 ３５．論理回路は複数の論理ゲートから構成されており、各論理ゲートは複数の トランジスタめ中の対応する１つのトランジスタのゲートに結合している請求項 ２７記載の出力ドライバ。 ３６．設定可能な所望の電流は電源の変動、プロセスの変動及び温度変化とはほ ぼ無関係である請求項２６記載の出力ドライバ。 ３７．カウンタに結合して、カウンタのカウントをラッチし且つそのカウントを 制御回路に供給するラッチをさらに具備する請求項２６記載の出力ドライバ。 ３８．電子装置はスレーブであり、マスタはバスに結合しており、且つマスタは 複数のコンデンサのうち選択的コンデンサを電流ミラー手段の出力端子に結合さ せる請求項２６記載の出力ドライバ。 ３９．バスと、マスタと、出力ドライバを有するスレーブとを具備するバスシス テムにあって、スレーブのバスについて出力ドライバの電流を設定する方法にお いて、 （Ａ）レジスタ設定を第１の値に設定する過程と；（Ｂ）マスタにレジスタ設定 をスレーブの出力ドライバへ送信させる過程と；（Ｃ）マスタから受信したレジ スタ設定に基づいて、スレーブに複数のコンデンサの中の選択的コンデンサを出 力ドライバの電流ミラー手段の出力端子に結合させる過程と； （Ｄ）電流手段の出力端子に結合している複数のコンデンサを、カウンタがカウ ントしている間に、可変電圧まで充電させる過程と；（Ｅ）可変電圧を基準電圧 と比較する過程と；（Ｆ）可変電圧が基準電圧とほぼ等しいとき、カウンタのカ ウントを停止させ且つカウンタの最新カウントをラッチする過程と；（Ｇ）パス に第１の電圧レベルを発生するために、カウンタの最終カウントに基づいて、バ スと接地点との間に結合する複数のトランジスタの特定の組合わせをターンオン する過程と； （Ｈ）マスタ内部でバスの第１の電圧を設定する過程と；（Ｉ）マスタ内部で第 １の電圧を基準電圧と比較する過程と；（Ｊ）レジスタ設定が基準電圧とほぼ等 しくない場合に、レジスタ設定を変更し且つ過程ＢからＪを操り返す過程と；（ Ｋ）レジスタ設定が基準電圧とほぼ等しい場合に、（１）レジスタ設定をレジス タ設定の現在値の２倍である値に設定する過程と； （２）マスタにレジスタ設定をスレーブの出力ドライバへ送信きせる過程と（３ ）マスタから受信したレジスタ設定に基づいて、スレーブに複数のコンデンサの 中の選択的コンデンサを出力ドライバの電流ミラー手段の出力端子に結合させる 過程とから成る方法。