KR0179666B1 - 버스용 전기전류원회로 - Google Patents

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엘런 호로위츠 마크
안토니 가스바로 제임스
레웅 윙규
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제프 테이트
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Abstract

버스용 전기전류원회로가 기술된다. 회로는 버스전류를 제어하는 버스 및 접지 사이에 결합된 트랜지스터회로, 트랜지스터회로에 결합된 제어회로, 제어회로에 결합되어 트랜지스터회로를 제어하는 제어기를 포함한다. 제어기는 버스용의 원하는 전류를 설정하는 설정회로와 설정회로에 결합된 트랜지스터 기준회로를 구비한 가변레벨회로를 포함한다. 가변레벨회로는 제1전압을 제공한다. 기준전압회로는 기준전압을 제공한다. 비교회로는 전압기준회로와 가변레벨회로에 결합되어 제1전압 및 기준전압을 비교한다. 논리회로는 비교수단으로부터 트리거신호에 응답한다. 논리회로의 출력에 좌우되는 방식으로 트랜지스터회로를 턴온하기 위해 제어회로에 결합된다.

Description

[발명의 명칭]
버스용 전기전류원회로
[도면의 간단한 설명]
제1도는 마스터, 복수의 슬레이브 및 버스를 포함한 버스시스템의 블럭도.
제2도는 마스터 및 슬레이브 각각이 인터페이스회로를 포함하며 버스에 결합되는 마스터 및 슬레이브의 블럭도.
제3도는 제1도의 버스시스템에 대한 논리 1과 논리 0신호의 전압레벨을 예시하는 전압 레벨도.
제4도는 전류제어기 및 NMOS 트랜지스터 어레이를 포함한 전류모드 구동기의 회로도.
제5도는 드레인-소오스전압과 게이트-소오스전압에 대한 드레인전류를 예시하는 NMOS 트랜지스터의 전류-전압도.
제6도는 제4도의 전류제어기의 일실시예의 회로도.
제7도는 제4도의 전류제어기의 다른 실시예의 회로도.
제8도는 제7도의 전류제어기의 커패시턴스를 조정하는 처리수순을 도시하는 순서도.
제9도는 다른 전류모드 구동기의 회로도.
제10도는 또다른 전류모드 구동기의 회로도.
[발명의 분야]
본 발명은 전기적 버스의 분야에 관한 것이다. 특히, 본발명은 고속버스 시스템을 위한 전류원 구동기회로에 관한 것이다.
[발명의 배경]
통상 컴퓨터시스템 및 기타 전자시스템은 집적회로 소자를 상호 접속하는 버스를 사용하므로 집적회로 소자가 상호간에 통신될 수 있다. 전형적으로 종래의 버스는 마이크프로세서 및 제어기 같은 마스터와 메모리 및 버스트랜시버 같은 슬레이브를 접속한다.
어떤 종래의 버스는 비교적 대전압스윙을 사용한다. 예를들면, 소정의 종래 버스는 3.5 내지 5볼트의 하이레벨전압과 대략 0볼트의 로우레벨전압 사이에 레일간(rail to rail) 전압스윙을 갖는다.
대전압스윙버스의 한 단점은 비교적 하이레벨의 전력손실이다. 대전압스윙버스의 다른 단점은 비교적 하이레벨의 유도 잡음이다. 하이레벨의 전력손실 및 하이레벨의 유도 잡음에 대한 문제점은 버스가 점점 큰 주파수로 주행할 때 훨씬 심해지게 된다.
대전압스윙의 전형적인 다른 단점은 버스구동기의 하이슬루레이트(high slew rate)에 의해 초래되는 속도 한계이다.
비교적 로우레일간 전압스윙을 갖는 버스는 전력손실 및 잡음을 특히 하이버스 주파수에서, 최소화하도록 개발되었다. 저전압스윙을 갖는 어떤 버스는 또 더욱 높은 주파수를 보통 허용한다.
통상 종래 버스에 결합된 각각의 마스터 및 슬레이브는 신호를 버스상에서 구동하는 출력구동기회로를 포함한다. 일부의 종래 버스시스템은 트랜지스터-트랜지스터논리(TTL) 회로를 사용하는 출력구동기를 갖는다. 다른 종래의 버스시스템은 이미터-결합논리(ECL) 회로를 갖는다. 다른 출력구동기는 CMOS 또는 N-채널금속산화물반도체(NMOS) 회로를 사용한다. 건트랜지스터논리(GTL) 도 역시 다른 종래의 출력구동기로 사용되고 있다.
다수의 종래 버스는 전압레벨신호로 구동된다. 그러나, 전류모드출력 구동기로 구동된 버스를 제공하는 장점을 갖는다. 전류모드구동기의 한 이점은 피크스위칭 전류의 감소이다. 전압모드구동기를 위해 구동기의 출력트랜지스터는 최악의 작동조건하에서 최대의 특정 전류를 구동하는 크기로 되어야 한다. 최대 부하 이하의 명목조건하에서, 전류는 출력이 스위치될 때 과도상태이지만 출력이 레일에 도달하기 전에 매우 크게 될수 있다. 한편, 전류모드 구동기는 부하 및 작동조건에 무관한 주지된 전류를 인출한다. 또한, 출력모드구동기를 위해 임피던스의 중단은 구동장치가 송신상태에서 저출력 임피던스를 특징으로 할 때 발생한다. 이들 중단은 초과 버스 안정화시간을 지정하는 반사작용을 초래한다. 그러나, 전류모드구동기는 버스 엔카운터상에 전파하는 신호가 송신상태에서, 구동기로 인한 선형임피던스의 중단을 불명확하게 하도록 고출력 임피던스를 특징으로 한다. 따라서, 반사작용은 보통 회피되며 요구된 버스 안정화 시간이 감소된다.
전류모드버스의 일례로써 고속데이터 버스시스템(High Speed Data Bus System)이라는 명칭으로 1984. 11. 6 자 허여된 미국특허 제4,481,625호가 개시되어 있다. 저전압스윙버스용 NMOS 전류모드 구동기는 PCT 국제출원번호 PCT/US91/02590, 출원일 1991.4.16, 공개일 1991.10.31, 그리고 발명의 명칭 고성능 버스인터페이스를 사용한 집적회로 입출력장(Integrated Circuit I/O Using a High Performance Bus Interface) 가 개시되어 있다. 어떤 종래의 전류모드구동기의 한 단점은 전류가 구동기에서 구동기로 종종 가변하는 것이다. 또 변동은 모든 시간에 걸쳐 발생할 수 있다. 온도변동, 처리변동 및 전원공급변동은 종종 상기 변동을 초래한다. 전류변동도 또한 버스상의 전압레벨 변동이 있게 한다. 다음에는 버스전압레벨변동이 버스레벨의 오류판독을 발생할 수 있게 하여, 데이터의 손실 또는 다른 에러가 있게 된다 더욱이, 이들 변동주변에 전압레벨을 상승시키는 설계에 대한 시도는 특히 극단적인 경우, 종종 큰 전력손실을 초래한다. 어떤 종래의 피드백 기술은 전류를 제어하는데 사용되고 있다. 에이치. 슈매처, 제이. 딕켄 및 이. 시빈익(H. Schumacher, J. Dikken, 및 E. Seevinck) 씨에 의한 잡지, 제목 CMOS 서브나노초 트루-ECL 출력버퍼(CMOS Subnanosecond True-ECL Output Buffer), J. 솔리드 스테이트회로 제25권, 제1도, 페이지 150-54 (1990년 2월) 에는 피드백 사용의 명세를 포함한다.
[발명의 목적 및 개요]
본발명의 제1목적은 버스용의 개량된 전류모드구동기를 제공하는 것이다.
본발명의 제2목적은 비교적 정확한 전류를 구비한 전류모드구동기를 제공하는 것이다.
본발명의 제3목적은 공급전압, 온도 및 처리시 변동이 있을 때 전류변동을 최소화하는 전류모드구동기를 제공하는 것이다.
본발명의 제4목적은 전압공급변동, 온도변동 및 처리변동에 비교적 독립하는 성능을 가진 전류모드구동기를 제공하는 것이다.
본발명의 제5목적은 사용자가 설정가능한 전류를 가진 전류모드구동기를 제공하는 것이다.
본발명의 제6목적은 공간을 최소화하는 전류모드구동기를 제공하는 것이다.
버스용 전기전류원 회로가 기술된다. 회로는 버스전류를 제어하는 버스 및 접지 사이에 결합된 트랜지스터회로, 트랜지스터회로에 결합된 제어회로와, 제어회로에 결합되어 트랜지스터회로를 제어하는 제어기를 포함한다. 제어기는 버스용의 원하는 전류를 설정하는 설정수단과 설정수단에 결합된 트랜지스터 기준수단을 구비한 가변레벨회로를 포함한다. 가변레벨회로는 제1전압을 제공한다. 전압기준수단은 기준전압을 제공한다. 비교수단은 전압기준수단과 가별레벨회로에 결합되어 제1전압 및 기준전압을 비교한다. 논리회로는 비교수단으로부터 트리거신호에 응답한다. 논리회로의 출력은 그 논리회로의 출력에 좌우되는 방식으로 트랜지스터회로를 턴온하기 위해 제어회로에 결합된다.
본발명의 목적, 구성 및 장점은 첨부도면과 이하의 상세한 설명으로부터 명백해질 것이다.
본발명은 실시예에 의해 예시되며 동일부호는 동일소자를 나타내는 첨부도면의 특징으로 제한되지 않는다.
제1도는 버스시스템(10)의 블록도이다. 버스시스템(10)은 마스터(11) 및 복수의 슬레이브(12a-12n) 에 결합되며 마스터(11) 및 복수의 슬레이브(12a-12n) 사이에서 데이터를 전송하는 버스(30)를 포함한다. 버스(30)는 전체 11개의 선을 구비한 고속의 저전압 스윙버스이다.
마스터(11) 및 각각의 슬레이브(12a-12n) 는 그 각각의 마스터 및 슬레이브를 버스(30)에 결합하는 인터페이스회로를 포함한다. 인터페이스회로는 버스(30)를 구동하는 복수의 전류모드구동기를 포함한다. 마스터 및 슬레이브 각각에 대해서 버스(30)의 각 전송선을 위해 소정의 출력 구동기가 있게 된다. 각각의 전류모드 구동기는 원하는 전류를 버스(30)의 각 선에 정확히 제공한다.
이하에 보다 상세히 기술되는 바와같이, 각각의 전류모드구동기는 각각의 버스 및 접지선 사이에 병렬로 결합된 다수의 트랜지스터를 포함한다. 논리회로는 복수의 트랜지스터의 게이트에 결합된다. 트랜지스터의 폭은 서로 2진 배수이다. 전류제어기는 복수의 특별한 트랜지스터 조합을 턴온 또는 턴오프하기 위해 논리회로를 제어하는 논리회로에 결합되어, 버스선을 위해 원하는 전류를 선택할 수 있다. 버스선을 위한 원하는 전류는 차례로 버스선(30)을 위한 원하는 전압으로 된다. 제어기는 가변레벨회로, 비교기, 계수기 및 제어논리를 포함한다. 이를 선택하면, 원하는 전류는 전원공급, 처리 및 온도변동에 비교적 독립한다.
버스시스템(10)내에서, 마스터는 다른 마스터(도시안됨)와 통신하고 슬레이브와도 통신한다. 반대로 슬레이브는 단지 마스터와 통신한다.
제1도의 마스터(11)는 지능을 포함하며 요구정보를 발생한다. 일실시예에서 마스터(11)는 마이크로프로세서이다. 다른 실시예에서, 마스터(11)는 디지털신호처리기이다. 또다른 실시예에서, 마스터(11)는 그래픽처리기이다. 택일적 실시예에서, 다른 종류의 처리기 또는 제어기는 마스터(11)로써 실시될 수 있다. 예를들면, 마스터(11)는 주변 제어기, 입/출력(I/O) 제어기, DMA 제어기, 그래픽제어기, DRAM 제어기, 통신장치, 또는 다른 종류의 지적 제어기로 될수 있다.
슬레이브는 로우레벨의 지능을 요구할 뿐이다. 실시예에서, 슬레이브(12a-12n) 는 DRAM을 구비한다. 다른 실시예에서, 슬레이브(12a-12n) 는 다른 종류의 메모리, 예컨대 전기적 프로그램 가능한 리드온의 메모리(EPROM), 플래쉬 ERROM, RAM, 정적 RAM (SRAM), 그리고 비디오 RAM (VRAM)을 포함할 수 있다. 또다른 실시예에 대해, 슬레이브(12a-12n) 는 버스트랜시버이다.
마스터(11) 및 슬레이브(12a-12n) 는 각각 버스데이터[8:0] 핀, 버스제어핀 버스이네이블핀, 마스터에 클럭 핀, 마스터로부터 클럭 핀, 그리고 Vref핀을 포함한다. 이들 핀들은 저전압스윙신호를 수신 및 송신한다. 버스데이터핀은 데이터전송용으로 사용된다. 일실시예에서, 버스데이터핀은 9개의 데이터핀을 구비한다. 버스제어 및 버스이네이블 핀은 버스(30)상의 통신을 제어하는 버스제어신호를 전송하기 위해 사용된다.
마스터에 클럭 및 마스터로부터 클럭핀은 클럭신호를 수신한다. 마스터에 클럭핀은 마스터에 클럭 신호를 수신한다. 마스터로부터 클럭핀은 마스터로부터 클럭 신호를 송신한다. Vref핀은 기준전압 Vref를 수신한다.
마스터(11) 및 각각의 슬레이브(12a-12n) 는 또 SIn핀 및 SOut핀을 포함한다. SIn핀과 SOut핀은 장치 초기화를 위한 데이지 체인(daisy chain)을 형성하기 위해 결합된다. 마스터(11) 및 각각의 슬레이브(12a-12n)는 또 Gnd 및 GndA 접지핀(선(18)에 결합됨)과 Vdd 및 VddA 전원공급핀(선(19)에 결합됨)을 포함한다. 일실시예에 대해 전원공급전압 Vdd 및 VddA는 각각 5볼트이다.
버스(30)는 버스데이터의 데이터 전송선(32), 버스제어선(14) 및 버스이네이블선(15)을 포함한다. 버스(30)는 이하에 상세히 기술될 저전압스윙신호를 운반한다.
데어터 전송선(32)은 마스터(11) 및 슬레이브(12a-12n) 간에 데이터를 전송하는 데이터 버스를 구비한다. 일실시예에 대해 데이터 전송선(32)은 단위초당 500 메가바이트의 속도로 데이터를 전송할 수 있다.
데이터 전송선(32)는 4개의 전송선은 구비한다. 이들 전송선은 정합된 전송선이며 제어된 임피던스를 갖는다. 데이터선(32)중 각각의 선은 일단부에서 단말저항에 의해 단자된다. 제1도에 도시된 바와같이, 9개의 단말저항이 있으며, 각 저항은 데이터 전송선(32)의 각각 하나에 접속된다. 이들 단말저항은 단말저항(20)으로서 총괄하여 참조된다. 단말저항(20)은 단말저항 Vterm에 결합된다.
각각의 단말저항(20)에 대한 저항값은 R 이며, R 은 데이터 전송선(32)의 각 전송선의 선임피던스와 같다. 일실시예에서, 단말전압 Vterm은 대략 2.5볼트이다.
각각의 단말저항(20)은 각각의 전송선 임피던스에 정합된다. 이것은 반사작용을 방지하는데 도움이 된다.
버스제어선(14)은 마스터(11) 및 슬레이브(12a-12n) 중에 있는 버스제어신호를 전송한다. 버스이네이블선(15)은 마스터(11) 및 슬레이브(12a-12n) 중에 있는 버스이네이블 신호를 전송한다. 버스제어선(14)을 일단부에서 단말저항(23)에 의해 단자된다. 버스이네이블 신호(15)는 일단부에서 단말저항(21)에 의해 단자된다. 단말저항(21, 23)은 단말전합 Vterm에 각각 결합된다. 이것은 반사작용을 방지하는데 도움이 된다.
버스시스템(10)은 또 데이지 체인서(13) 및 클럭선(16)은 포함한다. 데이지 체인선(13)은 장치의 SOut 핀을 다른 장치(즉 체인된)은 SIn 핀에 결합하여 TTL 신호를 장치 초기화에 대해 전송한다. 선(16)은 단말저항(22)에 의해 단자된다.
클럭선(16)는 일단부에서 클럭(35)에 결합된다. 일실예에서, 클럭(35)는 외부로 향하며 마스터(11) 및 슬레이브(12a-12n)에 독립한다. 클럭신호는 일방향으로만 운행되는 클럭(35)에 의해 발생된다. 클럭선(16)은 클럭신호를 마스터(11) 및 슬레이브(12a-12n)에 운반한다. 클럭선(16)은 2개의 세그먼트(16a, 16b)를 포함하도록 다시 접혀진다. 세그먼트(16a) 는 마스터에 클럭 신호를 운반하고 세그먼트(16b) 는 마스터로부터 클럭 신호를 운반한다.
버스시스템(10)은 또 기준전압 Vref을 각각의 마스터(11) 및 슬레이브(12a-12n) 에 결합하는 기준전압선(17)을 포함한다. 제2도에 도시된 바와같이, Vref전압은 저항(25)에 결합되는 단말전압 Vterm과 함께 저항(25, 26)으로 형성된 전압분배기에 의해 발생된다. 일실시예에서, 기준전압 Vref는 대략 2.20볼트이다. 다른 실시예에서 기준전압 Vref는 대략 2.25볼트이다.
마스터(11)에 의해 구동되는 데이터는 버스(30)를 따라 패스트 슬레이브(12a-12n) 에 전파되고, 슬레이브(12a-12n) 는 마스터(11)에 의해 제공되는 데이터를 정확히 감지할 수 있다. 슬레이브(12a-12n) 는 또한 데이터를 마스터(11)에 송신할 수 있다.
택일적 실시예에 있어서, 버스시스템(10)은 단말저항(20, 21, 23)에 대향하는 버스(30)의 단부에 2개의 마스터를 포함할 수 있다.
마스터(11)는 접근 요구 패킷을 전파함으로써 데이터의 변경을 초기화한다. 각각의 슬레이브(12a-12n)는 접근 요구 패킷을 디코드하고 슬레이브가 선택된 슬레이브이고 접근 요구된 종류인지를 결정한다. 따라서, 선택된 슬레이브는 적절히 응답한다.
이하에 보다 상세히 기술되는 바와같이, 마스터(11)는 저항(31)을 거쳐 단말전압 Vterm에 결합된다. 저항(31)은 버스(30)를 위해 원하는 전류를 설정하는데 사용된다. 저항(31)은 마스터(11) 외부에 위치된다. 저항(31)의 저항값은 5R, 즉 각단말 저항(20)의 5배이다. 다른 실시예의 경우 다른 저항값이 저항(31) 및 저항(20)을 위해 사용될 수 있다.
제2도는 마스터(11) 및 슬레이브(12a) 의 블록도이다. 제2도에서 슬레이브(12a) 는 DRAM이다.
마스터(11)는 엔진(70) 및 주변회로(71)를 포함한다. 본발명의 일실시예에 대해, 엔진(70)은 마이크로프로세서이다. 주변회로(71)는 클럭회로, 제어회로, 레지스터, 계수기 및 상태논리를 포함한다. 마스터(11)는 인터페이스회로(81)를 통해 버스(30)에 결합된다.
마찬가지로, 슬레이브(12a) 는 DRAM회로(72) 및 주변회로(73)를 포함한다. DRAM 회로(72)는 메모리 어레이 및 감지회로를 포함한다. 주변회로(71)와 유사하게 주변회로(73) 또한 클럭회로, 제어회로, 레지스터, 계수기 및 상태논리를 포함한다. 슬레이브(12a) 는 인터페이스회로(82)를 통해 버스(30)에 결합된다.
인터페이스(81 및 82)는 각각 버스(30)로 사용되는 로우-스윙 전압레벨과 마스터(11) 및 슬레이브(12a) 의 복수의 회로로 사용되는 보통의 CMOS 논리레벨 사이에서 전환된다.
인터페이스회로(81 및 82)는 각각 데이터를 버스(30)로 구동하는 복수의 전류모드구동기를 포함한다. 전류모드구동기는 또 전기 전류원으로서 참조된다. 버스(30)는 전류원 출력구동기로 구동되는 전류모드 버스이다. 각각의 전류모드 구동기는 인터페이스회로(81)에서 버스(30)의 각 전송선에 결합된다. 또, 인터페이스회로(82)에서 각각의 전류모드구동기에 대해서는 투루(ture)로 된다.
슬레이브(12b-12n) 는 슬레이브(12a) 의 그것과 유사하다. 마스터(11) 및 슬레이브(12a-12n) 는 각각 버스(30)용 전류모드 출력구동기를 포함한다.
비록 버스(30)용 구동기가 전류모드 구동기이지만 버스(30)는 저전압스윙신호를 운반한다. 마스터(11) 및 슬레이브(12a-12n)의 전류모드구동기는 버스(30)의 전압레벨을 제어한다. 전류모드구동기가 오프 상태이면, 각각의 버스선은 고전압레벨로 상승하거나 정지한다. 전류모드구동기가 오프 상태에 있으면, 그 전류모드 구동기가 전류용 접지에 경로를 제공하지 않기 때문에 저항(20)의 각 단말저항 양단에 대략 제로전압 강하가 있게 된다. 버스(30)용 고전압레벨은 단말전압 Vterm이다.
전류모드구동기가 온 상태에 있으면, 전류모드구동기는 각각의 버스선을 위해 전류용 접지에 경로를 제공한다. 다시말해, 전류모드구동기가 온 상태이면, 풀다운 전류는 전류구동기를 흐른다. 버스(30)의 저전압레벨은 따라서, 풀다운 전류에 의해 결정된다. 풀다운 전류는 저항(20)의 단말저항의 각 저항을 흐른다. 전압강하는 각각의 단말저항(20) 양단에서 나타나며 저전압레벨은 버스(30)의 각 선상에 나타난다. 풀다운 전류(출력구동기와 각각의 단말저항을 통해 흐름)는 원하는 전류로서 참조된다.
원하는 전류의 크기는 상이한 버스임피던스, 잡음 불활성상태(noise immunity) 및 전력손실 요구를 허용하도록 사용자에 의해 설정 혹은 선택될 수 있다. 이하에 기술되는 회로는 원하는 전류가 처리변동, 전력공급변동 및 온도변동에 실질적으로 독립되도록 한다.
제3도는 버스시스템(10)을 위한 바라직한 전압레벨 VOH(즉 Vterm) 및 VOL을 예시한다. VOH--고전압레벨 -- 은 대략 2.5볼트이다. VOH-- 저전압레벨 -- 은 대략 1.9볼트이다. 기준전압은 2.2볼트이다. 전압스윙은 대략 0.6볼트이다.
일실시예에 대해, VOH전압은 논리제로 상태를 표시하고, VOL전압을 논리 1상태를 표시한다.
선택적 실시예에 대해, VOH전압은 대략 2.5볼트, VOL전압은 대략 2.0볼트, 전압스윙은 대략 0.5볼트, 그리고 기준전압은 2.25볼트이다.
하기에 설명되는 바와같이, 단말전압 Vterm은 변경가능하고, 저전압 VOL은 원하는 전류를 선택함으로써 사용자에 의해 선택 혹은 설정가능하다.
VOH가 논리제로 상태로 주어지면, 버스(30)의 각선에 대해 논리제로신호를 구동하도록 각각의 마스터 또는 슬레이브를 요청할 때 전류모드구동기가 오프 (즉 비전도상태) 에 위치됨을 의미한다. VOL이 논리 1상태로 주어지면, 버스(30)의 각선에 대해 논리 1신호를 구동하도록 각각의 마스터 혹은 슬레이브를 요청할 때 전류모드구동기가 온 (즉 전도상태)에 위치됨을 의미한다.
제4도는 전류모드구동기(100)의 블록도이다. 구동기(100)는 마스터(11), 슬레이브(12a-12n)에서 발견되는 복수의 전류모드구동기중 하나를 나타낸다.
제4도에서, 구동기(100) 는 출력패드(110)를 통해 데이터 전송선(111) 에 결합된다. 데이터 전송선(111) 은 버스(30)의 데이터 전송선(32)중 하나이다. 전송선(111) 은 일단부에 존재하는 단말저항(112)을 통해 단말전압 Vterm에 결합된다. 단말저항(112) 은 저항(20)중 하나이다.
구동기(100) 는 출력트랜지스터 어레이(101)를 포함한다. 트랜지스터 어레이(101) 는 5개의 트랜지스터(101a 내지 101e)로 구성된다. 택일적 실시예에 대해, 트랜지스터(101) 는 5개의 트랜지스터 내외를 포함할 수 있다. 예를들면, 트랜지스터(101) 는 8개의 트랜지스터를 포함할 수 있다.
일실시예에 대해, 트랜지스터 어레이(101) 의 트랜지스터(101a-101e) 는 N-채널 MOS 트랜지스터이다. 트랜지스터 어레이(101)의 트랜지스터(101a-101e)는 접지와 출력패드(110) 간에 병렬로 결합된다. 각각의 트랜지스터(101a-101e) 는 상이한 폭을 갖는다. 트랜지스터(101a-101e)의 폭은 2진수 관계로 지배된다. 이것은 제4도에서 1X, 2X, 4X, 8X 및 16X 에 의해 도시된다. 부호 x는 배수를 의미한다. 예를들면, 트랜지스터(101b)의 폭은 트랜지스터(101a)의 폭의 2배이다. 트랜지스터(101c)의 폭은 트랜지스터(101b)의 폭의 2배이다.
트랜지스터(101a-101e) 는 전류용 접지에 대한 경로를 제공하도록 사용된다. 하나 이상의 트랜지스터(101a-101e) 가 턴온일 때, 전류는 턴온되는 각각의 트랜지스터를 통해 흐른다. 전류흐름을 저항(112) 양단의 전압강하가 된다. 이것은 버스(30)의 선(111) 에 대한 전압의 하강으로 되는 것이다. 트랜지스터(101a-101e) 가 전부 턴오프되면, 트랜지스터(101)를 통해 전류는 흐르지 않는다. 이것은 저항(112)을 통해 전류가 흐르지 않으므로, 전압(112) 양단의 전압강하가 없게 됨을 의미한다. 따라서, 트랜지스터(101a-101e) 가 전부 턴오프되면, 단말전압 Vterm을 버스(30)의 선(111) 상에 나타나게 된다. 그러므로, 트랜지스터(101) 는 버스(30)의 선(111) 에 대한 전류 및 전압을 제어하는데 사용된다. 트랜지스터(101a~101e)의 여러 가지 조합을 턴온하면 버스(30)의 선(111) 에 대한 여러 가지 전류 및 전압으로 된다.
일실시예에 대해, 트랜지스터 어레이(101) 가 조정할 수 있는 최대전류는 1MAX 이다. 트랜지스터(101a)는 IMAX 전류의 1/31에 기여하고, 트랜지스터(101b)는 IMAX 전류의 2/31에 기여하고, ---, 왜냐하면 각각의 트랜지스터(101a-101e) 에 의해 기여되는 전류는 출력 패드(110)에서 합산되기 때문에, 구동기(100) 가 제공할 수 있는 원하는 전류는 서로 다른 원하는 전류를 비교적 정확하게 제공하기 위해 제로에서 IMAX 의 32불연속 단계로 제공될 수 있다. 이는 트랜지스터(101a-101e) 의 다양한 전압을 턴온함으로써 실행된다.
택일적 실시예에 대해, 트랜지스터(101a-101e) 는 2진 배수라기 보다는 폭비율이다. 예를 들면, 트랜지스터(101a-101e) 는 로그 폭 비율 (즉 1X, 2X, 5X, 10X 그리고 20X)에 의해 지배된다. 추가의 예로서, 트랜지스터(101a-101e) 의 폭은 정수계열 (즉, 1X, 2X, 3X, 4X 및 5X) 에 의해 지배될 수 있다.
일실시예에 대해, 구동기(100) 는 최악의 경우의 작동상태에 따라 대략 35밀리암페어의 상수 전류가 제공되어야 한다. 1미크론(1μ) MOS 기술에서, 트랜지스터 어레이(101)를 구비하는 모든 트랜지스터(101a-101e) 의 전체 폭은 대략 400 마이크로미터(㎛) 로 되어야 한다. 그러므로, 일실시예의 경우 트랜지스터 어레이(101) 의 최소 트랜지스터(101a)의 폭은 대략 12.9㎛ (즉 400㎛/31)로 되어야 한다.
제5도는 NMOS 트랜지스터를 위한 드레인-소오스전압 VDS와 게이트-소오스전압 VGS에 대한 드레인 전류와의 관계를 예시한다. NMOS 트랜지스터는 양호한 상태하에서 작동될 때 비교적 양호한 전류원으로서 작동한다. 드레인-소오스 전압이 최소레벨(예컨대 선(94)에 의해 도시됨) 이상으로 유지된 한 드레인 전류는 일정하며 VDS 전압이 기본적으로 독립한다. 따라서, 버스전압레벨이 충분히 높은 레벨로 선택되는 한 간단한 NMOS 트랜지스터는 전류원으로써 양호하게 작용할 것이다. 그럼에도 불구하고, 전압레벨이 증가하면 할수록 트랜지스터가 온상태일 때에는 전력손실이 증가한다.
그러므로 평행상태는 전류모드 거동과 전력손실 사이에서 설되어야 한다. 예를 들면, 제5도에 도시된 바와같이 선(94 및 95)에 의해 정의된 범위는 VDS를 최소레벨(전류가 VDS에 독립하도록함) 이상으로, 동시에 VDS (전압스윙 동안 손실된 전력을 최소화 하도록)를 유지한다.
제4도를 참조하면, 구동기(100) 는 또 출력논리회로(102)를 포함한다. 논리회로(102)는 5개의 NAND 게이트(102a-102e) 와 5개의 인버터(106a-106e) 를 포함한다. 각각의 NAND 게이트(102a-102e) 의 출력은 인버터(106a-106e) 입력중 각각의 하나에 결합된다. 인버터(106a-106e) 각각의 출력은 트랜지스터(101a-101e) 의 각 하나의 게이트에 결합된다. 예를들면, NAND 게이트(102a)의 출력은 인버터(106a)에 결합되고 NADN 게이트(102b) 출력은 인버터(106b)에 결합된다.
각각의 NAND 게이트(102a-102e) 는 2개의 입력을 포함한다. 각각의 NAND 게이트(102a-102e) 중 하나의 입력은 출력신호(즉 구동레벨)를 선(104)을 통해 수신한다. 각각의 NAND 게이트(102a-102e) 중 다른 입력은 선(103a 내지 103e)중 각각의 하나의 선을 통해 전류제어기(120) 에 결합된다.
일실시예에 대해, 선(104) 상의 구동레벨신호는 출력구동기(100) 가 존재하는 각각의 마스터 혹은 슬레이브의 다른 회로로부터 도래한다. 예를들면, 출력구동기(100) 가 슬레이브(12a) 에 있고, 슬레이브(12a) 가 DRAM을 포함한다면, 구동레벨신호선(104) 는 DRAM의 메모리 어레이로부터 출력신호에 결합된다. 다른 예로써, 출력구동기(100) 가 마스터(11)에 있으면, 구동신호레벨선(104) 은 마스터(11)의 엔진(예컨대 마이크로프로세서)으로부터 출력신호에 결합된다.
각각의 NAND 게이트(게이트(102a-102e) 로 구성) 와 그 각각의 인버터(인버터(106a-106e)로 구성)는 입력에 대해 기능하는 AND 논리를 NAND 게이트의 입력에 대해 실행한다.
선택적일 실시예에 대해, 논리회로(102) 는 5개의 AND 게이트를 갖는 대신 각각은 트랜지스터(101a-101e) 의 각각의 게이트에 결합된다.
바람직한 일실시예에 대해 각 마스터 마다 그리고 각 슬레이브 마다 일전류 제어기(120) 가 있게 된다. 예를들면 마스터(11)는 일전류 제어기를 포함하고, 슬레이브(12a)는 다른 전류제어기를 포함하며 슬레이브(12b) 는 또다른 전류제어기를 포함, 등등이다.
이 실시예의 경우, 그러나, 마스터 마다 그리고 슬레이브 마다 출력트랜지스터와 출력 논리회로의 11세트가 있게 된다. 예를들면, 마스터(11)는 출력트랜지스터(101) 및 출력 논리회로(102) 의 11세트 -- 버스(30)의 각 전송선에 대한 1세트를 포함한다. 슬레이브(12a) 는 출력트랜지스터 및 출력논리회로의 다른 11세트 -- 버스(30)의 각 전송선에 대해 1세트를 포함한다. 각각의 마스터 또는 슬레이브내에는 마스터 또는 슬레이브의 특별한 전류제어기의 출력(103a-103b) 이 특별한 마스터 또는 슬레이브를 위한 출력논리 회로의 11세트 각각의 결합된다. 예를들면, 전류제어기(120) 가 마스터(11)에 있으면, 전류제어기(120) 의 출력(103a-103e) 은 출력논리회로(102) 뿐만아니라 출력논리회로(102) 와 유사한 출력논리회로의 다른 10세트에 결합된다. 마스터(11)는 전체 11세트의 출력 트랜지스터와 11세트의 출력논리회로를 갖는다. 버스(30)의 전송선마다 출력트랜지스터(및 출력논리회로)의 1세트가 있다. 단일전류제어기(120) 와, 1세트의 출력트랜지스터(101) 와 출력논리회로(102) 의 조합은 1출력 구동기(100) 로 간주될 수 있다. 단일전류제어기(120) 와 11세트의 출력트랜지스터와 출력논리회로는 11출력구동기를 구비한다. 11출력 구동기는 단일전류제어기(120)를 공통으로 ( 및 공유적으로) 갖는다.
택일적 실시예에 대해, 마스터마다 그리고 슬레이브마다 11개의 전류제어기가 있다. 예를들면, 마스터(11)는 11개의 전류제어기를 포함한다. 이 택일적 실시예의 경우, 각각의 전류제어기는 특별한 전송선과 연관된 제어기 자신의 특별한 출력논리회로에 독립하여 결합된다. 이 택일적 실시예의 경우, 11세트의 출력트랜지스터 ( 및 출력논리회로) 는 따라서 단일전류제어기를 공유하지 않는다. 그 대신, 각 세트의 출력트랜지스터와 출력논리회로는 그 자신의 연관된 전류제어기를 갖는다.
각각의 NAND 게이트(102a-102e) 와 제4도에 도시된 인버터(106a-106e) 중 각각의 인버터는 트랜지스터 어레이(101) 의 각 트랜지스터를 턴온 및 오프시킨다. 따라서, 논리회로(102) 는 버스(30)의 선(111) 상에 전압레벨에 대한 제어기능을 제어한다. 예를들면, 선(104) 에 결합된 출력신호가 논리적 로우신호일 때, NAND 게이트(102a-102e) 및 인버터(106a-106b) 는 각각의 트랜지스터(101a-101e) 를 스위치 오프하며, 차례로 전송선(111) 을 통해 흐르는 전류를 컷오프한다. 한편, 선(104) 에 결합된 출력신호가 논리적 하이일 때, 트랜지스터(101a-101e) 의 턴온 및 턴오프상태는 각각의 선(103a-103e) 상의 신호에 좌우된다.
전류제어기(120) 는 기존의 작동조건하에서 어떻게 트랜지스터(101a-101e) 의 조합이 전송선(111) 상의 원하는 전류로 될 것인지를 결정하는 기준전류를 사용한다. 제어기(120)는 5비트 2진 논리값을 선(103a-103e) 상의 논리회로(102) 로 출력한다. 5비트값은 하나 이상의 트랜지스터(101a-101e) 의 턴온을 제어하는 선(104) 상의 출력신호로 AND 된다. 예를들면, 전류제어기(120) 는 100 2진 논리값을 논리회로(102) 에 선(103a-103e)을 통해 인가하며, NAND게이트(102c)는 구동레벨(104) 이 논리적으로 하이일 때 논리적 로우신호를 인버터(106c)에 출력하며, 차례로 논리하이신호를 트랜지스터(101c)의 게이트에 인가한다. 이것은 트랜지스터(101c)를 턴온하며, 따라서 트랜지스터(101c)는 선(111) 으로 부터의 전류용 접지경로를 제공한다. 이것은 저항(112) 양단에 전압강하를 유도한다. 그결과 버스(30)의 선(111) 상에 낮은 전압으로 된다. 그러나, 다른 트랜지스터(101a-101b) 와 (101d-101e) 는 선(103a-103e)을 통해 논리회로(102) 에 송신되는 논리적 제로값에 의해 턴오프된다.
일실시예에서, 제4도의 전류제어기(120) 는 저항기준전류 제어기이다. 다른 실시예에서 전류제어기(120) 는 커패시터 기준전류 제어기이다.
구동기(100)로 공급되는 전류는 전원공급변동, 처리변동 및 온도변동에 실질적으로 독립한다.
제6도는 제4도의 전류제어기(120) 의 일실시예가 되는 전류제어기(320) 의 회로도이다. 제6도의 전류제어기(320) 는 저항기준 전류제어기이다.
일실시예에 대해, 전류제어기(320) 는 마스터(11)내에 존재하는 구동기(100) 의 일부이다. 전류제어기(320)는 슬레이브(12a-12n)에서 보다는 마스터(11)에서 사용하는 것이 더욱 적합한데 이는 전류제어기(320) 가 외부레지스터(31)에 접속되기 때문이다. 일 실시예에 대해 마스터(11)는 마이크로프로세서이고 회로기판상에는 외부레지스터가 마스터 근처에 배치되는 룸이 있다. 일실시예에 대해, 슬레이브(12a-12n) 는 소정의 외부회로를 위해 작을 룸과 함께 근접하여 존재한다.
그러나, 택일적 실시예에 대해 전류제어기(320) 는 슬레이브(12a-12n) 중 하나에 존재하는 구동기(100) 의 일부이다.
외부저항기(31)는 전송선(111) 의 원하는 전류값을 설정하기 위해 사용된다. 외부저항(31)은 Vterm단말전압과 노드(130) 에 결합된다. 외부저항(31)은 구동기(100) 의 외측과 마스터(11)의 외측에 위치된다. 일실시예에 대해, 외부저항(31)의 저항값은 5R이다. 그러나 사용자는 원하는 저항(31)의 특별한 값을 선택 혹은 채택할 수 있다.
택일적 실시예에 대해, 외부저항(31)은 사용자가 제어할 수 있는 가변저항값을 갖는다.
전류제어기(320) 는 또 트랜지스터 어레이(127)를 포함한다. 트랜지스터 어레이(127) 는 노드(130) 에 결합된다. 트랜지스터 어레이(127) 는 제4도의 트랜지스터 어레이(101)를 모방한다. 트랜지스터 어레이(127)는 트랜지스터 어레이(101)과 동일한 다이이다. 트랜지스터 어레이(127) 및 트랜지스터 어레이(101) 는 동일한 마스터 혹은 슬레이브내에 존재한다. 트랜지스터(127) 및 (101)간의 차이점은 트랜지스터 어레이(127)에서 트랜지스터(127a-127e) 각각의 폭이 트랜지스터 어레이(101) 의 트랜지스터(101a-101e)의 대응폭의 10이다. 이러한 10:1 배율은 전류제어기(320) 내에서 전력소비를 감소시키기 위해 실행된다. 더욱이, 이 배율은 또 트랜지스터 어레이(127) 의 크기를 감소시키는데 보조한다. 저항(31)의 저항값으로 손실된 트랜지스터 어레이(127) 의 저항 값은 제4도의 저항(112) 의 저항값으로 트랜지스터 어레이(101) 의 저항값을 나누어 분배함으로써 생성되는 몫의 2배가 되는 몫으로 산출된다. 따라서, 저항(31) 및 트랜지스터 어레이(127) 는 저항(112) 및 트랜지스터 어레이(101) 에 비교하여 2:1 배율을 형성한다.
택일적 실시예에 대해, 트랜지스터(127a-127e) 각각의 폭은 트랜지스터(101a-101e) 중 각 하나에 대한 폭의 10배 보다 크거나 작을 수 있다.
전류제어기(320) 는 또한 노드(130) 에 결합된 비교기(129)를 포함한다. 또 비교기(129) 는 기준전압 Vref을 수신하도록 결합된다. 비교기(129) 의 출력은 출력논리(131) 에 결합되고 차례로 계수기(133) 에 결합된다. 출력논리(131) 는 계수기(133) 의 개시정지 및 초기화를 제어한다. 계수기(133) 로부터 최종 계수는 래치(135)를 통하여 (제4도의) 구동기(100) 의 논리회로(102) 에 공급된다. 계수기(133) 의 출력은 선(137a) 내지 (137e)을 통해 트랜지스터(127a-127e) 의 게이트에 결합된다. 계수기(133) 의 출력은 또 선(137a-137e)을 통해 래치(135) 에 인가된다. 따라서 래치(135) 는 선(103a-103e)을 통해 (제4도의) 논리회로(102) 의 NADN 게이트(102a-102e) 각각에 계수기(133) 의 최종계수를 공급한다. 또한, 계수기(133) 의 출력은 각각 선(137a-137e) 을 통해 트랜지스터(127a-127e) 의 온 및 오프상태를 제어한다. 계수기(133) 의 출력은 2진수 형태이다. 계수기(133) 가 101 (즉 10진수 5)의 최종 계수에 도달할 때에는 예컨대 트랜지스터(127a) 및 (127b) 가 턴온되며 트랜지스터(127b) 및 (127d-127e)가 턴오프된다.
계수기(133) 가 초기에 모두 0 상태로 설정될 때, 트랜지스터 어레이(127) 의 트랜지스터(127a-127e) 는 모두 초기에 턴오프된다. 노드(130) 는 Vterm전압까지 풀업된다. 따라서, 제어논리(131) 는 계수기(133)를 개시하여 계수한다. 계수기(133) 가 2진수 형태로 1을 계수할 때 계수기(133) 의 출력은 트랜지스터(127a)를 턴온한다. 저항(31)은 트랜지스터(127a)를 통해 흐르는 전류에 의해 양단에 야기되는 전압강하를 갖는다. 노드(130)에서 전압은 트랜지스터 어레이(127)를 통해 흐르는 전류 ID에 좌우된다. 노드(130)에서 전압은 노드(130) 의 전압이 Vref전압 이하로 진행하는지를 결정하도록 비교기(129)에서 Vref전압과 비교된다. 노드(130) 전압이 Vref전압 이하이면 비교기(129) 의 출력은 플립하며 계수기(133) 는 계수를 정지한다. 그렇지 않을 경우 계수기(133) 는 그 계수를 계속한다. 계수기(133) 가 2진수형태의 2의 계수에 도달하면, 트랜지스터(127b)는 턴온된다. 저항(31) 양단의 전압은 증가되며 이는 저항(127b)을 통해 흐르는 전류가 노드(130)에서 전압을 야기시켜 추가로 강화하도록 배가 되기 때문이다. 계수기(133) 가 3의 계수에 도달하면, 트랜지스터(127a) 및 (127b) 는 양쪽 모두 턴온된다. 계수기(133)는 노드(130) 의 전압이 Vref전압에 도달할때까지 제어논리(131) 의 제어하에서 계수된다.
계수기(133) 뿐만아니라 전류를 결정하여 제어할 수 있는 다른 수단이 있다. 예를들면, 연속적 근사를 수행하는 논리회로는 원하는 전류를 1을 결정하여 설정하는데 사용될 수 있다.
일실시예에 대해, 계수기(133) 는 버스(30)용 클럭속도와 동일한 속도로 계수된다. 다시말해 계수기(133)는 버스시스템(10)의 클럭(35)에 의해 제공되는 주파수로 계수된다.
다시말해 계수기(133)는 노드(130)에서 전압이 Vref전압레벨 이하로 진행되도록 개시될 때 계수를 정지한다. 그러면, 비교기(129) 의 출력은 플립하며, 제어논리(131) 로 하여금 계수를 정지하게 한다. 트랜지스터(127a-127e) 의 특별한 조합은 노드(130) 의 전압이 Vref전압보다 약간 낮게되도록 할수 있는 전류 ID를 제공한다. 계수기(133) 의 최종계수는 트랜지스터(127a-127e) 의 특별한 조합을 야기하여 전류 ID가 노드(130)에서 저압을 대략 Vref와 일치시키도록 한다. 그러면, 최종 계수는 래치(135) 에 의해 래치되어 트랜지스터 어레이(101) 의 트랜지스터(101a-101e) 와 동일한 조합을 턴온하도록 결합한다. 따라서 원하는 전류 I는 전송선(111) 을 위해 정확히 설정될 수 있다. 원하는 전류가 저항(112)를 통해 흐르게 된다면, 원하는 저전압 VOL은 전송선(111)을 위해 정확히 될수 있다.
예를들면, 계수기(133) 가 111 (2진수형태) 의 계수에서 계수를 정지할 때, 트랜지스터(127d-127e) 는 턴온되고 트랜지스터(127d-127e) 는 턴오프된다. 이점에서 원하는 제어전류 ID는 트랜지스터(127a-127e) 에 의해 제공되므로 노드(130)에서 전압은 대략 Vref와 동일하게 된다.
저항(127a-127e) 에 대해 (제4도의) 트랜지스터(101a-101e) 폭의 10:1 배율과 저항(31) 및 (112)의 5:1 배율 때문에, 계수기(133) 의 계수는 전송선(111) 상에 원하는 전류 I를 제공하도록 트랜지스터(101a-101e) 와 동일한 조합을 턴온할 수 있는 값을 나타낸다. 원하는 전류 I는 전송선(111) 상의 VOL전압이 되므로 단말저항(112)을 통해 흐르는 전류를 구하게 된다.
택일적 실시예에 대해, 계수기(133) 는 모두 1상태로 초기화된다. 계수기(133) 가 모두 1상태로 초기에 출력되도록 설정될 때, 트랜지스터 어레이(127)의 트랜지스터(127a-127e) 는 모두 초기에 턴온된다. 노드(130) 는 Vref전압이하로 풀된다. 그러면, 제어논리(131) 는 계수기(133)를 개시하여 하향순서로 계수하며 계수기(133) 의 계수값에 따라 트랜지스터(127a-127e) 의 일부를 턴오프한다. 계수기(133) 는 노드(130) 에서의 전압이 Vref 전압에 도달할때까지 계수하는데 이때는 비교기(129) 가 논리적 하이신호를 제어논리(131) 에 부여할때이다. 따라서 제어논리(131) 는 계수기(133) 가 계수를 정지하도록 한다.
제4도의 트랜지스터 어레이(101) 및 저항(112) 의 저항값에 대한 제6도의 트랜지스터 어레이(127) 및 저항(31)의 저항값의 2:1 배율 때문에 계수기(133) 의 계수값은 트랜지스터 어레이(101) 로 하여금 저항(112) 양단의 2(Vterm-Vref) 전압강하를 발생시켜 Vref둘레에 대칭적 스윙을 달성한다.
제어논리(131) 및 계수기(133) 가 설계가능하므로 래치(135) 의 출력이 대부분의 시간에 최적한 계수값 또는 근사값으로 되는 것은 명백하다. 일실시예에 대해 측정값은 일정한 간격 -- 예를들면, 밀리초당 1측정값으로 형성된다. 이는 보통 온도변화를 충분히 추적할 것이다.
전류제어기(320) 및 트랜지스터 어레이(101)(제4도) 의 트랜지스터 어레이(127) 는 동일 칩내에 존재하며, 그들의 출력전류가 서로간에 추적하며, 차례로 트랜지스터 어레이(101) 의 출력전류 (즉 원하는 전류 I) 가 처리변동 전원공급변동 및 온도변동에 실질적으로 독립하게 한다.
제7도는 커패시터 기준제어기(420) 의 회로도이다. 커패시터 기준제어기(420) 는 제4도의 전류제어기(120) 의 다른 실시예이다. 일실시예에 대해 커패시터 기준제어기(420)는 슬레이브(12a-12n) 중 하나에 존재하는 전류구동기(100) 의 일부이다. 커패시터 기준제어기(420) 는 커패시터 기준제어기(420) 가 외부의 오프- 칩 저항을 요구하지 않으므로 슬레이브(12a-12n) 각각에 특히 적합하다. 커패시터 기준제어기(420) 는 온- 칩 커패시터를 대신 사용하며 핀과 오프- 칩 소자의 사용을 최소화시킨다. 이것은 차례로 슬레이브가 서로 간에 근접하게 배열되도록 허용한다.
그러나, 택일적 실시예에 대해, 커패시터 기준제어기(420) 는 마스터(11)내에 존재하는 구동기(100) 의 일부이다.
제7도에서, 커패시터 어레이(163) 는 제4도의 전송선(111) 상의 원하는 전류값을 사용자가 설정하도록 제공된다. 커패시터 기준전류제어기(420) 는 커패시터 어레이(163)를 제로 볼트에서 Vref전압으로 램프시키는데 걸리는 시간의 측정값에 의존한다. 커패시터 어레이(163)를 램프하는 전류가 전송선(111) 상에서 원하는 전류와 비례할 때이면, Vref에 도달하는데 요구된 시간은 원하는 전류, 온도 및 전압에 좌우될 것이다.
제7도에서 제어기(420) 는 P-채널 트랜지스터(151) 및 (152)와 N-채널 트랜지스터(153) 로 형성된 전류미러회로를 포함한다. 전류미러회로는 트랜지스터(153) 에 의해 제공된 풀다운 전류를 취하며, 트랜지스터(153) 의 전류에 1/m 에 비례하는 풀- 업 전류를 생성한다. 트랜지스터(151) 는 트랜지스터(152) 폭의 m 배가 되는 폭을 갖는다.
전류미러회로는 커패시터 어레이(163)를 위해 충전하는 소오스로서 작동한다. 트랜지스터(153) 는 트랜지스터(101a)의 최소 크기의 풀- 다운 능력을 모방한다. 트랜지스터(153) 는 트랜지스터 어레이(101) 의 트랜지스터(101a)의 폭과 동일한 폭을 갖는다. 트랜지스터(153) 는 칩(즉 동일한 다이) 과 동일한 트랜지스터(101a)로 제조된다.
전류미러회로의 출력은 커패시터 어레이(163) 와 선(167)을 통하는 비교기(155) 의 한 입력에 결합된다. 전류미러회로의 기능은 커패시터(163) 에 요구되는 커패시터의 크기를 감소시키기 위해 커패시터의 커패시터 어레이(163)를 감소시킨다. 따라서, m 은 커패시터 어레이(163) 에 요구되는 커패시터의 크기를 감소시키기 위해 배율로써 참조될 수 있다.
커패시터 어레이(163) 는 5개의 커패시터(191a) 내지 (191e)를 포함한다. 각각의 커패시터(191a-191e) 는 전송게이트(192a) 내지 (192e) 중 하나를 통해 선(167) 에 결합된다. 전송게이트(192a-192e) 는 레지스터 설정회로(165)를 형성한다. 각각의 전송게이트(192a-192e) 는 상보형 방식으로 REG1내지 REG5중 하나를 수신한다.
예를들면, 전송게이트(192a)는 REG1신호와신호를 수신한다.신호는 REG1신호의 반전된 버전(version) 이다. REG신호는 레지스터 설정값 K를(제1도의) 마스터(11)에서 수신하는 레지스터(422) 로부터 제공된다.
각각의 전송게이트(192a-192e) 는 커패시터(163) 의 각 커패시터를 충전 및 방전하는 스위치가능 경로를 제공하는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함한다. 전송선(192a-192e) 각각의 온 및 오프상태는 인가된 REG신호에 좌우되며, 차례로 레지스터 설정값 K에 좌우된다. 따라서, 선(167) 에 접속된 커패시턴스는 제어가능하다.
제어기(120) 는 또한 선(167) 과 접지간에 결합된 방전 트랜지스터(171)를 포함한다. 방전 트랜지스터(171) 의 온 및 오프상태는 제어논리(57)에 의해 제어된다.
제어논리(157) 는 비교기(155) 의 출력을 수신하며 계수기(159) 가 계수를 시작하게 한다. 계수기(159) 는 선(179a-179c)을 통해 래치(161) 에 5비트 2진 논리값을 출력한다. 그러면, 래치(161) 는 원하는 전류를 제공하도록 제4도의 트랜지스터(101a-101e)를 특별히 조합하여 턴온하는 논리회로(102) 에 래치된 값을 인가한다. 제어논리(157) 는 또 계수기(159) 의 출력의 래칭을 제어하는 선(177)을 통해 래치(161) 에 결합된다.
작동중, 제어논리(157) 가 방전트랜지스터(171)를 턴오프할 때 제어논리(157) 는 계수기(159) 가 계수를 개시하게 한다. 계수기(159) 는 비교기(155) 의 출력이 소정상태에서 다른 상태로 플립할 때 계수를 정지시킨다. 따라서 계수기(159) 의 최종 계수는 래치(161) 에 적재된다.
커패시터 어레이(163)에서 최소 커패시터(191) 의 커패시턴스는 다음식:
을 따라 결정될 수 있다.
문자 n은 계수기(159) 가 트리거신호를 비교기(155)에서 수신한 후 계수기(159) 의 최종계수값을 나타낸다. 문자 m은 전류미러에 대한 배율을 나타낸다 (즉 트랜지스터(151) 가 트랜지스터(152) 의 폭의 m 배 폭을 갖는다). t주기는 계수기(159)가 계수하는 속도를 나타내며, 일실시예에 있어서는 (제1도의) 선(16)에서 클럭신호의 속도가 계수된다. 문자 i는 트랜지스터(153)를 통해 흐르는 전류를 나타낸다. K는 2진수 레지스터 설정과 대등한 10진수를 나타낸다. 상술한 바와같이, K는 사용자가 제어 가능하다. K의 2진수 값은 전송게이트(192a-192e)를 제어하며 커패시터(191a-191e) 중하나가 선(167) 에 접속되는지를 결정한다.
전류제어기(420) 는 식 (1)의 좌변이 거의 상수로 되도록 유지하게 한다. i·n 은 전송선(111) 의 전체 전류이다. 전류제어기(420) 로 인하여 원하는 전류 i는 i·n 이 된다. 이는 트랜지스터(153)을 통해 흐르는 전류 i가 온도, 처리 또는 전원공급의 변동으로 인해 감소되며, 따라서 n 이 증가함을 의미한다.
일실시예에 대해, 최대전류 IMAX 는 35밀리암페어이다. IMAX 는 최대 절대전류가 아니다. IMAX 조정되어진 최대전류이다. K가 십진수 31일때에는 전송게이트(192a-192e) 가 턴온됨을 의미하며, 차례로 각각의 커패시터(191a-191e) 가 선(167) 에 접속됨을 의미한다. 따라서, K가 31이면, 전송선(111) 상의 전체전류 i·n 는 IMAX 가 35밀리암페어로 된다. 35밀리암페어의 최대전류 i·n, 4ns 주기시간, 2.2볼트의 Vref20의 배율 m 31의 K 인 경우 다음이 성립한다.
C = 0.1p F (2)
커패시터(191a-191e) 의 커패시턴스가 2진수 관계 1C, 2C, 4C, 8C, 및 16C로 지배되는 것으로 주어진다면, 커패시터 어레이(163) 의 전체 커패시턴스는,
C전체 = 1C + 2C + 4C + 8C + 16C (3)
가 된다.
커패시턴스 C의 값이 0.1p F이기 때문에 다음이 성립한다.
C전체 = 31 · 0.1p F = 3.1p F (4)
본발명의 일실시예에 대해 3.1p F의 전체 커패시턴스는 온-칩 커패시터 어레이(163)에 대해 타당한 전체 커패시턴스이다.
소정의 실시예에 있어서, 식 (1)의 우변이 제조 및 사용시 양호하게 제어되므로, K 값은 사용자에 의해 사전에 계산될 수 잇다.
각각의 커패시터(191a-191e) 의 커패시턴스는 제조시 변동될 수 있고 원하는 값과 불일치 할수도 있기 때문에 커패시턴스 C의 변동을 보상하기 위해 레지스터 설정값 K를 계산한는 것이 유리하다. 이것은 이하에 기술된 계산방법을 통해 실행된다. 제8도는 제7도의 전류제어기(420) 에 대한 레지스터 설정값 K를 눈금조정하는 방법을 예시한다. 이 조정은 (제1도의) 마스터(11)로부터 외부적으로 수행된다.
제8도를 참조하면, 마스터(11)는 패킷을 송신함으로서 슬레이브(12a-12n) 와 통신한다. 마스터(11)는 스텝 200에서 초기 K 값을 제로로 설정함으로써 눈금조정을 시작한다. 스텝 201에서, 마스터(11)는 패킷 K 값을 계산된 K 값에 필요한 슬레이브에 송신한다. 슬레이브 K값을 구동기(100) 와 K 값을 설정하는 전류제어기(420) 에 공급하고 버스(30)의 특별한 전송선(111) 상에 전류 및 저전압 VOL을 유도한다. 그러면, 슬레이브는 다른 패킷을 마스터(11) 반대방향으로 송신한다. 마스터(11)는 스텝 202에서 패킷의 저전압 VOL을 측정한다. 마스터(11)는 따라서 입력샘플을 사용한다. 스탭 203에서 마스터(11)는 샘플된 VOL이 Vref전압을 비교하고 VOL이 Vref이하 또는 동일한지를 결정한다. 그렇지 않으면 K 값은 스텝 207에서 1씩 증가되고 스텝 201로 처리를 복귀하며, 여기서 마스터(11)는 갱신된 K 값을 슬레이브에 송신한다. VOL이 Vref전압 이상 또는 동일하면, K 값은 스텝 204에서 배가된다. 배가된 K 값은 Vref근방의 대칭전압스윙을 제공한다. 스텝 205에서, 계산된 K는 마스터(11)에서 슬레이브로 송신되고 처리가 스텝 206에서 끝난다.
일실시예에 대해 K 는 계산처리의 일부로써 선형방식으로 증분된다. 택일적 실시예에 대해 K 에 대한 2진수 검색은 계산처리의 일부로써 실행된다.
택일적 실시예에 대해 초기 K 값은 스텝 200에서 초기 VOL과 Vref이하가 되도록하는 값으로 설정될 수 있다. 택일적 실시예에 대해, 마스터(11)는 VOL과 Vref이상 혹은 동일한지를 결정하도록 스텝 203에서 샘플된 VOL과 Vref전압을 비교한다. VOL과 Vref이상 또는 동일하지 않으면, K 값은 스텝 207에서 감소되고 스텝 201로부터 처리가 반복된다.
제9도는 전류모드구동기(220) 이 회로도이다. 전류모드구동기(220) 는 본발명의 택일적 실시예이다. 전류모드구동기(220) 는 저항(230)을 통해 전원공급장치에 결합된 바이폴라 트랜지스터(222)를 포함한다. 트랜지스터(222) 는 호스트 마스터 또는 슬레이브가 버스(30)의 선(111) 으로 출력되길 소망하는 데이터를 수신한다. 트랜지스터(222) 는 노드(232)를 통해 가변전류원(226) 에 결합된다.
바이폴라 트랜지스터(224) 는 전송선(111) 과 노드(232) 사이에서 결합된다. 트랜지스터(224) 는 VBIAS 전압으로 바이어스된다. 일실시예에 대해, 트랜지스터(222) 및 (224)는 모두 바이폴라 접합 트랜지스터이다. 전류원(226) 은 전류제어기(228) 에 결합된다. 전류원(226) 의 전류는 전류제어기(228) 에 의해 조절될 수 있다.
전류제어기(228) 및 가변전류원(226) 은 제4도의 전류제어기(120) 및 논리회로(102) 에 의해 제공되는 기능과 유사한 역할을 한다.
작동중, 데이터가 트랜지스터(222)를 턴오프하는 논리적 로우신호일 때, 전류는 저항(112), 전송선(111), 트랜지스터(224) 및 전류원(226)을 통해 흐를 수 있다.
트랜지스터(224) 는 원하는 전류를 선(111)에서 싱크한다. 저항(112) 양단에 전압강하가 주어지면, 저전압신호는 선(111) 에서 나타난다.
트랜지스터(222) 에 인가된 테이터가 논리적 하이신호일 때, 트랜지스터(222) 는 턴온된다. 저항(230) 은 비교적 작은 저항값이다. 따라서, 저항(222) 이 턴온이면, 트랜지스터(224) 의 이미터는 단말전압 이상으로 되는 전압임을 알수 있다. 따라서, 트랜지스터(224) 는 전류를 전도하지 않는다. 그러므로, 전류는 선(111)을 통해 흐르지 않는다. 따라서, 단말전압과 동일한 고전압은 선(111) 에 나타난다.
제10도는 전류모드구동기(250) 의 회로도이다. 전류모드구동기(250) 는 본발명의 다른 택일적 실시예이다. 전류모드구동기(250) 는 노드(262)를 통해 바이폴라 접합 트랜지스터(258) 에 결합된 가변전류원(252)를 포함한다. 트랜지스터(258) 의 게이트는 호스트 또는 슬레이브가 버스선(111)으로 출력되기를 소망하는 데이터를 수신한다. 바이폴라 트랜지스터(254) 는 노드(262) 와 전송선(111) 사이에 결합된다.
전류원(252) 은 또 전류제어기(260) 에 결합된다. 전류제어기(260) 는 전류원(252)을 통해 흐르는 전류의 크기를 조절할 수 있다.
전류제어기(260) 및 가변전류원(252) 은 제4도의 전류제어기(120) 와 출력논리수단(102) 에 의해 제공되는 기능과 유사한 역할을 한다.
작동중, 트랜지스터(258) 의 게이트에 인가된 데이터가 논리적으로 하이일 때, 트랜지스터(258) 는 턴온된다. 이것은 트랜지스터(254) 의 게이트를 단락시켜 접지로하며, 트랜지스터(254)를 턴오프한다. 트랜지스터(254) 가 오프일 때 전송선(111)을 통해 흐르는 전류는 없게 된다. 따라서 단말전압은 선(111)을 통해 흐르는 전류는 없게 된다. 다라서 단말전압은 선(111) 상에 나타난다.
전류제어기(260) 는 트랜지스터(254) 의 베타변동--즉, 온도변동에 의해 초래되는 트랜지스터(254) 의 이득에 있어서의 변화,를 보상한 전류원(25)을 통해 흐르는 전류를 조절한다.
한편, 트랜지스터(258) 의 게이트에 인가된 데이터가 논리적으로 로우일 때 트랜지스터(258) 는 턴오프된다. 이것이 발생할 때, 전류원(252) 은 공급전압부분이 트랜지스터(254)의 게이트상에 나타나게 한다. 이것은 트랜지스터(254)를 턴온한다. 트랜지스터(254)가 턴온될 때 저항(112), 전송선(111), 트랜지스터(254) 및 저항(256)을 통해 흐른다. 전압강하는 저항양단에 나타나고 저전압은 전송선(111) 상에 나타난다.
상술한 설명에 있어서, 본 발명은 그의 특정한 실시예에 대해 기술되었다. 그러나, 본발명의 다양한 수정 및 변경이 첨부된 특허청구의 범위에 나오는 본 발명의 광범한 범위 및 정신을 이탈함이 없이 형성될 수 있음은 명백하다.

Claims (39)

  1. 버스용 전기전류원회로에 있어서, (A) 버스 및 버스 사이에 결합되어 버스전류를 제어하는 트랜지스터수단; (B) 트랜지스터수단에 결합된 제어회로; (C)제어회로에 결합되어 트랜지스터 수단을 제어하는 제어기를 포함하는데 상기 제어기는, (1) (a) 버스용의 원하는 전류를 설정하는 설정수단 및; (b)설정수단에 결합된 트랜지스터 기준수단을 구비하며 제1전압을 제공하는 가변레벨회로; (2) 기준전압을 제공하는 전압기준수단; (3)전압기준수단 및 가변레벨회로에 결합되어 제1전압과 기준전압을 비교하는 비교수단; (4) 비교수단으로부터 트리거신호에 응답하는 논리수단을 포함하며, 논리수단의 출력에 좌우되는 방식으로 트랜지스터수단을 턴온하기 위해 논리수단의 출력이 제어회로에 결합된 것을 특징으로 하는 버스용 전기전류원회로.
  2. 제1항에 있어서, (A) 트랜지스터수단이 복수의 트랜지스터를 구비하고; (B) 제어회로가 복수의 트랜지스터의 게이트에 결합된 논리회로를 구비한 것을 특징으로 하는 버스용 전기전류원회로.
  3. 제1항에 있어서, 트랜지스터수단이 트랜지스터를 구비한 것을 특징으로 하는 버스용 전기전류원회로.
  4. 제2항에 있어서, 논리수단이 트리거신호를 비교수단으로부터 수신할때까지 계수하는 계수기를 구비하며, 계수기의 출력은 계수기의 계수에 좌우되는 방식으로 복수의 트랜지스터의 특별한 조합을 턴온하기 위해 논리회로에 결합된 것을 특징으로 하는 버스용 전기전류원회로.
  5. 제4항에 있어서, 계수기가 트리거신호를 비교수단으로부터 수신할 때 최종 계수를 설정하며, 최종 계수가 래치되고, 논리회로에 결합된 계수기의 출력이 계수기의 래치된 최종 계수인 것을 특징으로 하는 버스용 전기전류원회로.
  6. 제2항에 있어서, 설정수단이 외부저항인 것을 특징으로 하는 버스용 전기전류원회로.
  7. 제2항에 있어서, 버스 및 접지간에 결합된 복수의 트랜지스터의 폭 각각이 서로 2진 배수인 것을 특징으로 하는 버스용 전기전류원회로.
  8. 제1항에 있어서, 트랜지스터 기준수단이 복수의 트랜지스터를 구비한 것을 특징으로 하는 버스용 전기전류원회로.
  9. 제8항에 있어서, 트랜지스터 기준수단의 복수의 트랜지스터의 폭 각각이 버스 및 접지간에 결합된 복수의 트랜지스터의 폭 각각 보다 실질적으로 작은 것을 특징으로 하는 버스용 전기전류원회로.
  10. 제1항에 있어서, 설정수단이 복수의 커패시터를 구비한 것을 특징으로 하는 버스용 전기전류원회로.
  11. 제10항에 있어서, 트랜지스터 기준수단이 전류 미러회로인 것을 특징으로 하는 버스용 전기전류원회로.
  12. 제10항에 있어서, 복수의 커패시터의 커패시턴스 각각이 서로 2진 배수인 것을 특징으로 하는 버스용 전기전류원회로.
  13. 제10항에 있어서, 복수의 커패시터가 사용자-설정가능 방식으로 트랜지스터 기준수단에 결합된 것을 특징으로 하는 버스용 전기전류원회로.
  14. 제1항에 있어서, 설정가능한 원하는 전류가 전원공급변동, 처리변동 및 온도변동에 실질적으로 독립하는 것을 특징으로 하는 버스용 전기전류원회로.
  15. 버스에 결합되고, 버스가 단말저항을 통해 전압공급장치에 결합된 전자장치용 출력 구동기에 있어서, (A) 버스 및 버스 사이에 결합되어 버스전류를 제어하는 복수의 트랜지스터; (B) 복수의 트랜지스터의 게이트에 결합된 제어회로; (C) 제어회로에 결합되어 복수의 트랜지스터를 제어하는 제어기를 포함하는데 상기 제어기는, (1) 전압공급장치에 결합되어 원하는 전류를 설정하는 저항수단; (2) 저항 및 접지 사이에 결합된 복수의 트랜지스터수단을 구비하며 트랜지스터 기준수단의 복수의 트랜지수터가 가변전압을 제공하도록 선택적으로 턴온되며; (3) 가변전압을 수신하도록 결합되어 가변전압과 기준전압을 비교하는 비교수단; (4) 계수기; (5) (i) 비교수단 및 (ii) 계수기에 결합되며 트랜지스터 기준수단의 복수의 트랜지스터의 특별한 조합이 계수기의 출력에 의해 턴온될때까지 계수기를 계수함으로써 가변전압이 기준전압과 대략 동일하게 되며, 계수기의 출력은 또한 버스 및 접지 간에 결합된 복수의 트랜지스터의 특별한 조합을 턴온하기 위해 제어회로에 결합되도록 구성된 제어논리를 포함하는 것을 특징으로 하는 출력구동기.
  16. 제15항에 있어서, 제어회로가 논리회로를 구비한 것을 특징으로 하는 출력구동기.
  17. 제15항에 있어서, 버스 및 접지간에 결합된 복수의 트랜지스터가 5개의 N-채널 금속-산화물 반도체(NMOS) 트랜지스터를 구비하며 5개의 NMOS 트랜지스터 폭 각각이 서로 2진 배수인 것을 특징으로 하는 출력구동기.
  18. 제17항에 있어서 트랜지스터 기준수단의 복수의 트랜지스터가 5개의 NMOS 트랜지스터를 구비하며, 트랜지스터 기준수단의 5개의 NMOS 트랜지스터의 폭 각각이 버스 및 접지간에 결합된 복수의 트랜지스터중 5개의 NMOS 트랜지스터 각각의 폭 보다 실질적으로 작은 것을 특징으로 하는 출력구동기.
  19. 제15항에 있어서, 저항수단이 단말저항의 저항값의 5배를 갖는 저항을 구비한 것을 특징으로 하는 출력구동기.
  20. 제15항에 있어서, 전자장치가 마이크로프로세서인 것을 특징으로 하는 버스용 전기전류원회로.
  21. 제15항에 있어서, 전자장치가 동적랜덤 액세스 메모리(DRAM)인 것을 특징으로 하는 출력구동기.
  22. 제15항에 있어서, 전압공급이 대략 2.5볼트이고 기준전압이 대략 2.2볼트인 것을 특징으로 하는 출력구동기.
  23. 제15항에 있어서, 제어회로가 복수의 논리게이트를 구비하며, 각각의 논리게이트가 복수의 트랜지스터중 각각 하나의 게이트에 결합된 것을 특징으로 하는 출력구동기.
  24. 제15항에 있어서, 계수기에 결합되며 계수기의 계수를 래치하고 계수를 제어회로에 공급하는 래치를 추가로 구비한 것을 특징으로 하는 출력구동기.
  25. 제15항에 있어서, 설정가능한 원하는 전류가 전원공급변동, 처리변동 및 온도변동에 실질적으로 독립하는 것을 특징으로 하는 출력구동기.
  26. 버스에 결합되고, 버스가 단말저항을 통해 전압공급장치에 결합된 전자장치용 출력구동기에 있어서, (A) 버스 및 버스 사이에 결합되어 버스전류를 제어하는 복수의 트랜지스터; (B) 복수의 트랜지스터의 게이트에 결합된 제어회로; (C) 제어회로에 결합되어 복수의 트랜지스터를 제어하는 제어기를 포함하는데 상기 제어기는, (1) 전압공급장치 및 접지에 결합된 전류미러수단을 포함하며 전류미러수단은 원하는 전류에 비례하는 사전설정된 값으로 전류를 공급하는 출력을 가지며; (2) 전류미러수단의 출력에 선택적으로 결합된 복수의 캐퍼시터를 갖는 커패시터 수단을 포함하며 커패시터수단은 전류미러수단으로부터 전류를 수신하고 전류에 의해 충전될 때 가변전압을 제공하며; (3) 가변전압을 수신하도록 결합되어 가변전압과 기준전압을 비교하는 비교수단; (4) 계수기와 ; (5) (i) 비교수단 및 (ii) 계수기 및 커패시터수단이 가변전압으로 충전되며 커패시터수단이 충전될 때 계수기가 계수를 시작하는 전류미러수단의 (iii) 출력에 결합된 제어논리를 포함하는데, 제어논리는 가변전압이 기준전압과 대략 동일함을 지시하는 비교수단으로부터 트리거신호를 수신할때까지 계수기를 계수하고 계수기의계수에 좌우되는 방식으로 복수의 트랜지스터의 특별한 조합을 턴온하기 위해 제어회로에 계수기의 출력이 결합된 것을 특징으로 하는 출력구동기.
  27. 제26항에 있어서, 제어회로가 논리회로를 구비한 것을 특징으로 하는 출력구동기.
  28. 제26항에 있어서, 전자장치가 DRAM인 것을 특징으로 하는 출력구동기.
  29. 제26항에 있어서, 전자장치가 마이크로프로세서인 것을 특징으로 하는 출력구동기.
  30. 제26항에 있어서, 복수의 트랜지스터가 5개의 NMOS 트랜지스터를 구비하며 5개의 NMOS 트랜지스터 폭 각각이 서로 2진 배수인 것을 특징으로 하는 출력구동기.
  31. 제26항에 있어서, 전류미러수단이 제1P- 채널 트랜지스터, 제2P- 채널 트랜지스터 및 제1N- 채널 트랜지스터를 구비하며, 제1N- 채널 트랜지스터의 폭이 복수의 트랜지스터 중 하나의 폭과 동일하며 제1P- 채널 트랜지스터의 폭이 제2P- 채널 트랜지스터의 폭의 대략 20배인 것을 특징으로 하는 출력구동기.
  32. 제26항에 있어서, 복수의 커패시터가 서로 2진 배수인 커패시턴스를 갖는 것을 특징으로 하는 출력구동기.
  33. 제26항에 있어서, 복수의 커패시터가 사용자- 설정가능 방식으로 전류미러수단의 출력에 결합된 것을 특징으로 하는 출력구동기.
  34. 제26항에 있어서, 기준전압이 대략 2.2볼트이고 공급전압이 대략 2.5볼트인 것을 특징으로 하는 출력구동기.
  35. 제27항에 있어서, 제어회로가 복수의 논리게이트를 구비하며, 각각의 논리게이트가 복수의 트랜지스터중 각각 하나의 게이트에 결합된 것을 특징으로 하는 출력구동기.
  36. 제26항에 있어서, 설정가능한 원하는 전류가 전원공급변동, 처리변동 및 온도변동에 실질적으로 독립하는 것을 특징으로 하는 출력구동기.
  37. 제26항에 있어서, 계수기에 결합되며 계수기의 계수를 래치하고 계수를 제어회로에 공급하는 래치를 추가로 구비한 것을 특징으로 하는 출력구동기.
  38. 제26항에 있어서, 전자장치가 슬레이브이고, 버스에 마스터가 결합되고, 마스터가 복수의 커패시터중 선택된 하나를 전류미러수단의 출력에 결합시키는 것을 특징으로 하는 출력구동기.
  39. 버스, 마스터, 및 출력구동기를 갖는 슬레이브를 구비한 버스시스템에서, 슬레이브의 버스용 출력구동기의 전류를 설정하는 방법에 있어서, (A) 레지스터 설정을 제1값으로 설정하는 단계; (B) 레지스터 설정을 슬레이브의 출력구동기로 마스터가 송신되는 단계; (C) 마스터에서 수신된 레지스터 설정에 의거하여 출력구동기의 전류미러수단의 출력에 복수의 커패시터중 하나를 슬레이브가 결합하는 단계; (D) 가변전압으로 충전하는 전류수단의 출력에 결합된 복수의 커패시터를 발생하고 동시에 계수를 계수하는 단계; (E) 가변전압을 기준전압으로 비교하는 단계; (F) 가변전압이 기준전압과 대략 동일할때이면, 계수기의 계수를 정지하고 계수기의 최종 계수를 래치하는 단계; (G) 버스상에 제1전압레벨이 발생하도록 계수기의 최종 계술에 의거한 버스 및 접지간에 결합된 복수의 트랜지스터의 특별한 조합을 턴온하는 단계; (H)마스터내에서 버스상의 제1전압을 송신하는 단계; (I) 마스터내에서 제1전압과 기준전압으로 비교하는 단계; (J) 레지스터 설정이 기준전압과 대략 동일하지 않다면, 레지스터 설정을 변경하고 단계 B 내지 단계 J를 반복하는 단계; (K) 레지스터 설정이 기준전압과 대략 동일하다면, (1) 레지스터 설정을 현재 레지스터 설정값과 2배로 되는 값으로 설정하는 단계; (2) 레지스터 설정을 슬레이브의 출력구동기로 마스터가 송신하는 단계; (3) 마스터에서 수신된 레지스터 설정에 의거하여 출력구동기의 전류미러수단의 출력으로 복수의 커패시터중 선택된 하나를 마스터가 결합하는 단계를 포함하는 것을 특징으로 하는 출력구동기의 전류설정방법.
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