KR20100073622A - 반도체 메모리 장치의 리던던시 어드레스 판별 회로 - Google Patents

반도체 메모리 장치의 리던던시 어드레스 판별 회로 Download PDF

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Abstract

본 발명은 복수개의 어드레스-퓨즈 신호 생성부, 및 상기 복수개의 어드레스-퓨즈 신호 생성부의 출력 신호인 복수개의 어드레스-퓨즈 신호에 응답하여 판별 신호를 생성하는 판별 신호 생성부를 포함하며, 상기 복수개의 어드레스-퓨즈 신호 생성부 각각은 리던던시 활성화 신호가 인에이블될 경우 퓨즈 커팅 여부에 따라 발생된 퓨즈 신호에 응답하여 어드레스 신호 또는 반전된 어드레스 신호를 상기 어드레스-퓨즈 신호로서 출력하며, 상기 판별 신호 생성부는 상기 복수개의 어드레스-퓨즈 신호중 하나라도 하이 레벨이면 상기 판별 신호를 디스에이블시키고 상기 복수개의 어드레스-퓨즈 신호가 모두 로우 레벨이면 상기 판별 신호를 인에이블시키는 것을 특징으로 한다.
어드레스, 리던던시, 리던던시 판별

Description

반도체 메모리 장치의 리던던시 어드레스 판별 회로{Redundancy Address Determination Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리던던시 어드레스 판별 회로에 관한 것이다.
반도체 메모리 장치는 수많은 메모리 셀을 구비하며, 데이터를 메모리 셀에 저장하도록 구성된다. 이때, 반도체 메모리 장치는 어드레스 신호를 이용하여 데이터가 저장된 메모리 셀의 위치를 선택하도록 설계된다. 또한, 반도체 메모리 장치는 불량 메모리 셀을 대체할 수 있도록 여분의 메모리 셀을 구비하고, 불량 메모리 셀에 데이터가 저장되도록 어드레스 신호가 입력되면, 내부적으로 여분의 메모리 셀에 데이터를 저장하도록 설계된다.
반도체 메모리 장치는 불량 메모리 셀의 위치를 지정하는 어드레스 신호가 입력되면 불량 메모리 셀 대신 여분의 메모리 셀로 데이터의 저장 위치를 지정하는 회로를 구비한다. 이때, 어드레스 신호의 판별 동작을 수행하는 회로가 리던던시 어드레스 판별 회로이다.
반도체 메모리 장치가 고속화됨에 따라 리던던시 어드레스 판별 회로의 입력 에 대한 출력의 응답 속도 또한 고속화되어야 한다. 하지만 일반적인 리던던시 어드레스 판별 회로는 입력에서 출력까지 거치는 소자의 개수가 최소화되지 않아 입력에 대한 출력의 응답 속도가 고속화되지 못하고, 또한 일반적인 리던던시 어드레스 판별 회로는 어드레스의 토글링(toggling)으로 인해 턴온/턴오프하는 소자가 최소화되지 않아 전력소모를 증가시키고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 입력에 대한 출력의 응답 속도를 높일 수 있고 전력 소모 또한 줄일 수 있는 반도체 메모리 장치의 리던던시 어드레스 판별 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 어드레스 판별 회로는 복수개의 어드레스-퓨즈 신호 생성부, 및 상기 복수개의 어드레스-퓨즈 신호 생성부의 출력 신호인 복수개의 어드레스-퓨즈 신호에 응답하여 판별 신호를 생성하는 판별 신호 생성부를 포함하며, 상기 복수개의 어드레스-퓨즈 신호 생성부 각각은 리던던시 활성화 신호가 인에이블될 경우 퓨즈 커팅 여부에 따라 발생된 퓨즈 신호에 응답하여 어드레스 신호 또는 반전된 어드레스 신호를 상기 어드레스-퓨즈 신호로서 출력하며, 상기 판별 신호 생성부는 상기 복수개의 어드레스-퓨즈 신호중 하나라도 하이 레벨이면 상기 판별 신호를 디스에이블시키고 상기 복수개의 어드레스-퓨즈 신호가 모두 로우 레벨이면 상기 판별 신호를 인에이블시키는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 리던던시 어드레스 판별 회로는 종래보다 응답 속도가 높아 반도체 메모리 장치의 고속화에 이점이 있다. 또한 최소 개수의 소자만으로 구성된 본 발명에 따른 리던던시 회로는 어드레스 토글에 의한 전 력 소모 증가를 최소화할 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 어드레스 판별 회로는 도 1에 도시된 바와 같이, 제 1 내지 제 6 어드레스-퓨즈 신호 생성부(101~106), 및 판별 신호 생성부(200)를 포함한다.
상기 제 1 내지 제 6 어드레스-퓨즈 신호 생성부(101~106) 각각은 리던던시 활성화 신호(en)가 인에이블될 경우 퓨즈가 커팅되지 않으면 해당 어드레스 신호(add<0>~add<5>)를 반전시켜 해당 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)로서 출력하고, 퓨즈가 커팅되면 해당 어드레스 신호(add<0>~add<5>)를 해당 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)로서 출력한다.
상기 판별 신호 생성부(200)는 상기 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)중 하나라도 하이 레벨이면 판별 신호(hitb)를 디스에이블시키고, 상기 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)가 모두 로우 레벨이면 상기 판별 신호(hitb)를 인에이블시킨다.
상기 제 1 내지 제 6 어드레스-퓨즈 신호 생성부(101~106)는 모두 동일하게 구성할 수 있다. 따라서 상기 제 1 어드레스-퓨즈 신호 생성부(101~106)의 구성만을 설명함으로써, 상기 제 2 내지 제 5 어드레스-퓨즈 신호 생성부(102~106)의 구성 설명을 대신한다.
상기 제 1 어드레스-퓨즈 신호 생성부(101~106)는 제 1 낸드 게이트(ND11), 인버터(IV11), 제어 인버터(IVC11), 및 패스 게이트(PG11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 리던던시 활성화 신호(en)와 어드레스 신호(add<0>)를 입력 받는다. 상기 인버터(IV11)는 퓨즈 신호(fuse<0>)를 입력 받는다. 상기 제어 인버터(IVC11)는 상기 퓨즈 신호(fuse<0>)에 응답하여 상기 제 1 낸드 게이트(ND11)의 출력 신호를 반전시켜 출력한다. 상기 패스 게이트(PG11)는 상기 퓨즈 신호(fuse<0>)에 응답하여 상기 제 1 낸드 게이트(ND11)의 출력 신호를 출력한다. 이때, 상기 제어 인버터(IVC11)와 상기 패스 게이트(PG11)의 출력단이 연결된 노드에서 상기 어드레스-퓨즈 신호(add_fuse<0>)가 출력된다. 상기 퓨즈 신호(fuse<0>)는 퓨즈가 커팅되지 않으면 하이 레벨, 퓨즈가 커팅되면 로우 레벨이 된다. 다른 퓨즈 신호(fuse<1>~fuse<5>) 또한 해당 퓨즈가 커팅되지 않으면 하이 레벨, 해당 퓨즈가 커팅되면 로우 레벨이 된다.
이와 같이 구성된 상기 제 1 어드레스-퓨즈 신호 생성부(101~106)는 상기 리던던시 활성화 신호(en)가 하이 레벨로 인에이블될 경우, 상기 퓨즈 신호(fuse<0>)가 하이 레벨이면 상기 어드레스 신호(add<0>)를 반전시켜 상기 어드레스-퓨즈 신호(add_fuse<0>)로서 출력하고, 상기 퓨즈 신호(fuse<0>)가 로우 레벨이면, 상기 어드레스 신호(add<0>)를 상기 어드레스-퓨즈 신호(add_fuse<0>)로서 출력한다.
한편, 상기 리던던시 활성화 신호(en)가 로우 레벨로 디스에이블될 경우, 즉, 반도체 메모리 장치는 리던던시 동작을 수행하지 않게 설정된 경우이므로, 테스터(tester)는 퓨즈를 커팅하지 않는다. 따라서 모든 퓨즈 신호(fuse<0>~fuse<5>)는 하이 레벨이다. 따라서, 상기 제 1 내지 제 6 어드레스-퓨즈 신호 생성부(101~106)는 상기 어드레스 신호(add<0>~add<5>)와는 무관하게 하이 레벨의 상기 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)를 출력한다.
상기 판별 신호 생성부(200)는 제 1 및 제 2 노어 게이트(NOR11, NOR12) 및 제 2 낸드 게이트(ND12)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<2>)를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 어드레스-퓨즈 신호(add_fuse<3>~add_fuse<5>)를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 1 및 제 2 노어 게이트(NOR11,NOR12)의 출력 신호를 입력 받아 상기 판별 신호(hitb)를 생성한다.
상기 판별 신호 생성부(200)는 상기 어드레스-퓨즈 신호(add<0>~add<5>) 중 하나라도 하이 레벨이면 상기 판별 신호(hitb)를 하이 레벨로 디스에이블시키고, 상기 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)가 모두 로우 레벨이면 상기 판별 신호(hitb)를 로우 레벨로 인에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 어드레스 판별 회로는 다음과 같이 동작한다.
설명의 편의상 퓨즈 신호(fuse<0>~fuse<5>)를 제 1 내지 제 6 퓨즈 신호(fuse<0>~fuse<5>)로, 어드레스 신호(add<0>~add<5>)를 제 1 내지 제 6 어드레스 신호(add<0>~add<5>)로, 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)를 제 1 내지 제 6 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)로 정의한다.
상술한 바와 같이, 퓨즈가 커팅되지 않았을 경우 리던던시 활성화 신호(en)가 로우 레벨로 디스에이블되면 상기 제 1 내지 제 6 어드레스 신호(add<0>~add<5>)와는 무관하게 상기 제 1 내지 제 6 어드레스-퓨즈 신 호(add_fuse<0>~add_fuse<5>)는 모두 하이 레벨이 된다. 따라서 판별 신호(hitb)는 하이 레벨로 디스에이블되며, 상기 판별 신호(hitb)가 디스에이블되면 반도체 메모리 장치는 리던던시 동작을 수행하지 않는다.
상기 리던던시 활성화 신호(en)가 하이 레벨로 인에이블되면 상기 제 1 내지 제 6 퓨즈 신호(fuse<0>~fuse<5>), 및 상기 제 1 내지 제 6 어드레스 신호(add<0>~add<5>)에 응답하여 상기 판별 신호(hitb)의 인에이블 여부가 결정된다.
예를 들어, 상기 제 1 내지 제 6 어드레스 신호(add<0>~add<5>) 조합이 (0,0,0,0,1,1)일 때 상기 판별 신호(hitb)를 로우 레벨로 인에이블시키도록 설정한다.
즉, 제 1 내지 제 6 어드레스 신호(add<0>~add<5>) 조합이 (0,0,0,0,1,1)일 때, 상기 판별 신호(hitb)를 로우 레벨로 인에이블시킬려면, 상기 제 1 내지 제 4 퓨즈 신호(fuse<0>~fuse<3>)를 생성하는 퓨즈만을 커팅하여 상기 제 1 내지 제 4 퓨즈 신호(fuse<0>~fuse<3>)를 로우 레벨로 생성한다. 상기 제 5 및 제 6 퓨즈 신호(fuse<4>, fuse<5>)를 생성하는 퓨즈는 커팅하지 않는다. 따라서 상기 제 5 및 제 6 퓨즈 신호(fuse<4>, fuse<5>)는 하이 레벨로 생성된다.
결국, 상기 제 1 내지 제 4 어드레스 신호(add<0>~add<3>)는 그대로 상기 제 1 내지 제 4 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<3>)로서 출력되고, 상기 제 5 및 제 6 어드레스 신호(add<4>, add<5>)는 반전되어 상기 제 5 및 제 6 어드레스-퓨즈 신호(add_fuse<4>, add_fuse<5>)로서 출력된다.
상기 제 1 내지 제 6 어드레스 신호(add<0>~add<5>)가 (0,0,0,0,1,1)일 경 우, 상기 제 1 내지 제 6 어드레스-퓨즈 신호(add_fuse<0>~add_fuse<5>)가 모두 로우 레벨이 된다. 따라서 상기 판별 신호(hitb)는 로우 레벨로 인에이블된다. 상기 판별 신호(hitb)가 인에이블되면 반도체 메모리 장치는 리던던시 동작을 수행한다.
본 발명은 어드레스 신호 조합에 따라 반도체 메모리 장치의 리던던시 동작 수행 여부를 결정하는 회로로, 어드레스 입력으로부터 판별 신호의 출력까지 4개의 소자(ND11, IVC(또는 PG11), NOR11(NOR12), ND12)만을 거친다. 이러한 본 발명은 어드레스 입력으로부터 판별 신호를 생성하는 데 최소 개수의 소자만을 거치게 함으로써, 리던던시 어드레스 판별 회로의 응답 속도를 높이는 것은 물론이고, 어드레스 토글에 따른 전력 소모 또한 최소화할 수 있는 효과가 있다.
도 2는 도 1에 도시된 제 1 어드레스-퓨즈 신호 생성부(101)의 다른 실시예이다. 퓨즈 신호(fuse<0>), 어드레스 신호(add<0>), 및 리던던시 활성화 신호(en)에 의한 동작은 도 1에 도시된 제 1 어드레스-퓨즈 신호 생성부(101)와 동일함으로, 동작설명은 생략한다.
도 2에 도시된 어드레스-퓨즈 신호 생성부(101-1)는 낸드 게이트(ND21), 인버터(IV21), 제 1 및 제 2 패스 게이트(PG21, PG22)를 포함한다. 상기 낸드 게이트(ND21)는 상기 리던던시 활성화 신호(en), 및 어드레스 신호(add<0>)를 입력 받는다. 상기 인버터(IV21)는 퓨즈 신호(fuse<0>)를 입력 받는다. 상기 제 1 패스 게이트(PG21)는 상기 퓨즈 신호(fuse<0>)가 로우 레벨일 경우, 상기 어드레스 신호(add<0>)를 어드레스-퓨즈 신호(add_fuse<0>)로서 출력하도록 구성된다. 상기 제 2 패스 게이트(PG22)는 상기 퓨즈 신호(fuse<0>)가 하이 레벨일 경우, 상기 낸드 게이트(ND21)의 출력 신호를 상기 어드레스-퓨즈 신호(add_fuse<0>)로서 출력하도록 구성된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 어드레스 판별 회로의 구성도,
도 2는 도 1의 어드레스-퓨즈 신호 생성부의 다른 실시예에 따른 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
101~106: 제 1 내지 제 6 어드레스-퓨즈 신호 생성부
200: 판별 신호 생성부

Claims (6)

  1. 복수개의 어드레스-퓨즈 신호 생성부; 및
    상기 복수개의 어드레스-퓨즈 신호 생성부의 출력 신호인 복수개의 어드레스-퓨즈 신호에 응답하여 판별 신호를 생성하는 판별 신호 생성부를 포함하며,
    상기 복수개의 어드레스-퓨즈 신호 생성부 각각은
    리던던시 활성화 신호가 인에이블될 경우 퓨즈 커팅 여부에 따라 발생된 퓨즈 신호에 응답하여 어드레스 신호 또는 반전된 어드레스 신호를 상기 어드레스-퓨즈 신호로서 출력하며,
    상기 판별 신호 생성부는
    상기 복수개의 어드레스-퓨즈 신호중 하나라도 하이 레벨이면 상기 판별 신호를 디스에이블시키고 상기 복수개의 어드레스-퓨즈 신호가 모두 로우 레벨이면 상기 판별 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 어드레스-퓨즈 신호 생성부 각각은
    상기 리던던시 활성화 신호 및 상기 어드레스 신호를 입력 받는 낸드 게이트,
    상기 퓨즈 신호에 응답하여 상기 낸드 게이트의 출력 신호를 반전시켜 출력 하는 제어 인버터, 및
    상기 퓨즈 신호에 응답하여 상기 낸드 게이트의 출력 신호를 출력하는 패스 게이트를 포함하며, 상기 제어 인버터 및 상기 패스 게이트의 출력단이 연결된 노드에서 상기 어드레스-퓨즈 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
  3. 제 2 항에 있어서,
    상기 제어 인버터는 상기 퓨즈 신호가 로우 레벨일 경우 상기 낸드 게이트의 출력 신호를 반전시켜 출력하고, 상기 패스 게이트는 상기 퓨즈 신호가 하이 레벨일 경우 상기 낸드 게이트의 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
  4. 제 1 항에 있어서,
    상기 복수개의 어드레스-퓨즈 신호 생성부 각각은
    리던던시 활성화 신호 및 상기 어드레스를 입력 받는 낸드 게이트,
    퓨스 신호에 응답하여 상기 어드레스를 출력하는 제 1 패스 게이트, 및
    상기 퓨즈 신호에 응답하여 상기 낸드 게이트의 출력 신호를 출력하는 제 2 패스 게이트를 포함하며, 상기 제 1 및 제 2 패스 게이트의 출력단이 연결된 노드에서 상기 어드레스-퓨즈 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
  5. 제 4 항에 있어서,
    상기 제 1 패스 게이트는 상기 퓨즈 신호가 로우 레벨일 경우 상기 어드레스를 출력하고,
    상기 제 2 패스 게이트는 상기 퓨즈 신호가 하이 레벨일 경우 상기 낸드 게이트의 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
  6. 제 1 항에 있어서,
    상기 판별 신호 생성부는
    상기 복수개의 어드레스-퓨즈 신호를 입력 받는 복수개의 노어 게이트, 및
    상기 복수개의 노어 게이트의 출력 신호를 입력 받아 상기 판별 신호를 생성하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 어드레스 판별 회로.
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