DE3882445T2

DE3882445T2 - Halbleiterspeichergerät mit Fehlerprüfschaltung.

Info

Publication number: DE3882445T2
Application number: DE88304469T
Authority: DE
Inventors: Ryoji Hagiwara; Hiromi Kawashima
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-19
Filing date: 1988-05-17
Publication date: 1993-11-18
Anticipated expiration: 2008-05-18
Also published as: EP0294947B1; JPS63285800A; KR910007408B1; DE3882445D1; EP0294947A3; US4937830A; EP0294947A2; KR880014572A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung.
Unter Bezugnahme auf ein Beispiel eines Speichers, zum Beispiel ein elektrisch lösch- und programmierbarer Nur-Lese-Speicher (EEPROM), ist eine mögliche Anzahl der Wiederholung des Neuschreibens als eine der wichtigen Eigenschaften des EEPROM definiert. Die mögliche Anzahl davon ist von dein Gesichtspunkt aus definiert, daß ein Hersteller eine Qualität der Anordnung für einen Nutzer garantiert. Wenn jedoch das Neuschreiben oft wiederholt wird, besteht die Möglichkeit, daß eine Speicherzelle auf Grund einer Kristallinität des Halbleiters, der die Speicherzelle bildet, einer Qualitätsminderung bei einem Tunnelisolierfilm und dergleichen, von Staubpartikeln, einer unbefriedigenden Musterung oder dergleichen nichtfunktionsfähig wird. Hinsichtlich der meisten Speicher, die auf Grund derartiger Ursachen nichtfunktionsfähig werden, beträgt das Verhältnis der nichtfunktionsfähigen Bits zu allen Bits, z. B. 64K oder 65536 Bits, 1 zu 10 Bits und ist extrem klein. Das heißt, es liegt bei der Klassifizierung von Ausfällen im Zufallsausfallbereich.
Um das Problem zu lösen, schlug Seeq Tech. Co. 1984 eine Anordnung vor, bei der eine Fehlerprüf- und Korrektur(error check and correct ECC) Schaltung zusammen mit einem Speicher auf einen Chip montiert ist (TSSCC 84, THAM 10.4). In der ECC-Schaltung werden, wenn Informationsdaten in Zellen geschrieben werden, Prüfdaten auf der Grundlage einer Kombination von gewissen Bits der Informationsdaten erzeugt. Wenn die Informationsdaten, die in die Zellen geschrieben sind, über eine S/A- (Leseverstärkungs-) Schaltung ausgelesen werden, erfolgt als nächstes die Prüfung und Korrektur der Informationsdaten auf der Grundlage einer Kombination von gewissen Bits der Prüfdaten und Informationsdaten. Das heißt, wenn ein gewisses Bit der Informationsdaten falsch ist, wird der logische Pegel des falschen Bits auf den richtigen Pegel invertiert. Somit kann gemäß der ECC- Schaltung ein richtiges Ausgabesignal ausgelesen werden, auch wenn eine Zelle eines Bits von einem Wort nichtfunktionsfähig wird.
In einer EEPROM-Anordnung mit einer ECC-Schaltung kann jedoch, wenn sich eine Toleranz zwischen logischen Pegeln "1" und "0" einer gewissen Zelle auf Grund der Qualitätsminderung bei dem Tunnelisolierfilm verringert und, folglich, ein Pegelübergang der Ausgabe einer entsprechenden S/A verzögert wird, die ECC-Schaltung ihre Prüf- und Korrekturoperation nicht schnell ausführen. Deshalb tritt ein Problem dahingehend auf, daß die ECC-Schaltung einmal eine korrekte Operation für einen "richtigen" logischen Pegel einer gewissen Zelle ausführt und, nach einer Weile, die korrekte Operation rückgängig macht. Während der Operation ändert sich der logische Pegel des Ausgabesignals der ECC-Schaltung vorübergehend vom Pegel "1" (oder Pegel "0") auf den Pegel "0" (oder Pegel "1") und kehrt dann auf den Pegel "1" (oder Pegel "0") zurück. Das heißt, ein zackenartiger Übergangsfehler, nachstehend als Risiko bezeichnet, erscheint im Ausgabesignal der ECC-Schaltung. Dies bedeutet, daß die Korrektur von Fehlerdaten durch die ECC-Schaltung, nachstehend als ECC-Unterstützung bezeichnet, nicht perfekt ausgeführt werden kann und vom Gesichtspunkt eines hochgenauen Datenlesens nicht zweckmäßig ist.
Auch wenn die vorher erwähnte Toleranz zwischen logischen Pegeln "1" und "0" einer gewissen Zelle unter einen gewissen Pegel sinkt, oszilliert der Pegel des Ausgabesignals der entsprechenden S/A-Schaltung in der Übergangszone zwischen "1" und "0". Als Resultat bewirkt die ECC-Schaltung eine Fehloperation. Das heißt, eine perfekte ECC-Unterstützung kann nicht realisiert werden. Ferner ist das obige Problem nicht auf einen nichtflüchtigen Speicher wie einen EEPROM begrenzt, bei dem Ladungen aus einer Zelle oder aus Zellen auf Grund der Qualitätsminderung bei den Zellen mit der Zeit entweichen, sondern kann bei einem flüchtigen Speicher auftreten, bei dem das Entweichen in der Zelle nicht vorkommt, z. B. einem dynamischen Speicher mit wahlfreiem Zugriff (DRAN), einem statischen RAM (SRAM) und dergleichen. Das heißt, es tritt das Problem auf, daß auf Grund der Nichtgleichmäßigkeit bei der Operationsgeschwindigkeit zwischen jeder der S/A- Schaltungen bei der Leseoperation eine Zeit, zu der ein logischer Pegel von jedem Bit der auszulesenden Daten stabilisiert ist, nicht übereinstimmt. So bewirkt die ECC- Schaltung eine Fehloperation, die zu dem Auftreten des Risikos beim Ausgabesignal davon führt.
Demzufolge ist es wünschenswert, eine Halbleiterspeicheranordnung vorzusehen, die verhindern kann, daß ein Risiko bei den Ausgabedaten auftritt, wodurch eine perfekte ECC-Unterstützung realisiert wird, wobei die Zuverlässigkeit einer Leseoperation der Anordnung erhöht wird.
Eine Ausführungsform der vorliegenden Erfindung hat wünschenswerterweise solch einen Schaltungsaufbau, daß ungeachtet der Tatsache, ob eine Zeit, zu der ein logischer Pegel der Ausgabe jeder S/A-Schaltung stabilisiert ist, übereinstimmt oder nicht, der Einfluß nicht auf die Operation der nachfolgenden ECC-Schaltung ausgeübt wird.
Somit ist gemäß einer Ausführungsform der vorliegenden Erfindung eine Halbleiterspeicheranordnung vorgesehen mit: einer Speicherzellenanordnung zum Speichern einer Vielzahl von Datenwörtern, wobei jedes der Datenwörter Informationsbits und Prüfbits enthält; einer Leseverstärkungsschaltung, die mit der Speicherzellenanordnung operativ verbunden ist, zum Lesen der Informationsbits und der Prüfbits eines ausgewählten der Datenwörter; einer Fehlerkorrekturschaltung; dadurch gekennzeichnet, daß eine Verriegelungsschaltung mit der Leseverstärkungsschaltung operativ verbunden ist, zum Verriegeln der Informationsbits und der Prüfbits, die durch die Leseverstärkungsschaltung gelesen sind, zu einer vorbestiminten Zeit, nachdem sich ein Adreßsignal verändert hat; und daß die genannte Fehlerkorrekturschaltung mit der Verriegelungsschaltung operativ verbunden ist, zum Empfangen der Informationsbits und der Prüfbits, die durch die Verriegelungsschaltung verriegelt sind, und zum Korrigieren der Informationsbits auf der Grundlage der Prüfbits.
An Hand eines Beispiels wird nun Bezug auf die beiliegenden Zeichnungen genommen, in denen:
Fig. 1 ein Schaltungsdiagramm ist, das einen Aufbau von Hauptteilen einer vorher vorgeschlagenen EEPROM-Anordnung zeigt;
Fig. 2a bis 2d Diagramme zum Erläutern eines Problems in der in Fig. 1 gezeigten Anordnung sind;
Fig. 3a bis 3c Diagramme zum Erläutern eines anderen Problems in der in Fig. 1 gezeigten Anordnung sind;
Fig. 4 ein Blockdiagramm ist, das einen Aufbau der Halbleiterspeicheranordnung zeigt, die die vorliegende Erfindung verkörpert;
Fig. 5 eine Schaltung zeigt, die die vorliegende Erfindung verkörpert;
Fig. 6 ein Schaltungsdiagramm ist, das einen Aufbau, der nur eine Anordnung zum Lesen von Daten zeigt, der in Fig. 4 gezeigten Zellenanordnung darstellt;
Fig. 7 ein Schaltungsdiagramm ist, das einen Aufbau der in Fig. 4 und 5 gezeigten Verriegelungssignalerzeugungsschaltung darstellt;
Fig. 8 ein Schaltungsdiagramm ist, das einen Aufbau der in Fig. 4 und 5 gezeigten Adreßübergangsdetektor- (ATD)Schaltung darstellt;
Fig. 9a bis 9i Wellenformdiagramme zum Erläutern einer Leseoperation der in Fig. 5 gezeigten Anordnung sind;
Fig. 10a bis 10e Diagramme zum Erläutern einer-Operation des Schmitt-Triggers in der in Fig. 5 gezeigten S/A-Schaltung sind; und
Fig. 11 ein Schaltungsdiagramm ist, das einen anderen Aufbau der in Fig. 5 gezeigten Verriegelungsschaltung darstellt.
Zu einem besseren Verständnis der bevorzugten Ausführungsformen werden nun die Probleme einer vorher vorgeschlagenen Anordnung unter Bezugnahme auf Fig. 1 bis 3 erläutert.
Figur 1 zeigt einen Aufbau von Hauptteilen einer vorher vorgeschlagenen EEPROM-Anordnung. In Fig. 1 bezeichnet Bezugszeichen 10 eine EEPROM-Zelle mit einer Doppelgatestruktur, die ein Steuergate enthält, an das eine vorbestimmte Spannung Vref angelegt wird; Bezugszeichen 11 bezeichnet einen N-Kanal-Typ-Metalloxidhalbleiter- (NMOS)- Transistor mit einem Steuergate, das über eine Wortleitung mit einem Reihendekoder (RD) verbunden ist; und Bezugszeichen 12 bezeichnet einen NMOS-Transistor mit einem Steuergate, das über eine Bitleitung mit einem Spaltendekoder (CD) verbunden ist. Die EEPROM-Zelle 10, die Transistoren 11 und 12 sind seriell verbunden. Bezugszeichen 13 bezeichnet eine S/A-Schaltung mit einer Schaltung 14 zum Konvertieren eines Stromes ic, der durch die Zelle 10 fließt, in eine Spannung Vc und einem Puffer 15 zum Ausführen einer Pufferung der Spannung Vc, die von dem ic/Vc-Konverter 14 ausgegeben wird. Bezugszeichen 16 bezeichnet eine ECC-Schaltung, und Bezugszeichen 17 bezeichnet ein Exklusiv-ODER-Gatter.
Bei dem in Fig. 1 gezeigten Aufbau werden, wenn die Wortleitung und Bitleitung durch den Reihendekoder RD bzw. den Spaltendekoder CD auf der Grundlage einer Adreßbezeichnung ausgewählt werden, die entsprechenden Transistoren 11 und 12 EIN-geschaltet, was zu dem Fließen des Stromes ic durch die Zelle 10 führt. Der Strom ic wird durch den Konverter 14 in die Spannung Vc konvertiert, die der ECC- Schaltung 16 über den Puffer 15 zugeführt wird. Die Spannung oder Daten V'SA , die von der S/A-Schaltung ausgegeben werden, werden, wenn sie falsch sind, durch die ECC- Schaltung 16 auf der Grundlage von Prüfdaten korrigiert, die beruhend auf einer Kombination von gewissen Bits von Schreibdaten, die der Zelle eingegeben sind, erzeugt werden. Als Resultat werden die "richtigen" Daten als Ausgabe OUT ausgelesen. Zum Beispiel angenommen, daß der logische Pegel der Ausgabedaten V'SA der S/A-Schaltung "0" ist. Wenn die Daten die richtigen sind, gibt die ECC-Schaltung 16 ein Signal mit dem Pegel "0" aus und führt es dem Exklusiv-ODER- Gatter 17 zu. In dem Fall wird ein Signal mit dem Pegel "0", d. h. richtige Daten, als Ausgabe OUT ausgelesen. Wenn andererseits die Daten V'SA die falschen sind, gibt die ECC- Schaltung 16 ein Signal mit dem Pegel "1" aus. In dem Fall wird ein Signal mit dem Pegel "1" durch das Exklusiv-ODER- Gatter 17 als richtige Daten ausgegeben.
Als nächstes wird ein Problem in der in Fig. 1 gezeigten Anordnung unter Bezugnahme auf Fig. 2a bis 2d erläutert.
Angenommen, daß sich ein Tunnelisolierfilm der EEPROM- Zelle, die der "k"-ten S/A-Schaltung entspricht, verschlechtert und, zum Beispiel, ein kleines Leck in dem Tunnelisolierfilm auftritt. In dem Fall werden elektrische Ladungen auf einem schwimmenden Gate der Zelle in der Quantität verringert, was zu der Reduzierung bei der Toleranz zwischen den logischen Pegeln "1" und "0" der Zelle führt. Folglich wird, wie in Fig. 2a gezeigt, ein Übergang von dem Pegel "0" auf den Pegel "1" der Ausgabe V'SA(k) der "k"-ten S/A- Schaltung zu einer Zeit tb ausgeführt, die von einer Zeit ta an verzögert ist, zu der logische Pegel der Ausgaben V'SA(1), V'SA(2), ---, der S/A-Schaltungen, die den anderen funktionsfähigen Zellen entsprechen, stabilisiert sind.
In dem Fall ist zu der Zeit ta die Ausgabe V'SA(k) der "k"-ten S/A-Schaltung, nachstehend durch V'SA bezeichnet, nicht ein richtiger Pegel "1", sondern ein falscher Pegel "0". Dementsprechend gibt, wie in FIG. 2b gezeigt, die ECC- Schaltung 16 ein Signal mit dem Pegel "1" aus und führt es dem Exklusiv-ODER-Gatter 17 zu. Die ECC-Schaltung 16 bewirkt nämlich eine korrekte Operation. Als Resultat wird ein Signal mit dem Pegel "1" durch das Gatter 17 als korrigiertes Ausgabesignal OUT ausgegeben.
Als nächstes wird zu der Zeit tb ein Übergang von dem Pegel "0" zu dem Pegel "1" der S/A-Ausgabe V'SA bewirkt, und die ECC-Schaltung 16 arbeitet ansprechend auf den Übergang. Wie in Fig. 2c gezeigt, kann die ECC-Schaltung 16 ihre Operation jedoch nicht schnell ausführen und gibt demzufolge für eine Weile ein Signal mit dem Pegel "1" aus. So wird ein Übergangsfehlersignal, d. h. Risiko, mit dem Pegel "0", wie in Fig. 2a gezeigt, durch das Gatter 17 als falsches Ausgabesignal OUT ausgegeben.
Zu der Zeit tc (siehe Fig. 2d) gibt die ECC-Schaltung 16 als nächstes ein Signal mit dem Pegel "0" aus, das eine Aufhebung der zuvor erwähnten korrekten Operation anzeigt, und führt es dem Exklusiv-ODER-Gatter 17 zu. Als Resultat wird ein Signal mit dem Pegel "1" durch das Gatter 17 als richtiges Ausgabesignal OUT ausgegeben.
Wie oben erläutert, kann in der EEPROM-Anordnung mit der ECC-Schaltung, wenn eine Toleranz zwischen den logischen Pegeln "1" und "0" einer gewissen Zelle verringert wird und demzufolge ein Pegelübergang der Ausgabe einer entsprechenden S/A verzögert ist, die ECC-Schaltung ihre Prüf- und Korrekturoperation nicht schnell ausführen. Deshalb bewirkt die ECC-Schaltung einmal eine korrekte Operation und bewirkt dann eine Aufhebung der korrekten Operation. Auf Grund der zwei Operationen tritt beim Ausgabesignal OUT unvermeidlich ein Risiko auf. Dies bedeutet, daß eine ECC-Unterstützung nicht perfekt ausgeführt werden kann und vom Gesichtspunkt eines hochgenauen Datenlesens nicht zweckmäßig ist.
Als nächstes wird unter Bezugnahme auf Fig. 3a- bis 3c ein anderes Problem bei der in Fig. 1 gezeigten Anordnung erläutert.
Wenn sich die zuvor erwähnte Toleranz verschlechtert und sich auf solch ein Maß verringert, daß die Größe des Zellenstromes in der Nähe der Übergangszone zwischen "1" und "0" der S/A-Ausgabe stabilisiert wird (siehe Fig. 3a), stabilisiert sich die S/A-Ausgabe nicht auf "1" oder "0", sondern oszilliert. Die 0szillation des S/A-Ausgabesignals tritt auf Grund des kleinen Lecks in dem Tunnelisolierfilm und der Verringerung von Ladungen auf dem schwimmenden Gate durch das Leck auf. In dem Fall wird, wie in Fig. 3b durch eine durchgehende Linie gezeigt, die Größe eines Schwellenpegels der Zelle mit Ablauf der Zeit allmählich klein. Zu beachten ist, daß in Fig. 3b Bezugszeichen VG einen Schwellenpegel bezeichnet, bei dem elektrische Ladungen auf dem schwimmenden Gate nicht vorhanden sind; Bezugszeichen VERA bezeichnet einen Schwellenpegel der Zelle beim Löschen von Daten; und Bezugszeichen VWR bezeichnet einen Schwellenpegel der Zelle beim Schreiben von Daten. Ebenfalls stellt eine unterbrochene Linie eine Veränderung beim Schwellenpegel der funktionsfähigen Zelle dar, bei der kein kleines Leck auftritt. Figur 3c zeigt eine Beziehung zwischen einem Zellenstrom und einem Schwellenpegel der Zelle. In Fig. 3c stellt eine unterbrochene Linie, die durch Bezugszeichen P bezeichnet ist, die Größe des Zellenstromes dar, der beim Übergang zwischen "1" und "0" der S/A-Ausgabe fließt, und Bezugszeichen Vt bezeichnet einen Schwellenpegel beim Übergang. Bei der Zelle, in der ein kleines Leck auftritt, ist die Differenz zwischen dem Schwellenpegel der Zelle beim Programmieren oder Löschen und dem Pegel von VG (siehe Fig. 3b) extrem klein. Auch wenn der Pegel von VG in der Nähe des Pegels von Vt (siehe Fig. 3c) auf einer der beiden Seiten von Vt gesetzt ist, durchläuft demzufolge die Größe des Zellenstromes die Übergangszone zwischen "1" und "0" der S/A-Ausgabe. Als Resultat oszilliert die S/A-Ausgabe wie in Fig. 3a gezeigt.
Somit kann bei der EEPROM-Zelle, in der sich die Toleranz einer gewissen Zelle auf solch ein Maß verschlechtert, daß die entsprechende S/A-Ausgabe oszilliert, die ECC- Schaltung ihre Prüf- und Korrekturoperation nicht mit hoher Zuverlässigkeit ausführen, so daß eine perfekte ECC-Unterstützung unmöglich wird.
Figur 4 zeigt eine Halbleiterspeicheranordnung, die die vorliegende Erfindung verkörpert. Die Darstellung von Fig. 4 zeigt einen Speicher, der eine ECC-Anordnung enthält, die durch eine Prüfdatenerzeugungsschaltung 23, eine Zellenanordnung 20B für die Prüfdaten, S/A-Schaltungen 24B, Verriegelungsschaltungen 25B, eine ECC-Schaltung 26 und ein Exklusiv-ODER-Gatter 27 gebildet ist.
In Fig. 4 bezeichnet Bezugszeichen 20 eine Speicherzellenanordnung mit einer Speicherzelle, die an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen vorgesehen ist. Die Speicherzellenanordnung 20 enthält eine Speicherzone 20A, die Informationsdaten von n Bits zugeordnet ist, und eine Speicherzone 20B, die Prüfdaten von m Bits zugeordnet ist. Bezugszeichen 21 bezeichnet einen Reihendekoder (RD) zum Auswählen einer der Wortleitungen in der Zellenanordnung 20 ansprechend auf ein Adreßsignal ADD, und Bezugszeichen 22 bezeichnet einen Spaltendekoder (CD) zum Auswählen der Bitleitungen, die der Summe von n Bits und m Bits entsprechen, ansprechend auf das Adreßsignal ADD. Die Prüfdatenerzeugungsschaltung 23 hat die Funktion des Erzeugens von Prüfdaten von m Bits auf der Grundlage einer gewissen Kombination der Dateneingabe von n Bits. Bezugszeichen 24 bezeichnet eine Vielzahl von S/A- Schaltungen, die S/A-Schaltungen 24A enthalten, die für die Informationsdaten von n Bits vorgesehen sind, und S/A- Schaltungen 24B, die für die Prüfdaten von in Bits vorgesehen sind. Jede der S/A-Schaltungen liest ein Bit der Informationsdaten oder Prüfdaten, die in einer Speicherzelle gespeichert sind, die auf der Grundlage des Dekodierens des Adreßsignals ADD ausgewählt ist.
Bezugszeichen 25 bezeichnet eine Vielzahl von Verriegelungsschaltungen, die Verriegelungsschaltungen 25A enthalten, die für jede der S/A-Schaltungen 24A vorgesehen sind, und Verriegelungsschaltungen 25B, die für jede der S/A- Schaltungen 24B vorgesehen sind. Jede der Verriegelungsschaltungen verriegelt einen logischen Pegel eines Bitsignals, das von einer entsprechenden S/A-Schaltung ausgegeben ist, zu einer Zeit einer vorbestimmten Zeitperiode nach einer Veränderung des Adreßsignals ADD. Das heißt, jede Verriegelungsschaltung verriegelt den logischen Pegel ansprechend auf ein Verriegelungssignal von einer Verriegelungssignalerzeugungsschaltung 29. Bezugszeichen 28 bezeichnet eine Adreßübergangsdetektor- (ATD) Schaltung, die ansprechend auf die Veränderung des Adreßsignals ADD ein Signal ATD erzeugt. Die Verriegelungssignalerzeugungsschaltung 29 hat die Funktion des Erzeugens des obigen Verriegelungssignals ansprechend auf ein Chipfreigabesignal und das Signal ATD von der ATD-Schaltung 28. Ein konkreter Aufbau der Verriegelungssignalerzeugungsschaltung 29 wird später ausführlich beschrieben.
Unter Bezugnahme auf die ECC-Anordnung werden die Prüfdaten von in Bits, die durch die Schaltung 23 erzeugt sind, in der Prüfzellenanordnung 20B gespeichert und durch die S/A-Schaltungen 24B verstärkt. Die verstärkten Prüfdaten werden über die Verriegelungsschaltungen 25B der ECC- Schaltung 26 eingegeben. Die ECC-Schaltung 26 führt ihre Prüf- und Korrekturoperation auf der Grundlage einer Kombination der Informationsdaten von n Bits und der Prüfdaten von m Bits aus. Wenn zum Beispiel irgendeines der Bits der Informationsdaten auf dem Pegel "0" und falsch ist, invertiert die ECC-Schaltung 26 einen Pegel des falschen Bits, d. h. wechselt auf den Pegel "1". Dementsprechend empfängt das Exklusiv-ODER-Gatter 27 ein falsches Signal mit dem Pegel "0" von der Verriegelung 25A und ein korrigiertes Signal mit dem Pegel "1" von der ECC-Schaltung 26, und gibt ein Signal mit dem Pegel "1" aus, der ein "richtiges" Signal darstellt.
Es erfolgt nun unter Bezugnahme auf Fig. 5 bis 11 eine ausführliche Beschreibung der Schaltung, die die vorliegende Erfindung verkörpert.
Figur 5 stellt eine Schaltung dar, die die vorliegende Erfindung verkörpert. Zu beachten ist, daß die Darstellung von Fig. 5 einen Aufbau bezüglich nur einer Speicherzelle zeigt, um die Erläuterung zu vereinfachen. Auch bezeichnet in der Beschreibung unten ein Ausdruck "Transistor" einen Anreicherungstyp-NM0S-Feldeffekttransistor, insofern dem keine spezielle Definition hinzugefügt ist.
In Fig. 5 bezeichnet Bezugszeichen 30 eine EEPROM-Zelle mit einem schwimmenden Gate FG und einem Steuergate, der eine vorbestimmte Spannung Vref über Source/Drain eines Transistors 31 zugeführt wird. Ein Gate des Transistors 31 ist mit dem zuvor erwähnten Reihendekoder (RD) 21 verbunden. In der EEPROM-Zelle 30 wird das Schreiben oder Löschen von Daten durch einen Tunnelisolierfilm (nicht gezeigt) durch Injizieren von elektrischen Ladungen in das schwimmende Gate FG oder deren Emittieren davon ausgeführt. Eine Source der Zelle 30 ist mit einer Zuführungsleitung niedrigerer Energie Vss (0V) verbunden, und ein Drain davon ist über die Transistoren 32, 33 und 34 mit einem ic/Vc-Konverter 41 in einer S/A-Schaltung 40 verbunden.
Ein Gate des Transistors 32 ist über eine Wortleitung mit dem Reihendekoder 21 verbunden, der eine Operation für eine Zellenauswahl auf der Grundlage der Adreß- (ADD)Bezeichnung ausführt und den entsprechenden Transistor 32 EIN-schaltet. Andererseits ist ein Gate des Transistors 33 über eine Bitleitung mit dem Spaltendekoder 22 verbunden, der eine Operation für eine Zellenauswahl auf der Grundlage der Adreß- (ADD) Bezeichnung ausführt und den entsprechenden Transistor 33 EIN-schaltet. Auch ein Gate des Transistors 34 ist mit einer Zuführungsleitung höherer Energie Vcc (5V) bei der Leseoperation von Daten verbunden. Im Gegensatz dazu wird bei der Schreiboperation von Daten eine Spannung mit dem Pegel "0" dem Gate des Transistors 34 zugeführt, so daß die S/A-Schaltungsseite und die Bitleitungsseite elektrisch getrennt sind. Bei dem dargestellten Beispiel wird angenommen, daß die Transistoren 32 und 33 im EIN-Zustand sind. In dem Zustand, wenn positive Ladungen in dem schwimmenden Gate FG der Zelle 30 gesammelt sind, d. h., wenn die Zelle in dem Zustand "0" ist, fließt ein Zellenstrom ic. Wenn umgekehrt negative Ladungen in dem schwimmenden Gate FG gesammelt sind, d. h., wenn die Zelle in dem Zustand "1" ist, fließt der Zellenstrom ic nicht.
In der S/A-Schaltung 40 ist der ic/Vc-Konverter 41 durch einen Transistor 41A gebildet, der ein Gate hat, dem eine Bezugsspannung V&sub0; zugeführt wird, und einen Verarmungstyp-Transistor 41B, der ein Drain hat, dem die Energieversorgungsspannung Vcc zugeführt wird, und hat die Funktion des Konvertierens der Veränderung des Zellenstromes ic zu jener der Spannung Vc. Ferner sind ein PMOS-Transistor 42, ein Verarmungstyp-Transistor 43 und zwei Transistoren 44A und 44B, die miteinander parallel verbunden sind, zwischen der Energieversorgungsleitung Vcc und Vss seriell verbunden. Ein im unteren Zustand aktives Chipfreigabesignal wird jedem Gate der Transistoren 42 und 44A zugeführt. Auch eine Source des Transistors 43 ist mit jedem Gate der Transistoren 41A und 45 verbunden. Ein Drain des Transistors 45 ist mit der Energieversorgungsleitung Vcc verbunden, und eine Source davon ist mit der Source des Transistors 41A und einem Gate des Transistors 44B verbunden. Dementsprechend wird, wenn das Chipfreigabesignal auf dem Pegel "1" ist, d. h., in dem Nichtauswahlzustand des Chips, der Transistor 44A EIN-geschaltet, und demzufolge wird die zuvor erwähnte Bezugsspannung V&sub0; auf den Pegel "0" gebracht. Umgekehrt wird, wenn das Signal auf dem pegel "0" ist, d. h., in dem Chipauswahlzustand, der Transistor 42 EIN-geschaltet, und demzufolge wird die Bezugsspannung V&sub0; auf den Pegel "1" gebracht. Zu der Zeit wird der Transistor 41A EIN-geschaltet, so daß die Ausgangsspannung Vc des ic/Vc-Konverters 41 in Übereinstimmung mit der Größe des Zellenstromes ic geändert wird.
Bezugszeichen 46 bezeichnet einen Verarmungstyp-Transistor, der zwischen der Source des Transistors 41A und der Energieversorgungsleitung Vss verbunden ist und die Funktion hat, elektrische Ladungen, die auf der Bitleitung gesammelt sind, die der Zelle entspricht, in dem Nichtauswahlzustand abzuziehen und zu emittieren. Bezugszeichen 47 bezeichnet einen Transistor, der ansprechend auf das Signal ATD mit dem Pegel "1" von der ATD-Schaltung 28 EIN-geschaltet wird. Ein Drain des Transistors 47 ist mit der Energieversorgungsleitung Vcc verbunden, und eine Source davon ist mit der Ausgangsseite des ic/Vc-Konverters 41 verbunden. Bezugszeichen 48 bezeichnet einen Schmitt-Trigger mit einer vorbestimmten Hysteresespannung Vh, der auf die Ausgangsspannung Vc des ic/Vc-Konverters 41 anspricht und ein Signal VSA ausgibt. Die Kennlinien und die Funktion des Schmitt-Triggers werden später ausführlich beschrieben.
Bezugszeichen 50 bezeichnet eine Verriegelungsschaltung, die die Funktion hat, den Pegel des Signals VSA, das von der S/A-Schaltung 40 ausgegeben ist, ansprechend auf das Verriegelungssignal mit dem Pegel "0" zu halten, das von der Verriegelungssignalerzeugungsschaltung 29 zu einer Zeit einer vorbestimmten Zeitperiode nach einer Adressenänderung ausgegeben wird, und das gehaltene Signal als Signal VLA auszugeben.
In der Verriegelungsschaltung 50 sind ein Inverter 51, ein Transistor 52A und ein PMOS-Transistor 52B, die miteinander parallel verbunden sind, ein Inverter 53 und ein Inverter 54 zwischen den Eingangs- und Ausgangsseiten seriell verbunden. Ein Gate des Transistors 52B ist mit der Ausgangsseite der Verriegelungssignalerzeugungsschaltung 29 und, über einen Inverter 55, mit einem Gate des Transistors 52A verbunden. Auch die Ausgangsseite des Inverters 53 ist über einen Inverter 56 mit der Eingangsseite davon verbunden. Wenn das Verriegelungssignal , das von der Verriegelungssignalerzeugungsschaltung 29 ausgegeben ist, auf dem Pegel "1" ist, sind beide Transistoren 52A und 52B in dem AUS-Zustand, so daß die Eingangsseite und die Ausgangsseite elektrisch getrennt sind. Die Ausgabe VSA der S/A-Schaltung 40 wird nämlich nicht zu der ECC-Schaltung 26 übertragen. Wenn das Verriegelungssignal auf den Pegel "0" wechselt, werden die Transistoren 52A und 52B EIN-geschaltet, was zu der Übertragung der S/A-Ausgabe VSA der ECC-Schaltung 26 führt. Eine Zeitlage, zu der das Verriegelungssignal vom Pegel "1" auf den Pegel "0" wechselt, wird in der Verriegelungssignalerzeugungsschaltung 29 festgelegt.
Figur 6 zeigt einen Aufbau, der nur eine Anordnung zum Lesen von Daten darstellt, der in Fig. 4 gezeigten Zellenanordnung 20. Wie in Fig. 6 gezeigt, hat die Zellenanordnung 20 eine EEPROM-Zelle 30, die an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen vorgesehen ist. Bei dem gezeigten Aufbau werden, wenn die Zelle 30 ausgewählt ist, die entsprechenden Transistoren 32 und 33 EIN-geschaltet. In dem Zustand, wenn positive Ladungen in dem schwimmenden Gate der Zelle 30 gesammelt sind, fließt ein Zellenstrom von der entsprechenden S/A-Schaltung über die Transistoren 32, 33 und die Zelle 30 zu der Energieversorgungsleitung Vss.
Als nächstes wird ein Beispiel des Aufbaus der Verrielungssignalerzeugungsschaltung 29 unter Bezugnahme auf Fig. 7 beschrieben. Die Darstellung von Fig. 7 zeigt einen Schaltungsaufbau, der eine EEPROM-Blindzelle 710, eine S/A- Blindschaltung 720, die dieselbe Anordnung wie die in Fig. 5 gezeigte S/A-Schaltung 40 hat, und eine Anzahl von Gatterelementen verwendet, wodurch das Verriegelungssignal erzeugt wird.
In Fig. 7 ist die Verbindungsweise der Blindzelle 710 und der Transistoren 711 bis 714 im wesentlichen dieselbe wie jene der Zelle 30 und der Transistoren 31 bis 34, die in Fig. 5 gezeigt sind, so daß die Erläuterung davon weggelassen wird. Bei der Blindzelle 710 ist zu beachten, daß ein konstanter Zellenstrom ungeachtet des Auswahl oder Nichtauswahlzustandes der Zelle 30 hindurchfließen muß. Demzufolge wird bei dem gezeigten Beispiel die höhere Energieversorgungsspannung Vcc jedem Steuergate der Transistoren 711 bis 714 zugeführt, so daß jeder Transistor normalerweise in dem EIN-Zustand ist. Das Ausgabesignal VdSA der S/A-Blindschaltung 720 wird einem Puffer 731 eingegeben. Die Ausgangsseite des Puffers 731 ist mit einem Inverter 732 und einer Eingangsseite eines NAND-Gatters 736 verbunden. Die Ausgangsseite des Inverters 732 ist über einen Widerstand 733 mit einem Puffer 735 und einer Seite eines Kondensators 734 verbunden, dessen andere Seite mit der Energieversorgungsleitung Vss verbunden ist. Die Ausgangsseite des Puffers 735 ist mit einer anderen Eingangsseite des NAND- Gatters 736 verbunden, dessen Ausgangsseite über einen Puffer 737 mit der Ausgangsseite der vorliegenden Schaltung verbunden ist.
Wenn die Ausgabe VdSA der S/A-Blindschaltung 720 im Pegel nicht verändert wird, behält das Verriegelungssignal den Pegel "1" auf Grund der Anordnung des Inverters 732, des Widerstandes 733, des Kondensators 734, des Puffers 735 und des NAND-Gatters 736 bei. Wenn umgekehrt der Pegel des Ausgabesignals VdSA geändert wird, fällt das Verriegelungssignal auf den Pegel "0".
Gemäß dem Aufbau von Fig. 7 ist, wenn das Chipfreigabesignal auf dem Pegel "0", d. h. im Chipauswahlzustand ist, die Eingangsseite des Schmitt-Triggers 721 auf dem Pegel von Vss, d. h., Pegel "0". In dem Zustand wird, wenn das Adreßsignal geändert und, dementsprechend, das Signal ATD mit dem Pegel "1" ausgeben wird, der Transistor 722 EIN- geschaltet, so daß der Pegel der Eingangsseite des Schmitt- Triggers 721 auf den Pegel "1" steigt. Wie später festgestellt wird, spricht jedoch die Ausgabe des Schmitt-Triggers 721 auf die Pegelveränderung auf der Eingangsseite nicht schnell, sondern mit einer gewissen Verzögerung an.
Mit anderen Worten, wenn das Adreßsignal geändert wird, wird die Ausgabe VdSA der S/A-Blindschaltung 720 mit einer vorbestimmten Verzögerung, die durch die Kennlinien des Schmitt-Triggers 721 definiert ist, im Pegel geändert. Zu der Zeit wechselt das Verriegelungssignal vom Pegel "1" auf den Pegel "0".
Als nächstes wird ein Beispiel des Aufbaus der ATD- Schaltung 28 unter Bezugnahme auf Fig. 8 beschrieben.
In Fig. 8 bezeichnet Bezugszeichen 810 eine Inverterschaltung, die durch einen Inverter 811 gebildet ist, der auf ein Signal A&sub1; anspricht, das einem Bit von dem Adreßsignal ADD entspricht, einen Inverter 812, der auf die Ausgabe des Inverters 811 anspricht, und ein NOR-Gatter 813, das auf das Signal A&sub1; und die Ausgabe des Inverters 812 anspricht. Bezugszeichen 820 bezeichnet eine Inverterschaltung, die denselben Aufbau wie die Inverterschaltung 810 hat, außer daß ein Komplementärsignal des Signals A&sub1; genutzt wird. In der Inverterschaltung 810 dienen die Inverter 811 und 812 als Verzögerungsschaltung. Wenn sich zum Beispiel das Adreßbit A&sub1; im Pegel ändert, wird ein Impuls mit einer Breite, die dem Verzögerungsbetrag der Inverter 811 und 812 entspricht, auf der Ausgangsseite des NOR-Gatters 813 erzeugt. Die Operation der Inverterschaltung 820 ist dieselbe wie jene der Schaltung 810. Die Ausgabesignale der Inverterschaltungen 810 und 820 werden einem NOR-Gatter 830 eingegeben, und die Ausgabe des NOR-Gatters 830 wird einem NOR-Gatter 840 eingegeben. Die Ausgangsseite des NOR-Gatters 840 ist mit einem Inverter 851 und einer Eingangsseite eines NAND-Gatters 855 verbunden. Die Ausgangsseite des Inverters 851 ist über einen Widerstand 852 mit einem Inverter 854 und einer Seite eines Kondensators 853 verbunden, dessen andere Seite mit der Energieversorgungsleitung Vss verbunden ist. Die Ausgangsseite des Inverters 854 ist mit einer anderen Eingangsseite des NAND- Gatters 855 verbunden, dessen Ausgangsseite mit der Ausgangsseite der vorliegenden Schaltung verbunden ist.
Als nächstes wird die Leseoperation der in Fig. 5 gezeigten Anordnung unter Bezugnahme auf die Wellenformdiagramme, die in Fig. 9a bis 9i gezeigt sind, erläutert.
In Fig. 9d, 9e, 9h und 9i zeigt die Wellenform, die durch eine unterbrochene Linie angegeben ist, eine Veränderung bei der Spannung in dem Fall, daß die ausgewählte Zelle fehlerfrei oder funktionsfähig ist. Zuerst wird, wenn das Adreßsignal ADD zu einer Zeit t0 verändert wird, das "ATD"- Signal mit dem Pegel "1" erzeugt. Nach einer Weile wird, wenn die entsprechende Zelle 30 ausgewählt ist, d. h., das Chipfreigabesignal auf den Pegel "0" herabgesetzt ist, der Transistor 41A des ic/Vc-Konverters 41 in Fig. 5 EIN- geschaltet, so daß die Zellenspannung Vc zu einer Zeit tA auf den Pegel "0" fällt. Da die Zelle fehlerfrei ist, stabilisiert sich der logische Pegel der Ausgabe VSA der S/A-Schaltung 40 zu der Zeit tA. Demzufolge werden, wenn das Verriegelungssignal auf den Pegel "0" zu einer Zeit tC fällt, die durch die vorbestimmte Zeitperiode von der Veränderung der Adresse an verzögert ist, die Transistoren 52A und 52B der Verriegelungsschaltung 50 in Fig. 5 EIN- geschaltet, so daß die S/A-Ausgabe VSA mit dem Pegel "1" über drei Inverter 51, 53 und 54 übertragen wird und als Signal VLA mit dem Pegel "0" ausgegeben wird. Die ECC- Schaltung 26 führt ihre Prüf- und Korrekturoperation für das Signal VLA aus, das zu der Zeit tC ausgegeben wird, zu der sich die S/A-Ausgabe VSA schon auf den "richtigen" Pegel, d. h., den Pegel "1" bei dem dargestellten Beispiel, stabilisiert hat. Deshalb werden, wie in Fig. 9i durch eine unterbrochene Linie gezeigt, die richtigen Daten mit dem Pegel "0" zu der Zeit tC ausgegeben.
Andererseits stellt in Fig. 9d, 9e, 9h und 9i die Wellenform, die durch eine durchgehende Linie angegeben ist, eine Veränderung bei der Spannung in dem Fall dar, daß die ausgewählte Zelle auf Grund des Austritts von Ladungen nichtfunktionsfähig ist und, demzufolge, sich der Pegel der entsprechenden S/A-Ausgabe VSA zu einer Zeit tB stabilisiert, die von der rechtmäßigen Zeit tA an verzögert ist.
In dem Fall, wenn das Verriegelungssignal zu der Zeit tC auf den Pegel "0" fällt, wird die S/A-Ausgabe VSA mit dem falschen Pegel "0" über die Verriegelungsschaltung 50 übertragen und als Signal VLA mit dem Pegel "1" ausgegeben. Die ECC-Schaltung 26 führt einmal ihre Prüf- und Korrekturoperation für das Signal VLA mit dem falschen Pegel aus, der in dem Zustand des Pegels "1" bis zu der Zeit tB und danach beibehalten wird. Durch die Operation der ECC- Schaltung 26 fällt die Datenausgabe zu einer Zeit einer Weile nach der Zeit tC auf den Pegel "0". Da der Pegel des Signals VLA zu der Zeit tB der Pegel "1" ist, ist es für die ECC-Schaltung 26 nicht erforderlich, die Prüf- und Korrekturoperation, die zu der Zeit tC ausgeführt wurde, rückgängig zu machen. Das heißt, wenn das Ausgabesignal von der S/A-Schaltung 40 ein falsches ist, führt die ECC-Schaltung 26 einmal ihre Prüf- und Korrekturoperation aus. Nach einer Weile, wenn das falsche Ausgabesignal auf den richtigen logischen Pegel gewechselt ist, braucht die ECC-Schaltung 26 die Aufhebung der obigen Prüf- und Korrekturoperation nicht auszuführen. Obwohl ein Risiko bei der Datenausgabe zu den Zeiten tb bis tc nach Stand der Technik auftritt (siehe Fig. 2a) ist es demzufolge bei der vorliegenden Ausführungsform möglich, eine Möglichkeit des Auftretens eines Risikos zu der Zeit tB vollständig zu beseitigen, wie in Fig. 9i gezeigt.
Als nächstes wird die Operation des Schmitt-Triggers in der in Fig. 5 gezeigten S/A-Schaltung 40 unter Bezugnahme auf Fig. 10a bis 10e erläutert.
Figur 10a stellt eine Hysterese-Kennlinie dar, bei der, wenn der Pegel des Eingangssignals Vc eine erste Schwellenspannung Vth1 oder eine zweite Schwellenspannung Vth2 durchläuft, der Pegel des Ausgabesignals VSA , d. h., das S/A- Ausgabesignal, auf den Vcc-Pegel ("1") oder Vss-Pegel ("0") wechselt. Deshalb wird, auch wenn der Zellenstrom ic schwankt und sich demzufolge die Zellenspannung Vc im Pegel ändert, wobei die Größe der Schwankung der Zellenspannung Vc innerhalb des Bereiches der Hysteresespannung Vh liegt, der Einfluß durch die Schwankung nicht auf das Ausgabesignal, d. h. die S/A-Ausgabe VSA ausgeübt.
Auch wenn zum Beispiel der Zellenstrom ic durch Rauschen oder dergleichen überlappt wird, wie in Fig. 10b durch ein Zeichen lgezeigt, und dementsprechend die Zellenspannung Vc schwankt, wie in Fig. 10c durch ein Zeichen gezeigt, ist die Größe der Schwankung innerhalb des Bereiches der Hysteresespannung Vh ausreichend. Wenn der vorhergehende Zustand der S/A-Ausgabe VSA auf dem Vss-Pegel ("0") ist, behält deshalb die S/A-Ausgabe VSA den Zustand des Pegels "0" bei, ohne zu oszillieren, wie in Fig. 10d durch ein Zeichen-gezeigt. Wenn umgekehrt der vorhergehende Zustand auf dem Vcc-Pegel ("1") ist, wechselt die S/A- Ausgabe VSA zu einer Zeit tl ohne zu oszillieren auf den Zustand des Pegels "0", wie in Fig. 10e durch ein Zeichen 0 gezeigt. Wenn der Zellenstrom ic schwankt, wie in Fig. 10b durch ein Zeichen gezeigt, stabilisiert sich gleichfalls die S/A-Ausgabe VSA fest auf den vorbestimmten Pegel, ohne zu oszillieren.
Figur 11 zeigt einen anderen Aufbau der in Fig. 5 gezeigten Verriegelungsschaltung.
Die Verriegelungsschaltung von Fig. 11 ist durch einen Inverter 57A gebildet, der auf das Verriegelungssignal anspricht, ein NAND-Gatter 57, das auf die S/A-Ausgabe VSA und die Ausgabe des Inverters 57A anspricht, ein NAND-Gatter 58, das auf die Ausgabe des NAND-Gatters 57 und die Ausgabe des Inverters 57A anspricht, und ein Flip-Flop 59, das auf die Ausgaben der NAND-Gatter 58 und 57 anspricht. Das Flip- Flop 59 ist durch zwei NAND-Gatter 59A und 59B gebildet und gibt das Signal VLA aus.
Obwohl bei der beschriebenen und dargestellten Ausführungsform eine EEPROM-Zelle als Speicherzelle verwendet wird, ist die vorliegende Erfindung nicht auf einen nichtflüchtigen Speicher wie den EEPROM begrenzt, bei dem die Speicherzelle auf Grund des Lecks in der Zelle bei Gebrauch nichtfunktionsfähig werden kann, wie aus dem Grundgedanken oder wesentlichen Merkmalen davon hervorgeht. Zum Beispiel kann eine Ausführungsform der vorliegenden Erfindung auf einen flüchtigen Speicher wie einen DRAM, einen SRAM oder dergleichen angewendet werden. Die vorliegende Erfindung kann nämlich bei jedem herkömmlichen Speicher breite Verwendung finden, bei dem solch ein Problem auftritt, daß eine Zeit, zu der ein logischer Pegel der Ausgabe jeder S/A- Schaltung stabilisiert ist, nicht übereinstimmt und, demzufolge, die nachfolgende ECC-Schaltung eine perfekte ECC- Unterstützung nicht realisieren kann.

Claims

1. Eine Halbleiterspeicheranordnung mit:

einer Speicherzellenanordnung (20) zum Speichern einer Vielzahl von Datenwörtern, wobei jedes der genannten Datenwörter Informationsbits und Prüfbits enthält;

einer Leseverstärkungsschaltung (24), die mit der genannten Speicherzellenanordnung operativ verbunden ist, zum Lesen der genannten Informationsbits und der genannten Prüfbits eines ausgewählten der genannten Datenwörter;

einer Fehlerkorrekturschaltung (26, 27);

dadurch gekennzeichnet, daß

eine Verriegelungsschaltung (25) mit der genannten Leseverstärkungsschaltung operativ verbunden ist, zum Verriegeln der genannten Informationsbits und der genannten Prüfbits, die durch die genannte Leseverstärkungsschaltung gelesen sind, zu einer vorbestimmten Zeit, nachdem sich ein Adreßsignal geändert hat; und daß

die genannte Fehlerkorrekturschaltung (26, 27) mit der genannten Verriegelungsschaltung operativ verbunden ist, zum Empfangen der genannten Informationsbits und der genannten Prüfbits, die durch die genannte Verriegelungsschaltung verriegelt sind, und zum Korrigieren der genannten Informationsbits auf der Grundlage der genannten Prüfbits.

2. Eine Anordnung nach Anspruch 1, die ferner eine Schaltung (29) zum Erzeugen eines Verriegelungssignals (LAT) ansprechend auf eine Veränderung bei dem genannten Adreßsignal und zum Zuführen des genannten Verriegelungssignals zu der genannten Verriegelungsschaltung umfaßt.

3. Eine Anordnung nach Anspruch 2, bei der das genannte Verriegelungssignal nach einer Zeitperiode erzeugt wird, die länger als eine übliche Zeit ist.

4. Eine Anordnung nach Anspruch 3, bei der die genannte Speicherzellenanordnung eine Speicherzelle enthält, die an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen vorgesehen ist.

5. Eine Anordnung nach Anspruch 4, bei der die genannte Leseverstärkungsschaltung einen Konverter (41) umf aßt, zum Konvertieren einer Veränderung des Stromes, der durch eine ausgewählte Zelle fließt, in eine Veränderung der Zellenspannung, und einen Schmitt-Trigger (48), der eine vorbestimmte Hysteresespannung hat und auf die Veränderung der genannten Zellenspannung anspricht.

6. Eine Anordnung nach Anspruch 5, bei der die genannte vorbestimmte Hysteresespannung ausgewählt ist, so daß eine Größe einer Schwankung der genannten Zellenspannung innerhalb eines Bereiches der genannten Hysteresespannung liegt.

7. Eine Anordnung nach Anspruch 6, bei der die genannte Verriegelungssignalerzeugungsschaltung (29) eine Blindzelle (710) umfaßt, durch die üblicherweise ein konstanter Zellenstrom fließt, und eine Leseverstärkungs- Blindschaltung (720), die denselben Aufbau wie die genannte Leseverstärkungsschaltung hat, wodurch das genannte Verriegelungssignal zu der genannten vorbestimmten Zeit nach einer Veränderung des genannten Adreßsignals erzeugt wird.

8. Eine Anordnung nach Anspruch 7, bei der die genannte Verriegelungsschaltung ein Gate mit einem Paar von Transistoren (52A, 52B) umfaßt, welches Gate ansprechend auf das genannte Verriegelungssignal mit einem vorbestimmten logischen Pegel geöffnet wird, wodurch ein Bitsignal, das von der genannten Leseverstärkungsschaltung ausgegeben ist, zu der genannten Fehlerkorrekturschaltung übertragen wird.

9. Eine Anordnung nach Anspruch 7, bei der die genannte Verriegelungsschaltung ein Flip-Flop (59) umfaßt, welches Flip-Flop ein Bitsignal, das von der genannten Leseverstärkungsschaltung ausgegeben ist, zu der genannten Fehlerkorrekturschaltung überträgt, wenn das genannte Verriegelungssignal auf einem ersten logischen Pegel ist, und eine Übertragung des genannten Bitsignals zu der genannten Fehlerkorrekturschaltung sperrt, wenn das genannte Verriegelungssignal auf einem zweiten logischen Pegel ist.

10. Eine Anordnung nach irgendeinem vorhergehenden Anspruch, bei der die genannte Speicherzelle durch eine nichtflüchtige Speicherzelle gebildet ist.

11. Eine Anordnung nach irgendeinem der Ansprüche 1 bis 9, bei der die genannte Speicherzelle durch eine flüchtige Speicherzelle gebildet ist.