JPS5853440B2

JPS5853440B2 - テストビット選択用論理回路

Info

Publication number: JPS5853440B2
Application number: JP53145830A
Authority: JP
Inventors: 公二上野; 敏高福島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1978-11-25
Filing date: 1978-11-25
Publication date: 1983-11-29
Also published as: JPS5585957A

Description

【発明の詳細な説明】本発明は、書込み前に機能試験を行なえるようにテスト
ビットを設けたＦＲＯＭなどのフィールドプログラマブ
ル素子のテストビット選択用論理回路に関する。

ＦＲＯＭ、ＲＯＭなどのフィールドプログラマブル素子
は書込み前はすべて１またはＯの白紙の状態であるから
選択が正常か否かなどの試験はできない。

即ちこのメモリは第１図に示すようにアドレスインバー
タＡＤＤ、デコーダドライバＤＤ。

メモリセル部ＭＣ，出力回路ＯＵＴなどからなるが、メ
モリセルがすべて同じ状態ではＡＤＤ。

ＤＤ、ＯＵＴなどの周辺回路の１つまたはそれ以上がこ
われていても読出し内容はすべて同じであり、正常、異
常、および異常だとしてもどこが異常なのか判断つかな
い。

そこでメモリセル部にテストビットＴｂ１およびテスト
ワードＴｗ１を設けておき、これに１０１０・・・・・
・などのパターンを書込んでおくと、これを読出すこと
により周辺回路の正常、異常を試験することができる。

メモリセルの選択はアドレスインバータＡＤＤおよびデ
コーダドライバＤＤの糸路により行なうが、その概要を
第２図および第３図に示す。

第２図に示すように、アドレスインバータＡＤＤはイン
バータ■１．■２・・・・・・を２測置列に接続したも
のの複数系列からなり、デコーダドライバＤＤは多数の
ナントゲートＮＧ１．ＮＧ２・・・・・・からなる。

アドレス信号の各ビットＡ。

、Ａ１．Ａ２・・・・・・は２側底列インバータの
各入力端子に加わり、その反転および非反転信号Ａ。

ｔＡｏｔＡｌｔＡｔ・・・・・・が求められ
る。

本例ではナントゲートＮＧ１はＸ。とＡ１を入力され、
従ってＡ、＝Ａ、＝０のとき０（またはロー（Ｌ）レベ
ル）出力を生じる、つまりワードラインｗ１を選択する
。

ナントゲートＮＧ２は搗とＡ１を入力され搗＝１．Ａ１
＝ＯのときＬレベル出力を生じる、つまりラインｗ２を
選択する。

以下同様であり、ナントゲートＮＧ３．ＮＧ４は編二〇
かつＡ１＝１．Ａｏ二Ａ１−１のときＬレベル出力を生
じ、ラインｗ３１ｗ４を選択する。

本例では２ビットアドレス信号Ａ。

、Ａ、に対するデコーダドライバを示しており、２ビツ
トで４ライン選択を行なうが、アドレス信号がＡ。

−Ａ４の５ビツトなら２５つまり３２本のワードライン
選択が可能であり、これに対して配設されるインバータ
は■１〜■１ｏの１０個、ナントゲートは３２個である
。

メモリセル部ＭＣは第３図に示すようにワード線Ｗ１１
Ｗ２・・・・・・とビット線ｂ１．ｂ２・・・・・・
の各交点に配設されたメモリセルＣ１１，Ｃ１□・・・
・・・Ｃ２、。

Ｃ２２・・・・・・からなる。

なおこの図では簡単化のためアドレス信号は呪の１ビツ
トのみ示す。

ＦＲＯＭの場合メモリセルはヒユーズまたはジャンクシ
ョンなどで構成され、本例の場合は後者であってｎｐｎ
トランジスタのペースエミッタ間のジャンクションを
短絡することにより書込みがなされる。

即ちこのジャンクションを短絡（破壊）すると、ナント
ゲートがＬレベル出力を生じるとき、ビット線からワー
ド線を通ってナントゲートへ電流が流れ、これに反して
該ジャンクションを破壊しないと該電流は流れず、前者
は情報１、後者は情報Ｏを示すことになる。

ところでＦＲＯＭはユーザが書込むものであり、従って
出荷前は書込みは行なわれない。

書込みがなされていなければ前記電流は流れず、従って
ワード線が選択されたのか否か、配線に断線などの障害
があるのか否か、分らない。

またワード線の選択は、アドレスインバータが正常であ
り、デコーダドライバも正常であり、かつそれらの配線
も正常であるときになされる訳で、ワード線非選択と推
定できてもその非選択の原因は何処にあるのか分らない
。

これらの問題を解決するにはメモリセル部にテストビッ
トを設けるとよい。

今Ｃ１１゜Ｃ２１・・・・・・はメモリセル部にビット
線を追加してそのビット線に挿入したテストビットであ
るとし、これらにはコード１，０，１，０・・・・・・
を書込んだとすると、編＝Ｏのときラインｗ１が選択さ
れて電流が流れ、Ａｏ＝１のときラインｗ２が選択され
るが電流が流れず、これによりインパーク■１、ナント
ゲートＮＧ１、およびそれら配線は正常であると推定で
き、インバータ■２、ナントゲートＮＧ２も正常らしい
、少なくとも未だ異常検出はされていないことが分る。

このテストビットの選択に当っては、アドレス系は同じ
であるから何らかの細工をする必要があり、さもなけれ
ばＦＲＯＭ本来のセルが選択されてしまう。

そのテストビットまたはテストワード（これらは単にテ
ストビットとも呼ぶ）選択のための回路を付加したアド
レス回路の一例を第４図に示す。

同図は２ビットアドレス信号Ａ。、Ａ１に対するアドレ
スインバータＡＤＤおよびデコーダドライバＤＤの一部
を示しており、２本のワードラインＷ１１Ｗ２および
テストビットＴｂ１．Ｔｂ２が選択される例を示してい
る。

アドレスインバータＡＤＤに対するアドレス信号Ａ。

、Ａ１ばそれぞれＴＴＬレベルのｏ（ｏ−ｏ、ｓｖ）お
よび１（２，０〜５．２５Ｖ、以下ＩＬと記す）である
が、こ＼ではテストビット選択のためＩＬより高くツェ
ナダイオードの電圧を引いてもＩＬに相当する電圧とな
るＩＯＶ程度の１（以下ＩＨと記す）を加えて３値とす
る。

アドレスインバータＡＤＤを構成する基本的な２個直列
インバータＩ、、Ｉ、２。

・・・・・・並びにテストビット選択用に追加したイン
パークＩ２１ｙＩ２２、’・・・・・はいずれも
ＴＴＬレベルで動作する。

ＺＤｌ、ＺＤ２は７■程度のツェナー電圧を有する前記
ツェナーダイオードであり、またＲ１ＪＲ２は抵抗
である。

デコーダドライバＤＤにおけるナントゲートＮＧ１は■
□、■３で反転されたＡ。

、Ａ１を入力しており、またナントゲートＮＧ２はＡ。

、Ａ、およびインバータＩ２□の出力を供給されている
。

更に、図示しないが、アドレス信号が２ビツトなら選択
されるワードラインは４本で、それらに対するナンドゲ
ーｌＡｏとＡ１．ＡｏとＡ１を入力される。

一方、テストビット、Ｔｂ１．Ｔｂ２はインバータ■２
□。

Ｉ２４の出力を受けるインバータＩ３□、■３□で選択
される。

上記構成の論理回路では第１表に示す論理によってｗ１
２ｗ２．Ｔｂ１．Ｔｂ２が選択される。

つまりＡ。

二Ａ１＝ＯでナントゲートＮＧ１の出力がＯとなってワ
ードラインｗ１が選択され、またＡ。

＝１．Ａ１＝ＯでナントゲートＮＧ２の出力が０となっ
てワードラインｗ２が選択される。

これは第２図に示したアドレス選択方式と変らない。

但し、ナントゲートＮＧ２にはインバータＩ２１の出力
も供給されているので、このＩ２１の出力がハイ（財）
レベルであることがｗ２選択の条件である。

次にＡ。＝１ＨとするとゼナーダイオードＺＤ１がオン
になってインバータ■２１はＨレベルの入力を受けＬレ
ベルの出力を生じる。

従ってインバータ■２□の出力は１、インバータ■３□
ノ出力は０となりテストビットＴｂ１が選択される。

そしてＡ。

−ＩＬ（ＩＬもＩＨもＨレベル信号であることには変り
はない）で選択されるワードラインｗ２はインバータＩ
２１のＬレベル出力で非選択にされる。

次にＡ１＝ＩＨとするとインバータＩ２３の入力がＩＬ
となってＩ３２の出力がＯとなりテストビットＴｂ２が
選択される。

このときＡ。二〇としておくのでＮＧ１．ＮＧ２．Ｉ３
、の出力はいずれもＩＬである。

Ａ１＝ＩＨのとき図示しないがＮＧ３．Ｗ３が選択され
るが、このナントゲートＮＧ３にはインバータ■２３の
Ｌレベル出力を入力して非選択にする。

かＳる構成のアドレスインバータであれば、第１表に示
すように、その入力に０．ＩＬ、ＩＨの３値レベルを用
いることにより同じアドレス信号端子から本来のＦＲＯ
Ｍ全０Ｍ選択とテストビットの選択を誤りなく行なうこ
とができるが、この方式テはテストＴｂ１．Ｔｂ２・・
・・・・が接続されるアドレス信号ビットＡ。

、Ａ１・・・・・・の経路の各々に、同じＨレベル信号
には相違ないテストビット選択信号ＩＨを加えて、Ｈレ
ベルのとき選択されるワード線Ｗ２２ ’Ｗ４・・・・
・・（Ｗ４・・・・・・は図示しない）を非選択にする
ための手段ＺＤ１．■２１等を付加する必要があり、回
路素子が多く、従ってＩＣ化する際のパターニングが煩
雑になり、集積度が下るなどの欠点を有している。

本発明はか＼る点を改善し、テストビット数に無関係に
付加回路は１つで済み、従って構成簡単、集積度向上を
図り得るテストビット選択用論理回路を提供することを
目的としている。

本発明はメモリセル部にテストビットを付加したフィー
ルドプログラマブル素子のテストビット選択用論理回路
において、該素子のアドレスインバータの任意の１アド
レス信号ビットの経路にハイレベルアドレス信号より更
に高いレベルの信号が加わるときハイレベル出力を生じ
るレベル検知回路を設け、また前記経路の後段インバー
タを、前段インバータの出力およびレベル検知回路の出
力を受けるノアゲートとし、更に前記テストビットには
前記レベル検知回路の出力で作動状態になりそして前記
アドレスインバータの出力で選択されるアドレスデコー
ダを配設してなることを特徴とするものであるが、以下
図面について詳細に説明する。

第５図は本発明の一実施例であり、２本のテストビット
に対するアドレス回路を示している。

本例では２つのアドレス信号ＡＯ、Ａ１のうちＡ。

をテストビットＦＲＯＭ本来のセルとの切換え用、Ａ１
をテストビットＴｂ１．Ｔｂ２の選択用としている。

勿論Ａ。、Ａ１はＰＲＯＭ本来のセルの選択用にも使用
され、そしてこのアドレス信号はＡ。

。Ａ１の２ビツトであるから４通りの符号形態をとって
４個のワードライン用ゲートが選択される訳であるが、
本例ではこのうち２個のゲート、つまりナントゲートＮ
Ｇ１．ＮＧ２のみを示した。

これに対し、テストビット用ゲートは本例でばＡ１１ビ
ツトで選択するので最大２個であり、ナントゲートＮＧ
３１．ＮＧ３２がそれである。

これら、ＮＧ１゜ＮＧ２．ＮＧ３□、ＮＧ３２はいずれ
もデコーダドライバＤＤに含まれる。

アドレスインバータＡＤＤの■１．■３．■４はそれぞ
れ第２図の２個直列インバータのそれに対応する。

本発明では切換兼用アドレス信号輻に対応する２個直列
インバータ（第２図の■１．■２）のうちＩ２に相当す
るものを２人カッアゲートＮＲｏとし、これにインバー
タ■１の出力およびレベル検知回路ＬＣの出力を導いて
いる。

この回路ＬＣはツェナーダイオードＺＤｏと抵抗Ｒ８を
直列接続した分圧回路であり、Ａｏが０．ＩＬの場合に
はいずれも出力（Ｒｏ両端電位）をＯとし、且つＡ。

がＩＨの場合のみ出力をＩＬとする。

回路ＬＣの出力ＩＬはナンドゲ−）ＮＧ３□、ＮＧ３□
の開信号となると共に、ノアゲートＮＲｏの閉信号とな
る。

尚、インバータ■１の出力Ａ。

はＮＧ□へ導ひかれ、またノアゲートＮＲｏの出力はナ
ントゲートＮＧ２へ導ひかれている。

増幅器Ｂ。の出力ＩＬで開状態となったナントゲートＮ
Ｇ３１．ＮＧ３□はそれぞれインバータ■３．■４の出
力ＡＩ？ＡＩに応じた出力をし、テストビットＴｂ
１．Ｔｂ２を択一的に選択する。

＊上記構成の論理回路では第２表に示す論理によってｗ
１２ｗ２．Ｔｂ１．Ｔｂ２が選択される。

つまり、ワードラインがＷｌ１Ｗ２がそれぞれＡｏ
、Ａ１の（０、Ｏ）ｔ（’Ｌ、Ｏ）という組合せで選
択される点は第４図と同様である。

これに対し、テストビットＴｂ１．Ｔｂ２を選択する場
合には切換兼用アドレス信号Ａ。

をＩＨにする。Ａｏ＝ＩＨになると回路ＬＣの出力がＩ
Ｌとなってノアゲー１− ＮＲｏの出力がＯになり、
勿論インバータ■１の出力もＯになり、結局Ａ。

、Ｘ共にＯになる。

ワード線Ｍｒ１２Ｖｉｒ２等のナントゲートＮＧ１．
ＮＧ２等はその１端子が必らずＡ。

またはＡｏに接続されるからこれらのＦＲＯＭ全０Ｍセ
ル器Ｂｏの出力１ＬによりナントゲートＮＧ３□。

ＮＧ３２が開状態となるので、Ａ１＝Ｏの場合にはＮＧ
３□出力がＯとなってテストビットＴｂ２が選択され、
またＡ，＝ＬＬの場合にはＮＧ３１出力がＯとな
ってテストビットＴｂ１が選択される。

第５図に示す回路構成は３以上のテストビットに対して
も勿論適用できる。

第６図は２個のアドレス信号ビットＡ１，Ａ２で４個の
テストビットＴｂ１〜Ｔｂ４を選択する本発明の他の実
施例を示す。

ＦＲＯＭ全０Ｍセル第５図と変らない。

つまり素子の増加はない。この実施例でも３個のアドレ
ス信号Ａ。

−Ａ２のうちの１ビツトＡ。

を切換兼用アドレス信号とし、残りのアドレス信号ビッ
トＡ１，Ａ２のＩＬ，０の組合せで４個のナントゲート
ＮＧ，１〜ＮＧ，，のいずれかの出力をＯとして、テス
トビットＴｂ１〜Ｔｂ４の一つを選択する。

これらのナントゲートＮＧ，１〜ＮＧ，に対しては増幅
器Ｂ。

の出力が共通に与えられてテストビット選択時のみゲー
ト開、つまり動作状態にされる。

尚、第６図の例では２個のワードライン選択用ゲート（
Ｉ４□，■４□）のみを示しているが、アドレス信号が
３個用いられるので最大８個のゲートが択一的に選択さ
れ得る。

この場合には、これらゲートも多入力のナントゲートと
なるが、Ａｏ＝ＩＬで選択される全ゲート（これはゲー
ト全体の半数ある）にノアゲートＮＲ８のＯ出力を与え
て非選択とし、Ａｏ ” ＩＨとするテストビット選
択時の誤選択を避ける。

第７図はこの誤動作が防止される様子を、３ビットアド
レス信号Ａ。

、Ａ１，Ａ２で選択される８本のワード線ｗ１〜ｗ８に
対し説明する図である。

図示結線から明らかなようにワード線Ｗ１）Ｗ２
２ｗ３・・・・・・ｗ８を選択するナントゲートＮＧ１
，ＮＧ２。

ＮＧ３・・・・・・ＮＧ８はアドレス信号Ａ。

Ａ１Ａ２が０００、００１，０１０，・・・・・・・・
・１１１のときＬレベル出力を生じるが、その各３個の
入力端はあるビット例えばＡ２とその反転値Ａ２のいず
れかに必らず接続される。

従っであるビット本例ではＡ２にレベル検知回路ＬＣと
その出力を受けるノアゲートＮＲＯを挿入してテストビ
ット選択用のバイレベル信号ＩＨを当該ピッ”２に与え
てテストビット選択時にそのＡ２およびＡ２出力を共に
ＯにするとＦＲＯＭ全０Ｍ択用の全ゲートＮＧ１〜ＮＧ
８は非選択状態にされてしまう。

そしてこのレベル検知回路ＬＣの信号ＩＨ入力時のＨレ
ベル出力でテストビット選択回路のゲートを開ければ、
ＦＲＯＭ本来のアドレス信号で複数個のテストビットの
１つを任意に選択でき、この際ＦＲＯＭ本来のセルを選
択するようなことはない。

しかもそれに必要な付加回路はレベルチェック回路ＬＣ
とノアゲートＮＲｏのみでよい。

テストビットのアドレス回路が簡単に構成できると、次
のような利点もある。

即ちテストビットをテストに必要な分（機能テストには
各ワード２ビツトと２つのテストワードがあればよい）
より余分に設けておき、これに当該ＦＲＯＭ素子のナン
バーなどを書込んでおく。

ＦＲＯＭにはナンバーを記入したラベルを貼ってそのナ
ンバーから記憶させておいた情報の種類を知ることが行
なわれるが、該ナンバーをテストビットに書込んでおく
とそれを読出すことによりナンバーを知ることができラ
ベルが剥離した場合などに便利である。

以上述べた各実施例で明らかなように、本発明のテスト
ビット選択用論理回路は、選択対象となるテストビット
数によらず１つの付加回路で済み、全体としての回路構
成が簡略化される。

このためＩＣ化する際にそのパターニングが容易になる
利点があり、集積度が向上しまた安価となる。

【図面の簡単な説明】

第１図はＦＲＯＭの構成を示すブロック図、第２図およ
び第３図はそのアドレスインバータ、デコーダドライバ
、およびメモリセル部の構成を示す回路図、第４図ば３
値アドレス信号を用いる従来のテストビット選択用論理
回路を示す回路図、第５図は本発明の実施例を示す回路
図、第６図は本発明の他の実施例を示す回路図、第７図
はテストビット選択時にＦＲＯＭ全０Ｍ非選択になる状
況を説明する図である。ＡＤＤ・・・・・・アドレスインバータ、ＤＤ・・・・
・・デコーダドライバ、ＬＣ・・・・・・レベル変換回
路、工、・・・・・・インバータ、Ｂｏ・・・・・・バ
ッファアンプ、Ｒｏ・・・・・・抵抗、ＮＲＯ・・・・
・・ノアゲート、Ｗｌ２Ｗ２・・・・・・ワードラ
イン、Ｔｂ１〜Ｔｂ４・・・・・・テストビット。

Claims

【特許請求の範囲】

１メモリセル部にテストビットを付加したフィールド
プログラマブル素子のテストビット選択用論理回路にお
いて、該素子のアドレスインバータの任意の１アドレス
信号ビットの経路にハイレベルアドレス信号より更に高
いレベルの信号が加わるときハイレベル出力を生じるレ
ベル検知回路を設け、また前記経路の後段インバータを
、前段インバータの出力およびレベル検知回路の出力を
受けるノアゲートとし、更に前記テストビットには前記
レベル検知回路の出力で作動状態になりそして前記アド
レスインバータの出力で選択されるアドレスデコーダを
配設してなることを特徴とするテストビット選択用論理
回路。