JPH02239499A - 冗長メモリのリセツト回路 - Google Patents

冗長メモリのリセツト回路

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JPH02239499A
JPH02239499A JP2032297A JP3229790A JPH02239499A JP H02239499 A JPH02239499 A JP H02239499A JP 2032297 A JP2032297 A JP 2032297A JP 3229790 A JP3229790 A JP 3229790A JP H02239499 A JPH02239499 A JP H02239499A
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Hernan A Castro
ハーナン・エイ・カストロ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアレイの分野に関し、特に、オンチップ
冗長メモリに対してリセソ１・を実行する回路に関する
。
（従来の技術及び発明が解決しようとする問題点〕 ランダムアクセスメモリ（ＲＡＭ）又は消去可能プログ
ラマブル読取シ専用メモリ（Ｅ｝’ＲＯＭ）などのアレ
イ型メモリは、一般に、行と列から成るマトリクスの形
態に配列された２進素子のアレイから構成されている。
アレイと関連するアドレスがプレイ内の記憶場所をアク
セスする。通常、アドレス信号の復号を実行するために
、メモリには復号ｎカ１？．合される．メモリセルがプ
レイとして配列されているような様々な半導体メモリの
設計製造は、従来から良く知られている。
そのようなメモリアレイの製造中、メモリチツプＫ処理
上の欠陥が無作為Ｋ発生することは多い。
たいていの場合、メモリチノブは、欠陥セルを含む１つ
、あるいは少数の行又は列を除いて、全く正常に機能し
ている。欠陥を１つ又は少数しかもたないチップを廃棄
処分せずに済むように、欠陥セルを含む所定の行及び／
又は列の代わりに、冗長セル行及び／又は冗長セル列を
使用する欠陥許容メモリデバイスが考案されている。
たとえば、米国特許第３　，　６５９　，　２７５号に
は、データが永久的に記憶されている少なくとも１つの
読取り専用メモリを、修正用．又は、冗長用メモリ素子
と並行してアクセスするようなンステムが記載されてい
る。米国特許［３，７３５，３６８号においては、モノ
リシンクメモリは、欠陥ビントセルを含む構成要素から
構成される。米国特許第３，７５３，２４４号及び第３
，７５３，２３５号は、チンプ上Ｋ、欠陥アドレス記憶
装置と共に、余分のセル線を設けることＫよシ冗長性を
得る冗長方式を教示している。モノリ７ンクメモリに事
前結線基板を使用するという方法Ｋよシ、欠陥のあるセ
ル線をデイスエーブルし、それに代わって余分のセル線
を利用するための比較器回路が設けられる。
米国特許第４　．０５１　，３５４号の場合には、１つ
以上９余分のセル行及び／又はセル列を有する故障許容
セル９アドレツサプル・アレイが予備として保持されて
いる。故障セルを含むメモリチップは、故障セルの場所
のセルアドレスをメモリにプログラムすることによシ修
正される。
さらＫ最近になって、米国特１『第４，２５０，５７０
号Ｋよれば、メモリが、関連するアドレスを有する所定
の数の行又は列と、それらの行又は列に結合された復号
器と、当初は関連アドレスが指定されていない１つ以上
の冗長行又は冗長列と、それらの冗長行又は冗長列に結
合された冗長復号器とを有するようなメモリアレイの冗
長メモリ回路が教示されている。冗長メモリ回路は、当
初はアドレスが指定されていない冗長行又は冗長列に結
合され九冗長復号器を、関連するアドレスを有する欠陥
行又は欠陥列のアドレスｔて整合するようにプログラム
し、関連するアドレスを有する１つ以上の欠陥行又は欠
陥列をデイスエープルする。復号器のプログラミングは
可溶性（ｆｕｓｉｂｌ＠）　　ＩＪンクを使用すること
Ｋよシ行われ、選択された可溶性リンクを開成して、ア
ドレスを復号する。
米国特許第４，３５８，８３３号及び第４，４４１，１
７０号には、複数の冗長線と、関連するセルとを含むシ
ングルチンプメモリの改良されたアドレス指定方式が記
載されている。可溶性リンクを別として、冗長性を得る
ために復号器のプログラミングを実行する別の方式も従
来から知られている。すなわち、欠陥行及び／又は欠陥
列のアドレスがわかったならば、その欠陥線と置換える
ために、冗長行及び／又は冗長列の復号器をプログラム
しなければならないのでるる。
さらＫ１冗長性を得る別の方式は、コンテ／ト●アドレ
ンサブル会メモリ（　ＣＡＭ）の使用Ｋよシ実行される
。コンテントｅアドレンサブル●メモリは、主メモリア
レイの欠陥のめる記憶場所のアドレスを記憶する。ＣＡ
Ｍを使用するそのような欠陥許容メモリシステムは米国
特許第３，６３３，１７５号に記載されている。しかし
ながら、最近の半導体メモリデバイスは、冗長素子が主
メモリで使用されるセルと同じようなものでらる冗長方
式を利用している。すなわち、ＩＰＲＯＭ半導体メモリ
を例にとれば、冗長メモＩＪ　ＫもｇＰＲＯＭセルが使
用されている。プログラミングを実行するために、可溶
性リンクではなく、実際のメモリセルを使用するのであ
る。
冗長アドレスをプログラムするためにＣＡＭを使用する
冗長回路Ｋおいては、偽のラッチアップを阻止する目的
で、ＣＡＭのりセントを実行するリセット回路を必要と
する場合がるる。本発明は、リセット方式ｔ実行するた
めに特殊化されたＣＡＭを使用するという独自の方法を
採用する。
〔問題点を解決するための手段〕
冗長メモリと関連するＣＡＭをリセットするためにコ／
テントーアドレンサブル豐メモリ（ＣＡＭ）を使用する
リセット回路Ｋついて説明する。単一のＵＰＲＯＭメモ
リセルを採用するハーフラッチＣＡＭ回路は、ＵＰＲＯ
Ｍの記憶状態に応じて、機能コードを供給する。入力ア
ドレス信号に結合された機能コードは、主メモリの欠陥
部分がアクセスされているときＫ１冗長メモリをアクセ
スするために必要な復号動作を決定する。
ハーフラッチＣＡＭ回路は、＋ＪＰＲＯＭがプログラム
されている場合Ｋ１誤った状態にランチしてしまう可能
性かめるので、そのような不適正なラッチアップが起こ
ったときに冗−ＡＣＡＭが確実Ｋリセットざれるように
保証するりセント回路が設けられている。それぞれが冗
長用ＣＡＭと同等でめる４つの変形ＣＡＭが設けられる
。それら４つの変形ＣＡＭは、１つの冗長用ＣＡＭを不
適正にラッチアップさせる信号条件が現われた場合に、
少なくとも１つの変形ＣＡＭもそれＫよって状態を変え
るように保証するために１冗長用ＣＡＭより高い感度を
示す。変形ＣＡＭ　Ｋよるそのような状態変化は、リセ
ット発生回路Ｋ、リセット信号を発生させる。ＣＡＭが
誤シ条件を感知している間は、このリセット信号は効力
をもち続ける。
〔実施例〕
以下、添付の図面を参照して本発明を詳細に説明する。
冗長メモリセルと共に使用するためのりセント回路につ
いて説明する。以下の説明中、本発明を完壁ＫＪＪＩ解
させるため、特定のアドレス指定方式、特定のメモリデ
バイスなどの特定の事項を数多く詳細Ｋ挙げるが、その
ような特定の事項がなくとも本発明を実施しうろことは
当業者Ｋは自明であろう。また、本発明を無用に不明瞭
にするのを避けるために、周知の回路については詳細Ｋ
説明しない場合もめる。
まず、＠１図Ｋ関して説明する。第１図には、複数のフ
ンテント●アドレンサブル●メモリ（　ＣＡＭ　）を利
用する冗長回路１０が示されている。冗長回路１０Ｆｉ
、欠陥のめる行線又は列線と置換えるという目的のため
Ｋ，１本の冗長線として行線又は列線を選択させるもの
である。アドレス線とその補数はそれぞれのＣＡＭ１１
Ｋ入力として結合され、｛ｔＬｔ’レ（７）　ＣＡＭ１
　１　Ｏ出力はＮＯＲゲート１２Ｋ入力として結合され
る。たとえば、アドレス線人１及び人．／（以下、記号
／は補数を表わすため釦使用される）はＣＡＭ１に結合
され、ＣＡＭ１　の出力はＮＯＲゲー｝１２Ｋ入力とし
て結合される。第４図の実施例では、冗長回路１０は、
１対の対応する入力線をそれぞれ有する４つのＣＡＭセ
ル１〜４から構成されている。尚、実際に使用されるＣ
ＡＭの数と、各ＣＡＭに結合されるアドレス線の本数は
設計時に任意に選択されれば良く、図示される数には限
定されない。ＮＯＲゲート１２の出力は冗長行又は冗長
列を動作させる復号信号として結合される。
．それぞれのＣＡＭＩ　ｆ　ｔプログラムするに際して
は様々な方式を使用できるが、冗長回路１０は、それぞ
れ対応する冗長線を動作させるために必要な復号を実行
させるプログラム情報を記憶するメモリセル１３を利用
する。すなわち、メモリアレイチンプの製造後、欠陥セ
ルの位置が発見された場合、それぞれのメモリセル１３
は、欠陥線のアドレスがアドレスＩＩｉｌＫ現われたと
ＯＫ、そのメモリセル１３と、ＣＡＭ１１により実行さ
れる復号の結果、ＮＯＲゲート１２から、冗長行線又は
冗長列線を動作きせる出力が発生するようにプログラム
されている。メモリセル１３は、複数個の半導体デバイ
スとして具現化される種類の主メモリ及び冗長メモリで
ろる。すなわち、デバイスがＥＰＲＯＭであれば、メモ
リセル１３はｇＰＲＯＭセルから構成される。さらに、
メモリセル１３が欠陥メモリ線に対応してプログラムさ
れた後は、主又は冗長メモリの消去によってメモリセル
１３が消去されることのないように、メモリセルは、通
常、消去不可能Ｋなる。さらに、第１図には、ＣＡＭ１
１は１つの出力のみを有するように示されているが、出
力と、その補数といった２つの信号によシ出力線を構成
することもできる。また、コ／テント●アドレツサプル
・メモリの定義Ｋ関していうと、他の定義Ｋよれば、Ｃ
ＡＭを規定する用語が２つのセル１３及び１１を共Ｋ含
むように、メモリセル１３がＣＡＭセル１１の一体の一
部分として含まれることもある。また、第１図のＣＡＭ
セル１１は、アドレス４８号の排他的論理和などの別の
復号論理を含むことができる。
次に、本発明のＣＡＭＩ１を回路図の形態で示す第２図
に関して説明する。ＣＡＭＩ　１　としては様々なＣＡ
Ｍ回路を使用できるのであるが、好ましい実施例は、各
ＣＡＭ１１が単一のＬ＋ＦＲＯＭ　　（消去不可能プロ
グラムブル読取り専用メモリ）を使用するような回路２
０を採用している。ＵＰＲＯＭセル２１は、実際には、
欠陥線のアドレスに関する復号情報を一旦プログラムざ
れたならば、その後号情報が永久的に保持されるように
、消去不可能とされたＥＰＲＯＭである。ＵＰＲＯＭ２
１の出力端子はトランジスタ２２を介して接続点２３に
結合されている。この接続点２３はトランジスタ２４及
び２５を介して電圧Ｖｅｃに結合されると共に、第２の
１対の直列トランジス−ｊ１２Ｇ及び２７を介して同様
にＶｃｔに結合されている。トランジスタ２４〜２７は
、全て、ｐ型デバイスで６り、トランジスタ２５及び２
７のゲートは、それらのトランジスタ２５及び２１が対
応する岐路のそれぞれＫ対して負荷として動作するよう
に１接地されている。トランジスタ２４のゲートは、リ
セット回路２０に対するリセット信号を受信するように
結合されている。
接続点２３はインバータ２８を介しても結合されるが、
このインバータ２８の出力端子はトランジスタ２６のゲ
ートに結合されている。インバータ２８の出力端子はｆ
／信号を供給する。イ／パーク２８の出力端子は、さら
に、インパータ２９を介して結合さｉｔて、出力信号ｔ
２供給する。機能信号ｔと、その桶数ｆ／はＣＡＭセル
１１の出力としてプログラム復号論理を構成する。第２
図のＵＰＲＯＭ２１　　は第１図のメモリセル１３に対
応し、回路２０はｌＸｘ図のＣＡＭＩ　Ｉ　Ｋ含まれる
。
トランジスタ２２はｎ型デバイスでるり、そのゲー１・
は基準電圧に結合されている。ｖｏｒが印加されると、
トランジスタ２２は動作されて、ＵＰＲＯＭ２１ｔ接続
点２３に結合させる。ろるいは、トランジスタ２２を永
久的にオン状Ｌ！［Ｌテお〈こともできる。
動作中、欠陥セルの場所が確定されると、様々なＬＩＰ
ＲＯＭセルは、この後に冗長を得るための復号を実行す
るのに使用される論理状態を記憶するために、プログラ
ムされるか又はプログラムされない（消去される）。出
力信号ｆ及びｆ／は各ＣＡＭＩ１の１対の機能出力に対
応し、それらの信号ｆ及びｆ／は対応するＬＩＦＲＯＭ
　２　１　Ｋよって決まる。
インバータ２８及び２９は、対の出力線を駆動するため
に必要なドライバとして機能する。第２図の単一ＵＰＲ
ＯＭ方式では、ＣＡＭセルごとにＵＰＲＯＭセルは１つ
めれば良いので、チップの面積を節約できる。さらに、
冗長プログラミングモードは単純になυ、また、シリコ
ンの初期予備電流は従来のＵＰＲＯＭを２つ使用するＣ
ＡＭと比べて少なくなる。動作中、（ＪＦＲＯＭ２１の
ゲートは高電圧に結合されているので、ＵＰＲＯＭ２１
は消去状態にるる場合Ｋ導通し、プログラム状態にるる
場合Ｋは導通しない。従って、接続点２３は、ＵＩ’Ｒ
ＯＭ　２　１の記憶状態に応じて、ハイ状態又はａ一状
態に対応することになる。
尚、この回路２ａの場合、トランジスタ２４及び２５か
ら構成されるリセット岐路が存在していなければ、ＵＰ
ＲＯＭ２１がプログラムされた場合Ｋ，接続点２３に強
制的に・・イ状態又はロー状態のいずれかをとらせるこ
とができる。すなわち、回路２０Ｆｉ単一のＬＩＦＲＯ
Ｍ２１を使用するハーフランチ構成であるため、ＬＩＰ
ＲＯＭ２１がプログラム状態Ｋあるとき、接続点２３は
、必然的Ｋ、不適正状態を記憶する。ＬＩＰｒｔＯＭ　
２　１が非プログラム（消去）状態にるるときには、接
続点２３は接地レベルまでローにされるので、回路２０
が誤った状態に初期設定されるということは起こシえな
い。
ＵＰＲＯＭ２１がプログラム状態Ｋあるときに、接続点
２３が不適正状態にランチするのを阻止するために、ト
ランジスタ２４及び２５から成る岐路にリセット回路が
設けられている。リセットが開始されたときにトランジ
スタ２４を動作きせるために、リセット／信号はトラン
ジスタ２４のゲ〜トに結合される。従って、ＵＰＲＯＭ
２１がプログラム状態にある七き、リセットによって、
接続点２３はトランジスタ２４及び２５を介してハイ状
態をとらされる。このリセット信号を使用することＫよ
り、接続点２３は、ＵＰＲＯＭ２１がプログラムされた
場合は、リセットが起こって、常にハイＫラッチし、Ｕ
ＰＲＯＭ２１が消去された場合にはローＫランチする。
次に、第３図に関して説明する。第３図Ｋは、変形ざれ
７ｋｃＣＡＭを利用する本発明のりセント方式が示され
ている。本発明のこのリセット方式は４つの変形ＣＡＭ
３１．３２．３３及び３４から構成されており、変形Ｃ
ＡＭの出力端子は、リセット信号を発生するためのパル
ス発生器を駆動するゲートにそれぞれ結合されている。
４つの変形ＣＡＭ３１〜３４は、それぞれ、第２図のＣ
ＡＭ回路２０と同等である。ＣＡＭ３１〜３４の各ＥＰ
ＲＯＭ−１！／Ｌ−２１は、プログラム状態にある場合
、第２図に示すように使用可能である。あるいは、プロ
グラム状態のセルをシミュレートスるためＫ，　　トラ
ンジスタ２２のソースを浮動させるように、ＵＰＲＯＭ
２１を遮断することができる。それぞれのＣＡＭ３１〜
３４　の出力はＮＯＲゲート３５Ｋ入力として結合され
る。
ＮＯＲゲート３５の出力端子はインパータ３６を介して
パルス発生器３１Ｋ結合されている。パルス発生器３７
を初期設定するという目的のために、ＮＯＲゲート３５
と、インバータ３６０代わりに、他の様々表ゲートの組
合せを使用できることは明白で６ろう。パルス発生器３
７は、動作されると、リセット線３８にリセット信号を
発生させる。リセット信号は冗長回路のＣＡＭ（ＣＡＭ
１〜４として示きれている）と、変形ＣＡＭ３１〜３４
とＶＣ結合される。尚、冗長を実現する上で必要である
任意の数のＣＡＭを使用でき、ここＫ図示し九４つのＣ
ＡＭは１例で６る。
リセット信号ＲＳＴ／は、４つの変形ＣＡＭセル３１〜
３４の動作により発生される。変形ＣＡＭ３１〜３４は
、ＵＰＲＯＭ２　１がトランジスタ２２から遮断されて
いるという点を除いて、冗長用のＣＡＭ１　ｊと全く同
じである。ＬＩＦＲＯＭ２１が回路２０から遮断ざれた
構成は、接続点２３を誤った状態にラッチすることがで
きるように、プログラム状態をシミュレートしたもので
ある。しかしながら、これらのＣＡＭ３１〜３４は、組
合せられて、回路の変化及び雑音に対してＣＡＭ　１〜
４よク高い感度を示すように、それぞれさらに変形され
ている。従って、冗長用ＣＡＭＫおいて誤った状態のラ
ッチを発生させるような条件の下では、変形ＣＡＭ３１
〜３４は必然的に状態を変える。ＣＡＭ３１〜３４の感
度は、冗長用ＣＡＭのいずれかを誤った状態にランチさ
くしまうような条件が存在しているときには、必ず、Ｃ
ＡＭ３１〜３４０１つ又は２つ以上の接続点２３をロー
状態に遷移させ、それにより、リセットパルスを発生さ
せるようなもので６る。好ましい実施例には４つのＣＡ
Ｍ３１〜３４が示されているが、使用すべき実際の数は
それ以外であって良く、本発明ｔ！！現するに際して、
設計に応じて任意Ｋ選択されれば良い。
ＣＡＭ３１は、冗長用Ｃ／１１１Ｋ対して、ｖｅｃＶＣ
よシ小さなコンデンサが結合されているという点で？形
されておｌ＞、＄２のＣＡＭ３２では、冗長用ＣｋＭ１
１よレ大きなコンデンサがＶ■に結合されている。第３
及び第４のＣＡＭ３３及び３４は、ＣＡＭ３４がＣＡＭ
３３とは異なりレイアウトでフリンプされているという
点を除き、そのようなフリンピングは冗長用ＣＡＭＩ１
でも起こることから、冗長用ＣＡＭ１１と同じである。
ｖｃｃと、”ｓ＋ａとに変形コンデンサが結合されてい
る２つのＣＡＭは、ｖｃｅ又はｖｍａに結合される電圧
変動、すなわち、グリンチを、ＣＡＭ３１及び３２より
速く感知できる。
従って、これらのＣＡＭＦｉ，そのようなクリンチに、
冗長用ＣＡＭ１１よシ速〈応答する。好ましい実施例に
おいては、接続点２３の雑音に対する感度が特Ｋ高いと
いう埋由Ｋよシ、変形コンデンサは接続点２３と、ＶＣ
Ｃ又はＶ■　との間に結合される。
ただし、ＣＡＭを高感度にするために、他の雑音／グリ
ンチ感知回路又は装置を実現することも可能でらる。Ｃ
ＡＭ３３及び３４は、冗長用ＣＡＭ１１を複製するため
に使用される。
初期パワーアンプシーケ／スの間、又はいずれかの信号
線に、冗長用ＣＡＭ１１Ｋ誤った状態をランチざせてし
まうようなグリンチが現われている場合、ＣＡＭ３１〜
３４の形態をとるダミーランチは、そのような電圧や信
号変化に対する感度がＣＡＭ１１より高いためＫ１必然
的に切換わることになる。ダミーランチが、どのような
組合せであれ、切換わらずをえなくなった場合Ｋは、Ｎ
ＯＲゲート３５は状態を変えることにより、パルス発生
器３７を動作させ、そこで、パルス発生器３ｌはリセッ
トイｇ号を発生する。リセット信号は冗長用ＣＡＭ１１
と、変形ＣＡＭ３１〜３４とを共Ｋリセットする。この
リセソト信号は、先Ｋ第２図に関連して述べたようＫ５
回路２０ｔｌ−リセットさせ、接続点２３が適正状態を
とるように保証する。変形ＣＡＭ３１〜３４がリセット
されると、それぞれ対応ナる接続点２３けハイ状態Ｋ置
かれるので、リセット信号はオフされる。しかしながら
、冗長用ＣＡＭのいずれかＫ不適正状ｔａｉ−とらせる
可能性がある不都合条件が存在している間、又はそのよ
うな不都合条件が現われるたびに何度でも、リセット信
号は活動状態を保つ。さらに、この自己時限機能は、従
来のりセント信号と関連して発生していたパワーアンプ
シーケンス中の大きな電流サージをも阻止する。パルス
発生器３７Ｋ関していえば、従来の多様なパルス発生器
回路を使用することができる。好ましい実施例は、ＮＯ
Ｒゲートのような論理ゲートと、ゲートの一方の入力端
子Ｋ結合される一連のイ／バータとを使用する。入力は
インバータのうち第４のものと、ゲートの第２の入力端
子とＫ印加される。インパータは、ゲートの出力端子Ｋ
バルスと発生芒せる遅延素子として動作する。
さらに、好ましい実施例では、ＮＯＲゲート１２及び３
５について特殊化されたＮＯ１１復号動作を利用してい
る。回路２０は、復号を目的として、アドレス信号がそ
れぞれのＣＡＭ１１を通過するのを制御するために使用
される。このＮｏｒｔａ号回路は、年　月　　日出願の
ｊ町時係属出願一出願番号　　　　　，名称ｒＲｅｄｕ
ｎｄａｎｅｙ　ＤａｃｏｄｌｎｇＣｉｒｃｕｉｔ　（Ｊ
ｇｉｎｇ　Ｎ−Ｃｈａｎｎ８＋　’Ｉ’ｒｚｎｍｌｍｔ
ａｒｔＩＪ　−に記１！ざれており、本願にも参考とし
て取入れられている。
さらに、本発明の回路と、冗長メモリ及びその関連回路
とが、主メモリを含む集積回路チップに具現化されるこ
とＫ注意すべきである。
【図面の簡単な説明】
ａｇ１図は、ＣＡＭを使用する本発明の冗長復号器の概
略ブロンク線図、 第２図は、機能信号を発生する記憶論理を構成するため
にＵＰＲＯＭセルを使用する本発明のＣＡＭ回路を示す
概略回路図、 第３図は、本発明のリセット回路を示す概略ブロック線
図である。 １０・・・・冗長回路、１１・・・・ＣＡＭ、１　２　
−　−　−　−　ＮＯＲゲート、ｉ３＠ａｈａメモリセ
ル、２０●ｏｓ●リセンｌＬ２１　●・会争［ＪＰＲＯ
Ｍセル、２２昏●−●トランジスタ、　２３＠　＃　１
１　ａｍ続点、２４，２５，２６．２７−−−ｅトラン
ジスタ、２８．２９−−・●インパータ、３１，３２，
３３．３４・・・争変形ＣＡＭ、３５・　ＮＯＲゲート
、 自インバータ、 ・パルス発生器・ 壷リセン ト線。

Claims (2)

    【特許請求の範囲】
  1. （１）冗長メモリの記憶場所をアクセスするためにアド
    レス信号を復号する第１のコンテント、アドレッサブル
    ・メモリ（ＣＡＭ）を含む冗長メモリの復号方式におい
    て、 出力端子で状態変化を起こすように構成され、前記第１
    のＣＡＭを誤つてラッチアップさせる条件が存在すると
    き、ラッチアップすることを強制されて、その出力端子
    で状態を変化させる第２のコンテント・アドレッサブル
    ・メモリ（ＣＡＭ）と；前記第２のＣＡＭの前記出力端
    子の状態の変化が検出されたとき、前記第１のＣＡＭに
    よる偽のラッチアップを阻止するために、リセット信号
    によつて前記第１のＣＡＭをリセットさせるように、前
    記第２のＣＡＭから前記出力端子の状態変化を受取るよ
    うに結合されると共に、前記第１のＣＡＭに前記リセッ
    ト信号を供給するように結合されるリセット発生手段と
    を具備する前記第１のＣＡＭをリセットするリセット回
    路。
  2. （２）冗長メモリの記憶場所をアクセスするためにアド
    レス信号を復号する複数の第１のコンテント・アドレッ
    サブル・メモリ（ＣＡＭ）を含み、前記第１のＣＡＭは
    ある信号条件の下で誤つてラッチアップする可能性があ
    るような冗長メモリの復号方式において、 それぞれが出力端子で状態変化を起こすように構成され
    、前記第１のＣＡＭを誤つてラッチアップさせる前記あ
    る信号条件が発生したとき、少なくとも１つが、同様に
    、ラッチアップすることを強制されて、その出力端子で
    状態を変化させる複数の第２のＣＡＭと； 前記第２のＣＡＭからその出力を受取るように結合され
    、前記第２のＣＡＭのいずれか１つが前記出力端子の状
    態変化を発生したときに、ゲート出力を供給するゲーテ
    イング手段と； 前記ゲーテイング手段から前記ゲート出力を受取るよう
    に結合され、前記第１のＣＡＭによる偽のラッチアップ
    を阻止するために前記第１のＣＡＭをリセットするよう
    に結合される所定の持続時間のリセットパルスを発生す
    るパルス発生手段とを具備する前記第１のＣＡＭをリセ
    ットするリセット回路。
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