KR19990020375A - 래치구조를 갖는 기억 회로 - Google Patents
래치구조를 갖는 기억 회로 Download PDFInfo
- Publication number
- KR19990020375A KR19990020375A KR1019970043835A KR19970043835A KR19990020375A KR 19990020375 A KR19990020375 A KR 19990020375A KR 1019970043835 A KR1019970043835 A KR 1019970043835A KR 19970043835 A KR19970043835 A KR 19970043835A KR 19990020375 A KR19990020375 A KR 19990020375A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- output
- cells
- memory device
- flag
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- Read Only Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 전원의 온 또는 오프와 무관하게 영구적으로 데이터를 안정되게 저장할 수 있는 기억회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
래치구조를 갖는 기억장치의 불안정한 래치 상태를 해결하고자 함.
3. 발명의 해결방법의 요지
래치구조를 갖는 기억장치를 더미 셀을 이용해 전원전압의 램프-업시 초기화 시키므로써 안정된 래치상태를 유지함.
4. 발명의 중요한 용도
본 발명은 플래쉬 메모리셀에서 불량난 어레이 셀(array cell)의 어드레스를 기억하는 기억소자 또는 프로텍션(protection) 여부를 기억하는 프로텍션 회로 및 특정 데이터를 영구히 기억시키기 위한 기억소자에 사용된다.
Description
본 발명은 래치구조를 갖는 기억 회로에 관한 것으로, 특히 메모리셀을 이용해 영구적으로 데이터를 안정되게 저장할 수 있도록 한 기억 회로에 관한 것이다.
도 1은 종래의 래치구조를 갖는 기억 회로도로서, 플래그 셀(1 및 2) 및 PMOS 트랜지스터(P1 및 P2)에 의해 래치 회로(4)가 구성되게 된다. 두 개의 셀이 병렬 접속된 제 1플래그 셀(1)의 출력인 제 1노드(K1)와 제 2플래그 셀(2)의 출력인 제 2노드(K2)의 각 전위는 사용된 셀들의 전류 비율에 따라 초기(initial) 상태로 래치(latch)되게 된다. 이후, 상기 제 1 및 제 2플래그 셀(1 및 2)에 기억된 데이터에 의해 상기 제 1노드(K1) 및 제 2노드(K2)가 로우(Low) 또는 하이(High) 상태로 래치되게 된다. 상기 래치된 데이터는 인버터(3)를 통해 출력단자(Vout)로 출력되게 된다.
예를 들어, 제 1플래그 셀(1)이 프로그램 되고, 제 2플래그 셀(2)이 소거 상태라고 가정하면, 상기 제 1노드(K1)는 하이 상태, 제 2노드(K2)는 로우 상태로 래치되게 된다. 따라서, 출력단자(Vout)의 전위는 하이 상태로 된다.
반대로, 제 1플래그 셀(1)은 소거 상태, 제 2플래그 셀(2)은 프로그램 되었다고 가정하면, 출력단자(Vout)의 전위는 로우 상태로 된다.
그러나, 이러한 종래의 기억 회로는 파워-업(Power up), 고온(Hot temp.) 또는 상기 제 1 및 제 2노드(K1 및 K2)를 통해 흐르는 누설 전류(Leakage current)에 의해 각각의 플래그 셀에 저장된 데이터와 관계없이 상기 제 1 및 제 2노드(K1 및 K2)의 전위는 불안정한 상태로 된다. 이로 인해 출력단자(Vout)로 불량 데이터가 출력되는 단점이 있다.
따라서, 본 발명은 플래그 셀 각각의 출력 노드에 콘트롤 전압 발생회로의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 더미 셀을 각각 접속 구성하여 초기에 플래그 셀 각각의 출력 노드를 안정되게 초기화 함으로써, 상술한 단점을 해결할 수 있는 래치구조를 갖는 기억 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 한쌍의 플래그 셀 및 한쌍의 PMOS 트랜지스터에 의해 구성되며, 제 1 및 제 2출력노드를 갖는 래치 회로와, 전위전압이 램프-업 될 때 하이 상태의 전압을 출력하고, 정상적인 전원전압이 유지될 때 로우 상태의 전압을 출력 하는 콘트롤 전압 발생회로와, 상기 콘트롤 전압 발생회로의 출력에 따라 상기 제 1 및 제 2출력노드를 초기화 시키기 위한 초기화 수단을 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 래치구조를 갖는 기억 회로도.
도 2는 본 발명에 따른 래치구조를 갖는 기억 회로도.
도면의 주요부분에 대한 부호의 설명
11, 12 : 플래그 셀13 : 인버터
14, 15 : 더미 셀16 : 콘트롤 전압 발생회로
17 : 래치 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 래치구조를 갖는 기억 회로도이다.
한쌍의 플래그 셀(11 및 12) 및 PMOS트랜지스터(P11 및 P12)에 의해 크로스 커플 래치(17)가 구성되고, 상기 플래그 셀(11 및 12) 각각의 출력 노드(K11 및 K12)에는 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 제 1 및 제 2더미(Dummy) 셀(14 및 15)이 각각 접속 구성되게 된다. 여기서, 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)는 전원전압(Vcc)이 램프-업(Ramp-up)될 때 하이 상태의 전압으로 되고, 일정시간이 경과하여 정상적인 전원전압(Vcc)으로 되었을 때 로우 상태의 전압으로 천이 된다.
예를 들어, 래치 회로(17)의 제 1 및 제 2플래그 셀(11 및 12)이 모두 UV상태(소거 상태)이고, 전원전압(Vcc)의 상승 속도가 느린 경우, 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)는 하이 상태로 된다. 이때, 상기 저전위 검출 신호(LVcc)를 입력으로 하는 제 1 및 제 2더미 셀(14 및 15)이 턴온되어 초기에 상기 제 1 및 제 2플래그 셀(11 및 12) 각각의 출력 노드(K11 및 K12)는 로우 상태로 초기화 된다. 이후, 일정시간이 경과하여 전원전압(Vcc)이 정상적인 전원전압(Vcc)으로 되면 더미 셀(14 및 15)은 턴오프 되고, 예를 들어 제 1플래그 셀(11)이 프로그램 되고, 제 2플래그 셀(12)이 소거 상태라고 가정하면, 상기 제 1노드(K11)는 하이 상태, 제 2노드(K12)는 로우 상태로 래치되게 된다. 따라서, 출력단자(Vout)의 전위는 하이 상태로 된다.
반대로, 제 1플래그 셀(11)은 소거 상태, 제 2플래그 셀(12)은 프로그램 되었다고 가정하면, 출력단자(Vout)의 전위는 로우 상태로 된다.
즉, 초기에 저전압 검출 신호(LVcc)를 입력으로 하는 제 1 및 제 2더미 셀(14 및 15)이 턴온되어 상기 두 노드(K11 및 K12)는 접지전압(Vss)으로 강제로 초기화 된다. 이후, 저전위 검출 신호(LVcc)가 로우 상태로 되어 이를 입력으로 하는 제 1 및 제 2더미 셀(14 및 15)이 턴오프 되더라도, 상기 플래그 셀(11 및 12)들의 데이터에 의해 상기 제 1 및 제 2노드(K11 및 K12)에는 안정 된 데이터가 래치되게 된다.
한편, 상기 제 1플래그 셀(11)과 제 1더미 셀(14)이 프로그램 되고, 전원전압(Vcc)의 상승으로 저전압 검출 신호(LVcc)가 하이 상태 일 때, 상기 제 1더미 셀(14)이 프로그램 된 셀 이기 때문에 전류의 흐름 양이 상당히 작고, 제 2더미 셀(16)은 UV 상태(소거 상태) 이므로 전류의 흐름 양이 크게 되어, 상기 제 1노드(K11)의 전위는 하이 상태로 되는 반면, 제 2노드(K12)는 로우 상태로 래치되게 된다. 상기 래치된 데이터는 인버터(13)를 통해 출력단자(Vout)로 출력되게 된다.
상술한 구성을 갖는 기억 회로는 플래쉬 메모리셀에서 불량난 어레이 셀(array cell)의 어드레스를 기억하는 기억소자 또는 프로텍션(protection) 여부를 기억하는 프로텍션 회로 및 특정 데이터를 영구히 기억시키기 위한 기억소자에 사용된다.
상술한 바와 같이 본 발명에 의하면 플래그 셀 각각의 출력 노드에 콘트롤 전압 발생회로의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 더미 셀을 각각 접속 구성함으로써, 원하는 데이터를 안정되게 래치할 수 있는 탁월한 효과가 있다.
Claims (2)
- 한쌍의 플래그 셀 및 한쌍의 PMOS 트랜지스터에 의해 구성되며, 제 1 및 제 2출력노드를 갖는 래치 회로와,전원전압이 램프-업 될 때 하이 상태의 전압을 출력하고, 정상적인 전원전압이 유지될 때 로우 상태의 전압을 출력하는 콘트롤 전압 발생회로와,상기 콘트롤 전압 발생회로의 출력에 따라 상기 제 1 및 제 2출력노드를 초기화 시키기 위한 초기화 수단을 포함하여 구성된 것을 특징으로 하는 래치구조를 갖는 기억 회로.
- 제 1항에 있어서,상기 초기화 수단은 상기 각각의 플래그 셀에 병렬접속되는 제 1 및 제 2더미 셀로 구성된 것을 특징으로 하는 래치구조를 갖는 기억 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970043838A KR100255146B1 (ko) | 1997-08-30 | 1997-08-30 | 리페어 퓨즈 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970043838A KR100255146B1 (ko) | 1997-08-30 | 1997-08-30 | 리페어 퓨즈 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990020375A true KR19990020375A (ko) | 1999-03-25 |
| KR100255146B1 KR100255146B1 (ko) | 2000-05-01 |
Family
ID=19519901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970043838A KR100255146B1 (ko) | 1997-08-30 | 1997-08-30 | 리페어 퓨즈 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100255146B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100789517B1 (ko) * | 2000-06-14 | 2007-12-28 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
-
1997
- 1997-08-30 KR KR1019970043838A patent/KR100255146B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100789517B1 (ko) * | 2000-06-14 | 2007-12-28 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100255146B1 (ko) | 2000-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6021067A (en) | Circuit of sensing a fuse cell in a flash memory | |
| KR100852179B1 (ko) | 퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법 | |
| KR100255149B1 (ko) | 래치구조를 갖는 기억 회로 | |
| KR19990020375A (ko) | 래치구조를 갖는 기억 회로 | |
| KR0139889B1 (ko) | 플래쉬 메모리 장치 | |
| JPH09204798A (ja) | 信号発生回路 | |
| KR100459946B1 (ko) | 플래그셀데이터의안정화출력장치 | |
| KR0142640B1 (ko) | 플래쉬 메모리 장치 | |
| KR100572839B1 (ko) | 한 쌍의 상보 신호선 상의 불필요하게 된 전하를 이용하는 반도체 장치 | |
| KR100485184B1 (ko) | 플래쉬메모리셀을이용한크로스래치회로 | |
| KR100335269B1 (ko) | 워드라인구동장치 | |
| KR100570220B1 (ko) | 오토 프리차지 제어회로 | |
| US7307892B2 (en) | Semiconductor integrated circuit | |
| KR20000044959A (ko) | 캠 셀 센스앰프의 구동 회로 | |
| KR0149526B1 (ko) | 플레쉬 메모리 소자용 리던던시 회로 | |
| KR100506188B1 (ko) | 플래쉬 메모리 장치의 센싱 회로 | |
| KR100223745B1 (ko) | 반도체 메모리 장치의 기준전압 발생회로 및 그를 사용한 센스증폭기 | |
| KR100514413B1 (ko) | 리세트 신호 발생 회로 | |
| KR0182011B1 (ko) | 출력 데이타 안정화를 위한 라이트 드라이버 | |
| KR100332646B1 (ko) | 부트스트랩회로 | |
| KR100314733B1 (ko) | 펄스발생회로 | |
| KR200251696Y1 (ko) | 반도체장치의감지증폭회로 | |
| KR970051375A (ko) | 플래쉬 메모리 장치 | |
| KR100206133B1 (ko) | 정적반도체 메모리장치 | |
| KR100549943B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |