TW560077B

TW560077B - Semiconductor device

Info

Publication number: TW560077B
Application number: TW090113705A
Authority: TW
Inventors: Shoji Shukuri
Original assignee: Hitachi Ltd
Priority date: 2000-06-14
Filing date: 2001-06-06
Publication date: 2003-11-01
Also published as: KR100789517B1; JP2001358313A; US6724657B2; KR20010112099A; US20020191438A1; US6529407B2; US20030067822A1

Description

560077 A7

發明背景本發明係有關具有可電性刪除及寫入 <非揮發性情儿件的半導體裝置，如有關應用在將數個非揮發性單元包含之正反器（非揮發性記憶電路）作爲記憶單^、用丘足非揮發性記憶體之半導體裝置的有效技術。可以指定之單位統一電性刪除記憶資料，且可電性寫入資料的非揮發性記憶體裝置，如快WEEpRQM(以下稱快閃記憶體)。快閃記憶體係藉由可電性刪除及寫入的非揮發性記憶體it件構成記憶體單元，可刪除已寫人記憶體單元内的資料及程式，並將新的資料及程式再度寫入（程式設計）記憶體單元内。因而，將該快閃記憶體或内藏快閃記憶體的微電腦内建在應用系統後，當需要變更資料、修正程式錯誤、或更新程式等時，可以在應用系統上變更記憶在快閃記憶體内的資料及程式，因此可縮短應用系統的開發時間，或可使應用系統的程式開發具備彈性。另外’近年來，也提供有在一塊半導體基板上形成作爲資料控制裝置的中央處理單元（以下亦稱Cpu)、作爲大規模口己隐裝置的動怨隨機存取記憶體（Dynarnic Random Access Memoi*y，DRAM)、作爲快速記憶裝置及快閃記憶體的靜態 P过機存取έ己憶體（Static Random Access Memory，SRAM)及其他功能電路，可以一個半導體裝置構成一個系統的系統半導體裝置（以下亦稱系統LSI)。此種系統LSI有助於印刷基板及安裝基板的小型化等，尤其是有助於行動電話及手 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

裝訂線 560077 A7 ____ B7 五、發明説明（2 ) 提用資料終端裝置等手提機器的小型化與輕量化。本發明A於完成本發明後，就以下的觀點a及觀點b進行一般性的調查。觀點A爲以單層多晶矽閘極構成非揮發性記憶體電晶體的觀點’觀點B爲將包含非揮發性記憶體電晶體的正反器作爲記憶單位的觀點。

有關觀點A的調查結果，如美國專利第5,44〇，159號公報、美國專利第5,504,706號公報、特開平仁212471號公報（對應於美國專利公報第5,457,335號，第5,767,544號，第 6,〇64,606號）及大崎等人所揭示之”A single p〇ly EEpR〇M

Cell Structure for Use in Standard CMOS Processes^, IEEE Journal of solid state circuits'·, V〇L. 29? NO.3, March 1994，1 pp 311-316 〇另外，有關觀點B，則如特開平5·3 14789、特開平^%“] 、特開平10-334691(對應於美國專利5,912,841)等各號公報所揭示。特開平5-3 14789號公報揭示將包含驅動電晶體與兩個負載電晶體之正反器作爲記憶單位，構成兩個可電性寫入之非揮發性記憶體（EPR0M)元件，記憶補救電路: 冗餘位址的技術。登_明概述發明所欲解決之課題經本發明人檢討後瞭解以下各點。首先，在特開平5_ 314789號公報中揭示之以驅動電晶體（非揮發性記憶髀# 晶體）與兩個負載電晶體構成可電性寫入之非揮發性= -5-

560077 A7 B7 五、發明説明（3 ) 體單元的正反器電路中，本發明人所發現的第一個問題爲，因電荷保持特性老化造成讀出不合格的發生率，主要受到漂浮閘上完全無電荷之初始定限電壓、寫入、刪除狀態之定限電壓及讀出時之字線電位狀態的影響。例如，圖2 5中顯示，在包含本發明人檢討之非揮發性記憶體電晶體的正反器電路中，對其中一個非揮發性記憶體電晶體223執行寫入後，在電源線上外加電源電壓Vcc，執行讀出操作的狀態。圖25中的22Q，221爲p通道型負載電晶體，222，223爲η通道型非揮發性記憶體電晶體。因兩個非揮發性記憶體電晶體222, 223中的其中一個電晶體222爲初始定限電壓（VthL)，另一個電晶體223爲高定限電壓（VthH) ，因而在電源線之電位自0V上昇至電源電壓Vcc期間，鎖存器被固定，高定限電壓（VthH)之非揮發性記憶體電晶體 223的汲極端子上外加有Vcc(H電平），初始定限電壓（VthL) 之非揮發性記憶體電晶體222之閘極上外加有Vcc(H電平）的所謂干擾電壓。該干擾狀態下，儲存在高定限電壓（VthH) 之非揮發性記憶體電晶體223之漂浮閘内的電荷在被汲極端子吸引的方向施加壓力，另外，初始定限電壓（VthL)之非揮發性記憶體電晶體222之漂浮閘上施加有電荷被注入方向的壓力。通常，由於半導體裝置係以連續操作10年爲前提來設計，因此，必須考慮最壞情況下的10年中對上述非揮發性記憶體電晶體222，223施加的壓力。因而，同時發生初始定限電壓（VthL)之非揮發性記憶體電晶體222的定限電壓上昇，亦即充電增益（Charge Gain)，以及高定限 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝訂

線 560077 A7 B7 五、發明説明（4 ) 電壓（VthH)之非揮發性記憶體電晶體223的定限電壓降低，亦即充電損失（Charge Loss)，在閘極氧化膜薄的情況下，因兩個非揮發性記憶體電晶體222，223的定限電壓比較容易趨於一致，因而有可能因鎖存資料的倒置而發生讀出不合格。因此，經本發明人證實，如圖25之經常外加電源電壓Vcc作爲操作電源之正反器電路的耐干擾性差。經本發明人所證實的第二個問題是，漂谇閘與控制閘之疊層構造的記憶體單元，亦即疊-層閘極型記憶體單元，因記憶體單元構造複雜導致製造成本增加的問題。尤其是近年來市場急遽膨脹之將快閃記憶體與快速邏輯電路或 DRAM等併設的所謂系統LSI製品中，在快閃記憶體中採用疊層閘極型記憶體單元者，其製造成本也隨之增加。經本發明人檢討，這是因爲下述光罩及製造步驟增加所致。亦即，因快閃記憶體的隧道氧化膜比邏輯電路用電晶體的閘極氧化膜或DRAM單元電晶體的閘極氧化膜厚，所以需要作爲隧道氧化膜用的掩膜、快閃記憶體之漂浮閘用之多晶石夕膜的增加、加工掩膜、加工快閃記憶體之字線的掩膜、用於形成快閃記憶體之汲極區域的雜質注入用掩膜，乃至用於形成構成寫入、刪除電路之高耐壓電晶體之低濃度N 型源極、汲極區域及低濃度P型源極、汲極區域的雜質注入用掩膜，需要增加的掩膜數量至少6片。以致在成本上難以提供裝設了使用疊層閘極型記憶體單元之快閃記憶體的廉價系統LSI。欲解決這個問題，宜形成單層多晶矽閘極構造的非揮發性記憶體元件。本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 560077 A7 B7 五、發明説明（5 ) 但是，亦應考察上述單層多晶矽構造之非揮發性記憶體電晶體的閘極氧化膜厚，與同時併設之其他電路之MIS電晶體之閘極氧化膜厚的關係。經本發明人檢討，非揮發性記憶體電晶體的寫入次數的限制，與閘極氧化膜厚有關，欲減緩資訊保持性能的逐漸老化，宜增加閘極氧化膜的膜厚。但是，爲避免半導體積體電路製造處理的複雜化，宜使單層閘極構造之非揮發係記憶體電晶體—的閘極氧化膜厚與其他電路之MIS電晶體的閘極氧化膜厚共用化。本發明人甚至檢討以數個串聯型態使用具有單層多晶矽層之非揮發性記憶體電晶體的觀點、讀出具有單層多晶矽層之非揮發性記憶體電晶體後，立即停止對非揮發性記憶體電晶體外加電壓的觀點、以揮發性之資料鎖存電路保持自非揮發性記憶體電晶體讀出之資料的觀點、與以錯誤符號訂正電路（ECC電路）處理資料鎖存電路所保持之資料的觀點。這些檢討事項均未揭示在上述一般調查所見的文獻中0 本發明之目的，在藉由連接成靜態鎖存形態的非揮發性記憶體電晶體以提昇長期的資訊保持性能。本發明之另外目的，在簡化連接成靜態鎖存形態之非揮發性記憶體電晶體裝置的構造。本發明之其他目的，在提供一種裝設非揮發性記憶體的半導體裝置，在一般邏輯電路處理或通用DRAM處理上完全不增加新的處理，即可顯著降低讀出不合格的發生率。本發明之其他目的，在提供一種將以單層多晶矽閘極所 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）裝訂

線 )bU077 五、發明説明（6 2成之非揮發性記憶體電晶體應用在記路之補救用電路上的技術。及屺本發明之上述與其他目的及新特徵，從本説明書之及附圖中即可獲得瞭解。谷「=申請所揭示之發明的主要内容概要簡單説明如下：六二觀點爲，縮短電壓外加時間，可在以正反器（自鎖子)寺静怨鎖存形態連接之非揮發性記憶體電晶體出名己立即停止對非揮發性記憶體電晶體外加電壓，以棱咼長期的資訊保持性能。修非、捏㈣成在半導祖基板上的非揮發性記憶體具備：數電路，其係具有-對負載(元件)與非揮發式控制電路，其成靜態鎖存形態;程存電路，其係可以鎖存上述非揮發性記憶= 及讀出控制電路，其係使上述非揮發性記憶貞存在上述揮發性鎖存電路内。揮發性鎖輸：有操作電源時’即保持非揮發性記憶電路的持’不f要使非揮發性記憶電路上維、’ °乍。又後，苴停止供應用於非揮發性記憶泰路執行靜態鎖存操作的操作電源。心书 4二,形;態最好是在上述讀出控制電路上採用自動關閉述讀出控制電路宜因應讀出操作的指 π…S用於靜怨鎖存操作的操作電源至上述憶電路上，揮發性鎖存電路因應靜態鎖存操作完成鎖存操 -9- 297公釐）訂 t s a A4«(2l〇l 560077 A7 B7 五、發明説明（7 ) 作後，即切斷上述操作電源的供應。採用上述方式，可停止對非揮發性記憶體電晶體外加無用的電壓，縮短暴露在非揮發性記憶體電晶體產生無用之充電增益及充電損失之電壓狀態的時間，藉此提高長期的資訊保持性能。非揮發性記憶電路上使用有用於補救瑕疵電路部分之補救資訊的記憶等。補救資訊若爲半導體裝漫在可操作狀態下，屬於必須反映出内部電路之_功能的資訊時，上述讀出操作的指示宜爲因應對半導體裝置的重設指示被賦予者。此外，補救資訊若爲半導體裝置在正常操作下不可或缺的資訊時，爲使記憶在非揮發性記憶電路内之資訊的長期可靠性更加提鬲，上述揮發性鎖存電路宜增加輸入鎖存之資訊，可以訂正錯誤的ECC電路。 [2]上述自鎖存的基本電路連接形態，宜將一對非揮發性記憶體電晶體作爲驅動電晶體。亦即’自鎖存之上述非揮發性記憶電路宜將具備源極、汲極及閘極的第一導電型負載電晶體作爲上述負載，藉由具備源極、汲極、漂浮閘及控制閘的第二導電型構成上述非揮發性記憶體電晶體。上述負載與非揮發性記憶體電晶體之串聯電路的構造爲具有 :輸出節點，其係將上述非揮發性記憶體電晶體結合在上述負載電晶體上；及控制節點，其係將上述非揮發性記憶體電晶體的控制閘結合在上述負載電晶體的閘極上。並具有靜態鎖存形態，其係彼此其中一個串聯電路的輸出節點連接於另一個举聯電路的控制節點上，兩者串聯電路的輸 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）裝訂

線 560077 A7

560077 A7 B7 五、發明説明（9 ) 子注入一條串聯電路之兩個非揮發性記憶體電晶體的漂浮閘内。對弗揮發性記憶電路的讀出操作，係以指定速度供應操作電源至一對串聯電路上，以因應一對串聯電路間之非揮發性記憶體電晶體之定限電壓差異的靜態鎖存操作在互補資料線上獲得互補信號。爲彼此閘極絕緣膜厚相等的非揮發性記憶體電晶體時，熱電子藉由充電損失自漂浮閘被釋放，定限電壓狀態被倒置的確立，因_兩個串聯比一個低，因而藉由串聯數個非揮發性_記憶體電晶體的構造，可以提高或改善在非揮發性記憶體電晶體的閘極絕緣膜厚方面不足的資訊保持性能。 [4]第二觀點爲非揮發性記憶體電晶體的單層多晶矽閘極構造。亦即，上述非揮發性記憶體電晶體的構造宜包含 :MIS電晶體，其具有：第二導電型的源極及汲極，其係形成在第一導電型的半導體區域上；閘極絕緣膜，其係形成在上述源極及汲極間的通道上；及漂浮閘，其係形成在上述閘極絕緣膜上；及控制閘，其係由經由閘極絕緣膜形成在上述漂浮閘之延伸部分之下的第二導電型半導體區域所構成。此時，非揮發性記憶體電晶體的閘極絕緣膜厚宜考慮所需耐壓及與其他電路之閘極絕緣膜厚的關係來決定。例如，在上述非揮發性記憶電路及程式控制電路内所含之MIS 電晶體（本説明書中採用統稱絕緣閘極場效電晶體的名稱）内宜採用閘極絕緣膜較厚的高電壓操作用MIS電晶體，在上述揮發性鎖存電路及讀出控制電路内所含之MIS電晶體 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 560077 A7 B7 五、發明説明（1(3 ) 内採用閘極絕緣膜較薄的低電壓操作用MIS電晶體。此外，上述半導體基板上還包含具有各個MIS電晶體的邏輯電路及外部介面電路時，因外部介面電路之外部端子上連接有閘極之輸入MIS晶體的靜電耐壓提高，所以採用較厚的閘極絕緣膜，此外，將外部所供應之3.3V的操作電源降壓，作爲邏輯電路等内部電路之操作電源的半導體積體電路上，接收3·3V操作之外部介面電路_的MIS電晶體，與内部電路的MIS電晶體相比，具有較厚的閘極氧化膜。基於此，上述非揮發性記憶體電晶體的閘極絕緣膜與上述外部介面電路所有之MIS電晶體之閘極絕緣膜宜設定概略相等（在處理偏差之允許誤差範圍内相等）的膜厚。亦即，上述非揮發性記憶體電晶體用之MIS電晶體的閘極絕緣膜與上述外部介面電路内所含之MIS電晶體的閘極絕緣膜係採用相同的處理或共用的光罩同時製造。如此，藉由使單層閘極構造之非揮發性記憶電路的閘極絕緣膜厚與其他電路之MIS電晶體的閘極絕緣膜厚共用化，優先避免半導體裝置的製造處理複雜化，可促使非揮發性記憶電路達到長期的資訊保持性能。著眼於使用上述單層多晶矽處理等製造處理可以形成非揮發性記憶元件時，宜使構成上述非揮發性記憶體電晶體之MIS電晶體的漂浮閘、上述邏輯電路内所含之MIS電晶體的閘極、外部介面電路内所含之MIS電晶體的閘極、及 DRAM内所含之MIS電晶體的閘極，以處理偏差之允許誤差範圍内相等的膜厚來形成。亦即，縱使使用單層多晶矽處 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 560077 A7 B7 五、發明説明（11 ) 理等單層閘極處理，仍可獲得將上述資料保持性能優異之非揮發性記憶體與DRAM等同時併設之系統LSI的半導體積體電路。 [5] 第三個觀點是考慮將補救資訊的記憶電路應用在上述非揮發性記憶體上。此時之半導體裝置的上述半導體基板上包含被補救電路與取代上述被補救電路的補救電路，上述非揮發性記憶電路將應該以上述補救-電路來取代之被補救電路用作特定之補救資訊的_記憶電路。還可因應熔絲元件之熔斷狀態，更新記憶補救資訊之熔絲程式電路，作爲對上述補救電路的其他補救資訊記憶電路。藉由在晶圓階段以熔絲程式電路對檢測出的不合格進行補救，對老化後檢測出的不合格，使用上述電性程式電路，可以提高補救效率。換言之，即提高半導體積體電路的成品率。僅以熔絲程式電路無法補救老化後的不合格。僅使用電性程式電路，與熔絲程式電路併用時相比，電路規模或晶片佔用面積較大。上述被補救電路可以是DRAM内藏的記憶體單元陣列。此外，上述被補救電路可以是微電腦内藏DRAM的記憶體單元陣列。此外，上述被補救電路可以是微電腦内藏SRAM 的記憶體單元陣列。 [6] 欲儘量減低讀出不合格率時，宜使上述數條非揮發性記憶電路的一部分保持對其餘之非揮發性記憶電路所保持之上述補救資訊的錯誤訂正碼，對上述數條非揮發性記憶電路的讀出資料設置可訂正錯誤的ECC電路，來構成半導 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

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560077 五、發明說明（12 體裝置。 ^保證ECC電路的錯誤訂正功能時，上述程式控制電路取具備禁止對上述非揮發性記憶電路寫入的操作模式。簡要説明 ;〇圖1爲顯示將本發明之半導體裝置所具有之非揮發性憶體作爲補救資訊之記憶電路之—種構成範例的説明圖: 圖2爲顯示一種非揮發性記憶電路範例的電路圖。乂圖3爲顯示對非揮發性記憶體電晶體寫入、刪除、讀出、待用時之各種電壓狀態的説明圖。。、圖4爲顯频1之非揮發性記憶體之更詳細範例的電路圖。圖5爲顯示使讀出控制電路之讀出操作因應重設指示執仃時之自動關閉電源功能之實施例的方塊圖。圖6馬顯tf供重设端子之本壤#举处、^ 杨丁又牛I組裝置心自動關閉電源功此（貫施例的方塊圖。圖7爲概略顯示非揮發性記憶體電晶體裝s 的剖面圖。 W & 圖8爲顯示非揮發性記憶電路之詳細平面布局的平面圖。圖9爲顯示非揮發性記憶電路之其他範例的電路圖。彳H)爲顯示對圖9之非揮發性記憶體電晶體寫入、删除、碩出、待用時 < 各種電壓狀態的説明圖。圖11爲顯示採關9之非揮發性記憶電路之非揮發性記憶體的詳細範例電路圖。圖12爲圖9之非揮發性記憶電路的詳細平面布局圖。圖13爲顯示圖12之A_A，位置上之剖面構造的剖面圖' 裝訂 -15- 560077 A7 B7 五、發明説明（13 圖14爲顯示具有兩種閘極氧化膜之自鎖存型非揮發性記憶體一種範例的電路圖。圖15爲顯示具有高電壓系電晶體與低電壓系電晶體之半導體裝置經過中間步驟階段的剖面圖。圖16爲顯示具有圖15之高電壓系電晶體與低電壓系電晶體之半導體裝置於中間步驟後之完成狀態的剖面圖。圖17爲本發明之半導體裝置一種系統LSI的晶片平面圖。圖18爲對圖17之系統LSI測試流程的説明圖。圖19爲本發明之半導體積體電路一種1G位元dram的概略晶片平面圖。圖20爲顯示圖19之DRAM測試流程的説明圖。圖21爲顯示具備快閃熔絲模組之記憶體的方塊圖。圖22爲本發明之半導體積體電路其他範例之快閃熔絲模組的方塊圖。圖23爲顯示快閃熔絲模組内所含之非揮發性記憶體塊 7bFile#〇〜7bFile#5-種範例的方塊圖。圖24爲顯示漢明碼產生器之漢明碼具體邏輯範例的説明圖。圖25爲包含本發明人所檢討之非揮發性記憶體電晶體之正反益電路的說明圖。發明詳述圖1爲顯示將本發明之半導體裝置所具有之非揮發性記憶體作爲補救資訊之記憶電路所構成的一種範例。該圖所示之非揮發性記憶體100在半導體基板上同時形成有省略 -16 · t紙張尺度通用中國國家標準_巧4規格(21() χ挪公·^----

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線五、發明説明（14 ) 圖式的被補救電路、與取代上述被補救電路並省略圖式的補救電路，且具有非揮發性記憶電路丨0 i、程式控制電路（寫入控制電路）102、讀出控制電路103、揮發性鎖存電路（ ^料鎖存電路）1〇4及錯誤符號訂正電路（Ecc電路）1〇5。非揮發性記憶電路101記憶指定應該以上述補救電路取代足被補救電路的補救資訊（如冗餘位址資料）。程式控制電路(寫入控制電路)102使冗餘位址資料記憶在上述：揮發性記憶電路101内。揮發性鎖存電路(資料鎖存電路)1〇4 可以鎖存上述非揮發性記憶電路1〇1的記憶資訊。被鎖存之記憶資訊供應至ECC電路1〇5,有錯誤時訂正錯誤，並供應至省略圖式之位址比較電路，其係用於控制以補救電路替換省略圖式的被補救電路。使上述非揮發性記憶電路⑻ 之記憶，訊鎖存在上述資料鎖存電路⑽内的讀出控制，係由上述讀出控制電路1 〇3執行。裝設上述非揮發性記憶體100之半導體裝置，藉由全緣半導體（Metal Insulate Semic〇nduct〇r，MIS)型之姊積體電路製造技術所形成’記憶資訊的寫入上需…：之非揮發性記憶電路101及執行其控制之寫入控制電二2 至少以南電壓操作用MIS電晶體（高電壓系電晶體）所妒。至於其他電路之讀出控制電路1〇3、資料鎖存電路… ECC電路1()5,則可以使其以較低電壓操作之定電壓操 MIS電晶體（低電壓系電晶體）構成。但是此時，於窝入時’需要分離開關，避免高電壓傳導至資料鎖存電路：上。此外’於寫入時，讀出控制電路1〇3必須輸出高電壓時 560077

二該：出控制電路103也需要以高電壓系的電晶體構成。電壓為電晶體之閘極絕緣膜厚Tgx2比低電壓手電晶體的極氧化膜Τοχΐ爲厚。 «正反器型非揮發性記憶電路第一種範例》閘圖2顯示一種非揮發性記憶電路的範例。非揮發性記憶電路101具有一對負載與非揮發性記憶體電晶體的串聯電路 p亥圖中，上述負載爲具備源極、汲極及_閉極之第一導電型（如13通道型）的負載MIS電晶體-110, m，上述非揮發2 記憶體電晶體112, 113具有第二導電型⑶通道型），其具備 =極、汲極、漂浮閘及控制閘。並具有上述負載mis電晶體110(111)上結合有（該結合點稱之爲輸出節點5)) 上述非揮發性記憶體電晶體112(113)，上述負載MIS電晶體 110(111)之閘極上結合有（該結合點稱之爲控制節點 116(117))上述非揮發性記憶體電晶體112(113)的控制閘，彼此其中一個串聯電路之輸出節點114(115)連接於另一個串聯電路之控制節點117(116)上的靜態鎖存形態。兩個串聯電路的輸出節點114 , 115上連接有互補資料線118，119

。負載MIS電晶體丨丨〇，丨丨丨之源極上連接有配線丨2〇，非揮發性記憶體電晶體112，11 3之源極上連接有配線丨2 1。上述互補資料線1 18，1 19上配置有以配線124之信號電壓VSM控制開關的η通道型寫入開關MIS電晶體122，123，這些MIS 電晶體122，123於寫入操作時處於開啓狀態，其他時則保持在關閉狀態。圖3顯示對非揮發性記憶體電晶體ι〇1寫入、刪除、讀出 •18- ^紙張尺度1^國國家標準ϋ) A4規格(210X297公釐)

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線 560077

發明説明（16 待用時的各種電壓狀態。圖3的範例係顯示在圖2所示之非揮發性冗憶電路1〇1中，將右側之非揮發性記憶體電晶體

1 13作爲寫入對象時。據此，在VGG與VDR之間形成有5V 的電位差，非揮發性記憶體電晶體丨13藉由較大之通道電流，形成在漂浮閘内注入有熱電子的寫入狀態，此處爲高定限私壓狀怨。另一端之非揮發性記憶體電晶體丨12則形成刪除狀態，此處爲低定限電壓狀態。此外，如圖2所示，附註在漂浮閘上的符號"〇”係模型顯示被注入的電子。讀出時使配線120之電壓VDD自0V逐漸電平上昇至ι·8ν，藉由因應非揮發性記憶體電晶體112，1 13之定限電壓差的靜態鎖存操作’將資料線丨18，U9的電壓Vdl，VDR驅動成互補電平。圖3所示的「open」表示因上述寫入開關122, 123 在關閉狀態，對互補資料線的漂浮狀態。圖4爲圖1之非揮發性記憶體更詳細的範例。該圖上主要顯示有兩個非揮發性記憶電路1〇1，此外，錯誤符號訂正電路10 5的圖式被省略，而以概略顯示的位址比較電路1 〇 6來取代。資料鎖存電路104形成兩個2輸入非或閘n〇R 1，NOR2彼此其中一個輸出回授連接於另一個輸入的靜態鎖存構造。位址比較電路1 〇 6藉由將資料鎖存電路i 〇 4之輸出與位址信號之對應位元a 0，a 1…比較之互斥非或閘（非排他性邏輯和閘）E-NOR所構成。圖4中註記「Reacj」之非揮發性記憶電路i 〇丨係模型顯示其讀出操作狀態，註記「Program」之非揮發性記憶電路1〇1 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 560077 A7 B7 五、發明説明（17 ) 係模型顯示其寫入操作狀態，不過實際的記憶體操作上，讀出與寫入並非並列。圖中的Vpp表示5V的電壓，Vcc表示 1.8V的電墨，Vss表示0V的電壓。讀出操作（「Read」）中，配線120之電平VDD自電壓Vss 變成電壓Vcc時，非揮發性記憶電路101爲求因應非揮發性記憶體電晶體的定限電壓狀態正確的執行自鎖存操作，宜滿足以下的條件。亦即，於電源開啓時，宜將配線120之電平VDD自電壓Vss逐漸上昇，具有_低定限電壓之初始定限電壓（Vtni)的非揮發性記憶體電晶體首先處於開啓狀態。該操作條件，若以p通道型MIS電晶體及η通道型MIS電晶體之重疊電容決定的耦合比，換言之，若p通道型MIS電晶體之通道面積對η通道型MIS電晶體之通道面積的比爲K，控制閘之耦合比爲77時，因

Vtni/K< Vtp/(1 — K)，Vtni = Vtn/7；，所以 Vtn< Vtp · 7； K/(l - K)，因此爲求滿足Vtn(max) < Vtp(min) · τ; Κ/(1 - Κ)的條件，宜將負載MIS電晶體110，111之電晶體尺寸設定較大。讀出操作中，資料鎖存電路104只要輸入有該操作電源，即保持非揮發性記憶電路1 〇 1的記憶資訊。在此狀態下，非揮發性記憶電路101不需要維持靜態鎖存操作。之後，停止供應非揮發性記憶電路1 〇 1執行靜態鎖存操作所需的操作電源Vcc即可。較佳之型態爲上述讀出控制電路1 03具有自動關閉電源功能。例如，上述讀出控制電路1 03因應讀出操作的指示，供應用於靜態鎖存操作之操作電源Vcc至上述非 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 560077 A7

揮發性記憶電路HH上，因應靜態鎖存操作，於資料鎖存電路1〇4完成鎖存操作後，切斷上述操作電源Vee的供應。如此，可停止對非揮發性記憶體電晶體外加無用二電壓，。非揮發性記憶體電晶體處於產生無用之充電增益及充電抽失I電壓狀態的期間縮短’藉此’長期資訊保持性能提高0 此時上述非揮發性記憶電路i i使用在—記憶用於補救瑕戚電路部分的冗餘位址資料。冗餘位址資料，於半導體裝置在可操作狀態下，屬於必須反映出内部電路之功能的資机時，上述讀出操作的指示宜爲因應對半導體裝置的重設指示被賦予者。 —圖5顯示使讀出控制電路1〇3之讀出操作因應重設指示執行時足自動關閉電源功能的實施例。圖5顯示假設爲微電腦之半導體裝置，内藏CPU等資料控制裝置，於人工重設及電源開啓重設時，自外部供應有重設信號RST時的實施例圖5中的13 0爲系統控制器丨3丨等内所含的重設控制電路。重設控制電路130並無特別限制，當輸入重設信號RS丁及系統時鐘信號CLK，重設信號RST在一定期間維持在高電平後，變成低電平時，初始化信號rstl的脈衝被改變。該初始化#號rstl在延遲電路132上被延遲一定時間，成爲延遲初始化信號rstd。初始化信號rstl被供應至上述讀出控制電路 1 〇3，因應其脈衝的變化，供應漸次操作電壓至配線12〇，使其最後達到電壓Vcc。上述延遲電路丨3 2之延遲時間相當於自供應操作電壓至非揮發性記憶電路1 〇丨起至少自鎖存 -21 - __— 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 560077 A7 B7 五、發明説明（19 ) 完成爲止的時間，延遲初始化信號rstd經過該延遲時間脈衝改變時，讀.出控制電路103停止供應電源電壓Vcc至配線120 。延遲初始化信號rstd的脈衝變化也提供至CPU 133，藉此，CPU 13 3將程式計數器初始化成0號，自0號的命令開始執行，開始命令執行操作。以1 34統稱之其他初始化信號爲用於將半導體裝置内部規定之信號輸入節點及輸出節點初始化成規定之邏輯値的控制信號。 ~ 圖5的範例中，由於補救位址資_料被讀出至資料鎖存電路 104，在形成可對被補救電路補救的狀態後，CPU 133可以執行命令，因此CPU 1 33在開始執行命令的階段已經完成必要的瑕疵補救，可以防止因瑕疵部分造成的錯誤操作。圖6顯示無重設端子之半導體裝置之自動關閉電源功能的實施例。此處利用爲檢測自外部供應至半導體裝置之電源電壓Vcc穩定在規定電壓狀態之電力啓動檢測電路1 3 5的電壓檢測信號bmp。電力啓動檢測電路1 3 5並無特別限制，不過具有因應電容電路連接於輸入之上述電容電路之初使狀態，形成非箝位狀態，可輸出操作電源電壓的箝位電路。上述粉位電路的輸入端連接有充電電晶體與放電電晶體。放電電晶體於輸入外部電源時，因應處於非箝位狀態之箝位電路的輸出處於關閉狀態。箝位電路之輸入隨操作電源電壓的上昇’藉由充電電晶體逐漸被充電，該籍位電路藉由箝位電路的輸入超過其邏輯定限電壓倒置成箝位狀態，電力啓動檢測電路1 3 5之輸出信號bmp據此從操作電源電壓轉變成電路的接地電壓。上述信號bmp經過延遲電路 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 560077

口又成I遲脈衝信號bmpd。讀出控制電路丨〇3因應上述信 ^ P之脈衝爱化，將漸次操作電壓供應至配線120 ,使其最後達到電壓Vee。上述延遲電路136的延遲時間相當於開始：應操作電壓至非揮發性記憶電路1〇1起至少自鎖存完成爲止的時間，延遲初始化信號bmpd經過該延遲時間脈衝改變時’讀出控制電路1()3停止供應電源電壓^至配線12〇。圖7概略顯示上述非揮發性記憶體電晶體丨12裝置的剖面構造。上述非揮發性記憶體單元·電晶體112包含：MIS電晶體，其具有：第二導電型（11型）之源極141及汲極142，其係形成在第一導電型（P型）的半導體區域（p-well)140上·，閘極絶緣膜143 ’其係形成在上述源極141及汲極142之間的通道上；及漂浮閘144,其係形成在上述閘極絕緣膜143上；及控制閘（CGT)，其包含經由閘極絕緣膜143A形成在上述漂浮閘144之延伸邵分144A下的第二導電型半導體區域（心 well) 145。146爲元件分離區域。如此，非揮發性記憶體電晶體具有MIS電晶體及上述MIS電晶體之漂浮閘之間插入絕緣膜的控制閘，可以單層多晶矽處理等製造處理生成。控制閘以雜質導入層來形成。圖8顯示非揮發性記憶電路1 〇丨之詳細平面布局圖。該圖所示之布局具有第一金屬配線層Ml、第二金屬配線層m2 、第三金屬配線層M3的三層金屬構造，以9來表示之接觸孔連接半導體基板或井區域與Ml，以15來表示的通孔連接 Ml及M2，以19來表示之通孔連接M2及M3。以M3所形成之 VDD的配線構成以20來表示的整個配線圖案。DL，DR對應 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（21 於圖2之互補資料線118，119。構成非揮發性記憶體電晶體的控制閘，藉由設置於 f電型之半導體區域2上之第二導電型半導體區域kcgt) 來形成，上述漂浮閘藉由通過形成在上述第—導電型半導體區域2之活性區域4内之觀電晶二打絕緣膜，配置在控制上方的導電層（多心層極上述控制閘藉由在與上述漂浮閘7重疊之活性區域3下方，經由閘極絕緣膜所配置之第二導·電型半導體區域i(cgt)來形成。11，13 ’ 14顯示第一金屬配線層（M1)，”顯示第二金屬配線層（M2)，20顯示第三金屬配線層⑽）的圖案。形成在活性區域5上之負載MIS電晶體的通道面積，盥形成在活性區域4上之非揮發性記憶體電晶體構成用膽電晶㈣心通迴面積的形成，須滿足上述自鎖存所需的關係。 «正反器型非揮發性記憶電路第二種範例>> 圖9顯示非揮發性記憶'電路的其他範例。將上述非揮發性記憶體電晶體的閘極絕緣膜厚配合外部介面電路之Μ:電晶體時’閘極絕緣膜厚方面不能確保足夠之資訊保持性二時，如圖9所示，藉由採用將數個串聯之上述非揮發性記憶體電晶體構成的正反器，亦可使資訊保持性能進一步提高^ 圖9的範例中之非揮發性記憶電路1〇1八具有—對在2載上串聯兩個非揮發性記憶體電晶體的串聯電路。負載與上述同樣的，爲具備源極、汲極及閘極之第一導電型（如p、兩道型）的負載廳電晶體110,⑴，上述非揮發性記憶體^ 晶體112A’ 112B’ 113A’ 113B與上述同樣的具有第二導; -24 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 560077 A7 —.—_____ B7 五、發明説明（22 ) 型（η通迢型）’其具備源極、汲極、漂浮閘及控制閘。上逑負載電晶體110(111)上結合(該結合點稱之爲輸出節： 114(115))有上述非揮發性記憶體電晶體112八（11从），並在上述非揮發性記憶體電晶體112Α(113Α)上事聯（該結合點稱之爲程式節點116Α(117α))有其他非揮發性記憶體電曰日體112Β(113Β)。上述負載電晶體11()⑴1}之閘極及上述^ 揮發性記憶體電晶體112Α，112Β(113Α，Γ13Β)的控制閘被共用結合（該結合點稱之爲控制節點丨16Β(117Β))。上述— 對串聯電路具有靜態鎖存形態，其係彼此其中一條串聯泰路之輸出節點114(115)連接於另一條串聯電路的控制節= 117BU16B)。負載MIS電晶體u〇, lu的源極上連接有配 ”泉120，非揮發性記憶體電晶體丨丨2B，丨丨3b的源極上連接有配線121A。兩條串聯電路之輸出節點114，115上連接有互補資料線118A，119A,兩條串聯電路之程式節點U6a ，117A上連接有互補程式控制線118B，119B。上述互補資料、泉1 18A ’ 1 19A上配置有以配線i24A之信號電壓VSD控制開關的η通道型寫入開關MIS電晶體122A，123a，上述互補私式控制線118B，119B上配置有以配線124B之信號電壓 VSP控制開關之n通道型寫入開關MIS電晶體。廷些MIS電晶體122A，122B，123A，123B於寫入操作時處於開啓狀態，其他時則保持在關閉狀態。圖ίο顯示對非揮發性記憶體電晶體101A寫入、刪除、讀出、待用時的各種電壓狀態。圖1〇的範例係顯示在圖9所示之非揮發性記憶電路1 〇 1A中，將右側之非揮發性記憶體電

560077 A7 —___B7 發明説明（23~) ~~" 晶體113A，113B作爲寫入對象時。據此，在vss、VDR與 VPR(間形成有5 V的電位差，非揮發性記憶體電晶體丨丨3 A ，113B藉由較大之通道電流，形成在漂浮閘内注入有熱電子的寫入狀態，此處爲高定限電壓狀態。另一端之非揮發性記憶體電晶體112A，112B則形成刪除狀態，此處爲低定限電壓狀悲。讀出時與上述同樣的使配線丨2〇的電壓VDD 自0V逐漸電平上昇至1 ·8ν，藉由因應非揮-發性記憶體電晶體112Α，112Β與113Α，113Β之定限電壓差的靜態鎖存操作，將資料線118Α，119Α的電壓VDL，VDR驅動成互補電平。圖10所示的Γ open」表示因上述寫入開關，122Β， 123Α，123Β在關閉狀態，對互補資料線U8A，η9Α的漂浮狀態。圖Π爲採用圖9之非揮發性記憶電路101Α之非揮發性記憶體更詳細的範例。該圖上主要顯示有兩個非揮發性記憶電路101A，錯誤符號訂正電路105的圖式被省略，而以概略顯示的位址比較電路1〇6來取代。102A爲寫入控制電路 ’ 103A爲讀出控制電路，其基本功能與圖i及圖4相同。圖Π中注$己Γ Read」之非揮發性記憶電路係模型顯示其謂出操作狀態，註記Γ program」之非揮發性記憶電路係模型顯示其寫入操作狀態，不過實際的記憶體操作上，讀出與寫入並非並列。圖中的Vpp表示5V的電壓，Vcc表示18V 的電壓，Vss表示0V的電壓。讀出操作（Γ Read」）中，配線120之電平VDD自電壓Vss 變成電壓Vcc時，非揮發性記憶電路爲求因應非揮發性記憶 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（24 ) 體電晶體的定限電壓狀態正確的執行自鎖存操作圖4所説明的相同條件。且4足讀出操作中，資料鎖存電路1()4只要輸入有該操作 P保持非揮發性記憶電路1〇lA的記憶資訊。在此狀能；’ t揮發性記憶電路101A不需要維持靜態鎖存操作。：後’ 知止供應非揮發性記憶電路101八執行靜、^ ^ ^ 的操作電―可。較佳之型態爲上述讀出二：二具有自動關閉電源功能。例如，上述讀出控制電路 = 因應讀出操作的指示，供應用於靜態鎖存操作之操：屯CC至上述非揮發性記憶電路1〇1八上，因應靜熊操作’於資料鎖存電路104完成鎖存操作後，上ς操^ 電源VCC的供應。如此，可停止對非揮發性記憶體電晶體外加無用的電壓 ’非揮發性記憶體電晶體處於產生無用之充電增益及充電 2失〈電壓狀態的期間縮短，藉此，長期資訊保持性能提此時，上述非揮發性記憶電路1〇1使用在記憶用於補救瑕派電路邵分的冗餘位址資料。冗餘位址資料，於半導體裝置在可操作狀下’屬於必須反映出内部電路之功能的資 =時’上述硬出操作的指示宜爲因應對半導體裝置的重設 4曰7TT被賦予者。使讀出控制電路1()3a之讀出操作因應重設指示執行時的自動關閉電源功能，採用與圖5、圖6相同的構造即可達成。此處如圖9所示’以兩個串聯之非揮發性記憶體電晶體導本紙張尺度適财S S家標準(CNS) -27- 560077 A7

出構成正反器電路之電 1H 9以- 式0㈣出不合格率。例如，a 圖2所不，以一個非千扪如，如式之H)车w人電晶體構成正反器電路方式心10年後的不合格概率爲時，略万狀態①··兩個單元均爲合格 pa= (1〜f)2…① 品的概率Pa爲狀態②：任一個單元爲不合格品的概率Pb爲 Pb=(l- f)f+f(1—f)=2f(1— f) ···② 狀態③：兩個單元均爲不合格品的概率Pc爲 P c = f2 · · ·③ 此時，

Pa+ Pb+ PC= (1 — f)2+ 2f(1 一 f)+ f2= i 當非揮發性記憶模組的總位元數爲1^時，合格品完全無上述③狀怨的位兀，此時，由於N位元應該處於上述①或②的狀態，因此合格品概率γ爲 Υ= Σ NCKPaKPbN_K···④ 非揮發性記憶體模組的不合格率F爲 F = 1 - Y二 1 - Σ NCKPaKPbN-K…⑤

根據2項定理，因 Y= 2NCKPaKPbN_K：=(Pa+Pb)N ={(1 - 02+ 2f(l - f)}N 二（1- f2)N 所以 F = 1 -（1 - f2)N…⑥ 然而由於以一個非揮發性記憶元件構成正反器電路方式的 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 560077 A7 _____ B7 五、發明説明（26 ) 合格品概率Y，爲，縱使N位元中的1位元不合格，即表示晶片不合格，因此 Y’二 l-(l — f)N···⑦ 以一個非揮發性記憶元件構成正反器電路方式的非揮發性 $己憶模組的不合格率F，爲 F’ 二 1 -（1 - f)N···⑧ 因此’使用圖9所説明之非揮發性記憶電路10 1A時之模組不合格率的改善程度R爲 _ R = F / F ’ 〜f · · ·⑨ 當f= 0.01 %時，不合格率降低至1/;1萬，不合格發生率降低效果顯著。 - 圖12顯示非揮發性記憶電路ι〇1Α的詳細平面布局圖。該圖所示的布局與圖8同樣的具有Μ1，M2，M3的三層金屬層構造，接觸孔9、通孔15, 19的定義與圖8相同。以Μ3所形成之VDD的配線構成以2〇來表示的整個配線圖案。Dl，dr 對應於圖9之互補資料線118A，U9A，pL，pR對應於圖9 之互補程式控制線118B, 119B。構成非揮發性記憶體電晶體的控制閘藉由靠近中央的η 型井區域l(CGT)來形成，上述漂浮閘藉由通過形成在ρ型井區域2之活性區域4内之MIS電晶體的通道上方，經由閘極絕緣膜，延伸至控制閘的導電層7來形成。導電層7可^多晶矽層。上述控制閘藉由經由閘椏絕緣膜，配置在向上述漂浮閘7下方延伸之活性區域3下方的n型半導體區域i來形成。9爲接觸孔圖案，u，13，14爲第一金屬配線層，η -29-

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560077 五、發明説明（28 ，二晶體構成之分離開關⑶，127,連接於資料鎖存二路ΠΜ上。分離„m’127被配線i2Q之信號電壓卿 ^開關’在讀㈣作時處於開啓狀態，將 :、電路跑讀出的資料傳送至資料鎖存電路1〇4上。對非揮錄記憶電路進行寫人操作、刪除操作時，分離開關126 :^處於關閉狀態，構成資料鎖存電路⑽之低電壓系電 :^卜加有超過其耐壓之3·3ν的寫人電壓_，避免造成閑極攸環寺0 圖1 5及圖16顯示以上诚脸戶、膜厗7·5 nm疋閘極氧化膜，在電壓3·3 V下操作的高電壓手条几松^ 竪示包日^豆，與膜厚爲3·5 nm之閘極 ^匕膜，在電壓⑽下操作之低電壓系電晶體的剖面構造顯示經過在半導體基板上之P型井區域、η型井區 2 緣膜之中間步驟階段的剖面構造。高電壓手的：極絕緣膜55的膜厚比低電壓電晶體 :甲、’”膜71厚。圖15及圖16所示之參照符號與圖 13的參照符號相同。 I、0 <<系統LSI補救溶絲>> =概略顯示本發明之半導體裝置—種系統⑶的千面圖。該圖所示的系統LSI並無特別限制，在半導骨#基板㈣緣配置有許多接合整等外部連接電極i5Q，其内^有二：；入輸出電路151及類比輸入輸出電路152。外部輸入輸出電路151及類比 .,類比輸入輸出電路152將3·3ν之相對高電平㈣:Γ源作#作電源。電平移位電路153將上述外部電源降壓成K8V的内部電源電壓。電平移位電路153的内側具本紙張尺度適财關家料(CNS) -31 - 560077 A7 B7 五、發明説明（29 ) 有動態隨機存取記憶體（DRAM) 154、中央處理單元 (0?1；)155、快取記憶體（0八(：11)156、邏輯電路（1^00)157、鎖相迴路（PLL) 158、類比至數位轉換電路（ADC) 159及數位至類比轉換電路（DAC)160、系統控制器（SYSC)161。162， 1 63表示各個可電性刪除及寫入的非揮發性記憶體（FUSE) ，具備圖2及圖9説明之非揮發性記憶電路作爲記憶體單元。上述系統控制器1 6 1具有生成初始化信號rst 1，rstd等的邏輯，用於構成圖5説明之自動關閉電源功能，將這些信號賦予非揮發性記憶體162，163的讀出控制電路。上述 DRAM 154，CPU 155，LOG 157，CACH 156，SYSC 161將電平移位電路153所供應之1.8V的内部電源電壓作爲操作電源來操作。但是，DRAM 154則使用將内部電源電壓生壓，形成字線選擇電平，字線驅動器等的操作電源。非揮發性記憶體（FUSE)162，163於資料讀出操作時係使用内部電源電壓來操作，不過在刪除、寫入操作時需要高電壓，該高電壓亦可藉由内部昇壓電路來形成，此外，系統LSI 之後述之EPROM撰寫器模式等指定的操作模式，亦可經由指定的外部連接電極自外部供應。上述非揮發性記憶體（FUSE) 162用於容納DRAM 154的補救資訊（用於將瑕疵記憶體單元替換成冗餘記憶體單元的控制資訊），非揮發性記憶體（FUSE) 1 63用於容納快取記憶體156的補救資訊，並取代熔絲的補救用程式電路來裝設。圖17所示之系統LSI並無特別限制，具有藉由單層多晶矽閘極處理，形成在單結晶矽之一個半導體基板上的互補型 •32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 560077 A7 _____B7 五、發明説明（3〇~~) ' ' 電晶體（絕緣閘極場效電晶體），㈣電晶體的閘極氧化厚分成兩種。外4輸入輸出電路151、類比輸入輸出電路152、DRAM 154、ADC159、DAC 16〇及非揮發性記憶體i62, a)並無特別限制，於使用〇·2μιπ處理技術時，具有閘極長度爲〇·4μιη ，閘極氧化膜厚8 nm的MIS電晶體。此因，以閘極氧化膜所構成之隧道氧化膜設定較厚的膜厚，較-有助於非揮發性記憶體電晶體112, 113(112A，U2B，113A，113B)的資訊保持性能，此外，對MIS電晶體的操作電壓需要確保相當程度的耐壓。因此，構成上述非揮發性記憶體l62，163之非揮發性記憶體電晶體之MIS電晶體的閘極絕緣膜，與上述外部介面電路151内所含之MIS電晶體的閘極絕緣膜等，需具有處理偏差上允許誤差範圍内相等的膜厚。上述閘極絕緣膜厚之處理偏差之允許範圍並無特別限制，通常在 0.25 μπι〜0.2 μηι之最少加公尺吋的處理時，對8 〇 nm之目標膜厚約爲土〇·5 nm，在〇·18 μπι〜0.15 μηι之最少加公尺忖的處理時’對7.0 nm的目標膜厚約爲±〇.3 nm。另外，將被降壓之較低的内部電壓作爲操作電源的電路，亦即邏輯電路157、快取記憶體156及CPU 155係以閘極長度0·2 μηι，閘極氧化膜厚4 nm之MIS電晶體所構成。電平移位電路153並無特別限制，具有兩種閘極氧化膜厚的“^電晶體。上述彼此閘極氧化膜厚不同之MIS電晶體的閘極以相同膜厚之多晶矽層所構成。此處所謂與多晶矽層相同的膜厚 -33- 本紙張尺度巾S S家標準(CNS) A4規格(210 X 297公6 ^- 560077

，係扣處理偏差之允許範圍内相等的膜厚，閘極膜厚之處 =偏差的允許範圍並無特別限制，通常3〇 nm〜2〇〇 nm的目払膜厚約爲士 1 0%。上述的閘極氧化膜可使用相同的光罩，在膜厚相等的元件上生成，此外，上述之多晶矽閘極可使用相同的光罩’在膜厚相等的元件上生成。因π，藉由將單層閘極構造之非揮發性記憶元件的閘極氧化膜厚與其他私路< MIS電晶體的閘極氧化膜厚共用化_，優先避免系統 LSI的製造處理複雜化，可使快閃記憶體之非揮發性記憶元件具有相當長期的資訊保持性能。圖18顯π對圖17之系統LSI的測試流程。晶圓完成後，首先使用邏輯測試器進行邏輯電路測試（s丨），其中通過的晶片則接丈記憶體測試（S2)。記憶體測試係藉由裝設於晶片上，省略圖式之老化自行測試（BIST)電路等做自行診斷，所獲得的瑕疵資訊作爲補救資訊寫入上述非揮發性記憶體 (FUSE) 1 62，163内，可以使用該記憶資訊補救瑕疵。其次 ’將用於記憶體補救之補救資訊寫入完成的晶片組裝在指定的組件内（S3) ’並接受溫度與電源電壓被加速的操作測試（老化測試）（S4)。在老化測試中，如dram之記憶體單元内發生再新不合格等時，實施第二次補救，將不合格位元替換成冗餘位元，補救資訊被寫入非揮發性記憶體 (FUSE) 1 62，163内。之後，進行邏輯電路的鑑別測試（s5) ，接受操作速度等之分等後出貨。如上所述，使用單層多晶矽閘極處理的單層閘極處理，亦可獲得將上述資料保持性能優異之非揮發性記憶體與 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

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560077 A7 B7 五、發明説明（32 ) DRAM等同時併設之系統LSI的半導體積體電路。再者，由於不需要在先前之標準CMOS製造處理的製造處理上增加任何步驟，即可形成高度可靠性的非揮發性記憶模組，因此，方便應用在同一塊半導體基板上併設非揮發性記憶體與邏輯LSI，或非揮發性記憶體與DRAM的LSI。因此，可以提供一種不增加製造成本之併設非揮發性記憶體的系統 LSI 〇 ' «DRAM併合補救熔絲》 · 圖19概略顯示本發明之半導體積體電路一種1G位元 DRAM 170的晶片平面圖。記憶體陣列171〜174由四個記憶庫構成，接合墊175被配置在中央。Y解碼器及主放大器如 181〜184所示的分別設置在各記憶體陣列内。字線驅動器 185A、X解碼器186A、字線驅動器187A在記憶體陣列171 ，172内被共用，字線驅動器185B、X解碼器186B、字線驅動器187B在記憶體陣列173, 174内被共用。補救熔絲之兩組以176，177表示之2000條的雷射熔絲，及1 7 8表示之100位元之上述非揮發性記憶體構成的電熔絲配置在晶片的中央部。電熔絲178的構造具備圖1、圖4等説明之自鎖存形態的非揮發性記憶電路。圖20顯示上述DRAM 170的測試流程圖。晶圓完成後，首先使用記憶體測試器進行記憶體測試（S 1 )，因判明之瑕疵位元爲求與冗餘位元或冗餘墊（Mat)替換，而接受雷射熔絲補救（S2)。其次，組裝在指定的組件内（S3)，接受接受溫度與電源電壓被加速之操作測試的老化測試（S4)與鑑別測試 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

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560077 A7 B7 五、發明説明（33 ) (S5)。在老化測試（S4)中，dram 170之記憶體單元内發生再新不合格等時，實施第二次電熔絲補救，將不合格位元替換成冗餘位元，將補救資訊寫入上述電熔絲178内（S6)。該電溶絲補救後，接受被補救位址的記憶體測試，之後出貨。 <<具有快閃熔絲模組之記憶體》圖21顯示具備補救位址記憶用非揮發性記憶體（以下簡稱之爲快閃溶絲模組）的記憶體。該圖所示的記憶體爲可以利用在内藏於圖17之系統LSI的DRAM 154或由SRAM構成之快取記憶體1 56的記憶模組，與連接於CPU 1 55等之資料匯流排200、位址匯流排201及控制匯流排202構成介面。 έ己憶體單元陣列1 9 0具有被定位成被補救電路的正常塾 1901^與被定位成補救電路的冗餘墊190R，這些勢190Ν， 1 90R具有矩陣狀配置的數個記憶體單元。記憶體單元的選擇端子連接於對應的字線，資料輸入輸出端子連接於對應的資料線。記憶體單元構成動態記憶體單元或靜態記憶體單元。構成動態記憶體單元時，以反射資料線構造，在互補資料線的一端結合有感測放大器。列解碼器19 1將位址多工器19 1供應之列位址信號等予以解碼，生成字線選擇信號，藉此，以字驅動器193使應選擇之字線驅動成選擇電平。行解碼器195將位址多工器191供應之行位址"is號等予以解碼’生成行選擇信號，藉此經由行開關位址194選擇應該被選擇之上述互補資料線，使與共用資料線203導通。於讀出操作中，被選擇之記憶體單元的 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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=由資料輸入輸出電路195自上述共用資科線203 流排脈於寫人操作中，寫人被選擇之記憶 Γοο:: &貝料經由資科輸入輸出電路196自資料匯流排 k供至上述共用資料線2.資料輸入輸出電路州上配士有以SRAM放大讀出資料的感測放大器，及以DRAM放大 =資料的主放大器。記憶體操作所需之内部計時信號由計時產生器197生成。 __ 快閃炫絲模組199爲可將補救位址資訊儲存在圖2、圖9 中説明之非揮發性記憶電路内的非揮發性記憶體，補救資訊的1己憶經由資料®流排2()()來執行。對非揮發性記憶電路之補救位址資訊的讀出控制係因應圖5中説明之系統W的重設操作來執行。位址比較電路丨98比較位址多工器191供應之列位址及行位址，與快間熔絲模組199之補救位址資訊，位址比較電路 198於其比較結果一致時，將替換位址控制資訊賦予列解碼器丨92及行解碼器195,該替換位址控制資訊係用於將對不合格I正常墊190N的存取位址替換成對冗餘墊19〇R的存取位址。替換位址控制資訊如爲，將位址信號内被視爲墊選擇k號之數個位元的位址資訊替換成被視爲冗餘替之選擇信號之數個位元的位址資訊。 <<£CC内藏快閃熔絲模組〉> 圖22顯示本發明之半導體積體電路其他範例之快閃熔絲模組的方塊圖。該圖所示之溶絲模組具有：非揮發性記憶體210,其具有作爲非揮發性資訊記憶單元群的五個非揮發 -37- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 560077 A7 _____ B7 五、發明説明（35 ) 性記憶體塊（7bFile#0〜7bFile#4);漢明碼產生器211，其係對上述非揮發性記憶體2 1〇輸出之35位元的資料q〇-34生成漢明碼；非揮發記憶體2 12，其具有記憶以漢明碼產生器2 11 所生成之漢明碼的非揮發性記憶體塊（7bFile#5);及錯誤訂正電路213及控制電路214,其係輸入自非揮發記憶體塊212 輸出之漢明碼與自上述非揮發性記憶體210輸出之35位元之資料qO-34，可對輸入資料進行錯誤訂正-。對非揮發性記憶體2 1 0的寫入資料註記⑽-6，自·外部被賦予。錯誤訂正電路213的輸出如9()0-34所示。控制電路214上輸入有用於選擇非揮發性記憶體塊7bFile#0〜7bFile#4之位址信號a〇-2、讀出操作指示信號rd、寫入操作指示信號prg。圖24顯示上述漢明碼產生器2丨丨之漢明碼具體邏輯，與上述錯誤訂正電路2 13之錯誤檢測及錯誤訂正邏輯的範例。圖23顯示非揮發性記憶體塊7bfile#0〜7bFile#5的電路範例。各個非揮發性記憶體塊具有7位元部分之彼此相等構造的單位資訊單元2 1 6。單位資訊單元2 1 6由圖2及圖4中説明之一個非揮發性記憶電路與鎖存其輸出之揮發性靜態鎖存器所構成。對單位資訊單元216的控制係由偏置控制器215 來執行。偏置控制器215依據控制電路214的指示，控制對單位資訊單元216之寫入及識別操作，同時具有實現上述讀出控制電路103之自動關閉電源功能的控制邏輯。爲求以偏置控制器215實現自動關閉電源功能，輸入有上述初始化信號rstl、延遲初始化信號rstd，來執行上述的自動電源關閉控制。輸入至控制電路2 14内的信號rd爲識別用讀出指示信 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐) 五、發明説明（36 ) 號，prg爲程式信號。控制電路214具有由丨位元部分之非揮發性記憶電路及靜態鎖存電路構成的禁止程式操作旗俨 FLG。禁止程式操作旗標FLG藉由咖料部電路在設定^ 重設狀態下執行。控制電路214尤其是其電路，於旗訊⑽設定狀態下，形成對上述單 X216之非揮發性記憶電路禁止程式操作的操作模式。因此，非揮發性記憶體塊7bFile#0〜7bFile#5上所需的資料被程式化後’可減低或抑制其被改寫成不預期的情況，藉此，便於確保錯誤訂正電路213的錯誤訂正功能。以上係依據實施形態具體説明本發明人的發明，不過本發明並；rm此’只要在不脱離其要旨的範圍内，當然可以做各種改變。义例如，上述非揮發性記憶電路除了儲存補救電路的補救資訊之外，亦可廣泛應用在用於構成可程式邏輯的非揮發，記憶元件等上。非揮發性記憶體電晶體的串聯階數不限疋於2 1¾，亦可大於2階。對非揮發性記憶體電晶體之寫入與刪除的關係爲相對性的概念，亦可定義成與上述相反之刪除在你浮閘内注入電子，總之係以程式的概念來統稱非揮發性記憶體電晶體的閥値控制。系統LSI之内藏功能模組的種類及自動關閉電源控制亦可利用系統LSI内藏之計時器計數器或利用專用的技術器電路。此外，對非揮發性記憶體電晶體之寫入、刪除、讀出操作電I並不限定於以上的説明，亦可適切變更。本發明之半導體裝置並不限定於系、”先LSI、微電腦等，亦可應用在等單體記 -39- 本紙張尺度it財目國家標準(6nS) A4規格(21〇X297公爱) 560077 A7 B7 五、發明説明（37 ) 憶體LSI的補救電路等上。以本專利申請所揭示之主要發明所獲得之效果簡單説明如下：亦即，在讀出記憶資訊至以正反器（自鎖存）之靜態鎖存形態連接的非揮發性記憶體電晶體後，可立即停止外加電壓至非揮發性記憶體電晶體，因此可縮短電壓外加期間，提高長期資訊保持性能。一由於非揮發性記憶電路係以數_個串聯形態使用採單層多晶矽層的非揮發性記憶體電晶體，因此可以構成裝設非揮發記憶體的半導體裝置，其係可以簡化連接於靜態鎖存形態之非揮發性記憶體電晶體裝置的構造，並在一般邏輯電路處理或通用DRAM處理上完全不增加新的處理，即可顯著降低讀出不合格的發生率。由於以揮發性資料鎖存電路保持自非揮發性記憶體電晶體讀出的資料，以錯誤訂正電路處理資料鎖存電路所保持的資料，因此可進一步提高記憶資訊的可靠性。 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims

申請專利範圍 :種半導體裝置，其在料《板上具有非揮發性記憶祖，且上述非揮發性記憶體包含：數條非路’其係包含-對串聯電路，其包含串聯之負載元^ 非揮發性記憶體電晶體，並連接成靜態鎖存形態；窝入 k制私路，其係用#寫入資訊至上述數條非揮發性記㊅電路内；揮發性鎖存電路，其係可以鎖存自上述非揮發性記憶電路所讀出的記憶資訊；及讀出控制電路，其係使上述非揮發性記憶電路之記憶資訊鎖存在上述揮發性鎖存電路内；上述非揮發性記憶體電晶體係單層多晶碎閘極電晶體。如申請專利範圍第W之半導體裝置，其中上述讀出控制電路供應操作電源，其係用於因應讀出操作的指示，在 j數條非揮發性記憶電路上執行靜態鎖存操作，因應靜態鎖存操作，揮發性料電路完成鎖存操作後，切斷上述操作電源的供應。如申請專利範圍第2項之半導體裝置，其中上述讀出操作的指示，係因應對半導體裝置之重設指示來賦予。如申請專利範圍第^之半導體裝置，其中包含ecc電路 ,其係可以輸入上述揮發性鎖存電路鎖存之資訊並錯誤。、口申請專利範圍第β之半導體裝置，上述數條非揮發性元憶電路分別所包含之上述負載元件為具備源極、汲極 =極之第-導電型負載電晶體，上述非揮發性記憶體電晶體具備源極'没極、漂浮閘及控制問，且具有 560077 申請專利範園導電型，包含上述負栽電晶體與非揮發性吃恃触+ θ 電路具有：輪出^二隐體電晶體的串聯晶體在上述自：：：，其係結合上述非揮發性記憶體電非揮發性記悻俨：阳體上’及控制節點，其係結合上述極上，…晶體的控制問在上述負載電晶體的問上述-對串聯電路具有靜態鎖存串聯電路中> —μ i 开1尔juai對 *串聯電路的輸出節點連接於另一條聯電路的控制飭科受、为條等且上述一對串聯電路中之上述另一 =聯電路之w節點連接於上述—料聯電路之控制資ί:。對串聯電路之一對上述輸出節點上連接有互補 6.如申請專利範圍第1項之半導體裝置，上述數條非揮發性記憶電路：別所包含之上述負載元件為具備源極'汲極甲1極之第導電型負載電晶體，上述非揮發性記憶體電晶體具備源極、汲極、漂浮閘及控制閘，且具有第二導電型， G ;上述負載電晶體與非揮發性記憶體電晶體的串聯 ^ ^具有：輸出節點，其係結合上述非揮發性記憶體電晶體在上述負載電晶體上；程式節點，其係串連結合在上述輸出節點上之上述非揮發性記憶體電晶體之各個非揮發性圮憶體電晶體；及控制節點，其係在上述負載電晶體之閘極及上述非揮發性記憶體電晶體之控制閘上被 -2 - 本紙張尺度適財gj ®冢料(CNS)鐵格(摩297公爱） 560077 A8 B8 C8 D8 六、申請專利範圍共用結合，上述一對串聯電路具有靜態鎖存形態，其係彼此一條串聯電路的輸出節點連接於另一條串聯電路的控制節點，兩條串聯電路中之輸出節點上連接互補資料線，兩條串聯電路之程式節點上連接有互補程式控制線。 7. 如申請專利範圍第1或2項之半導體裝置，其中上述非揮發性記憶體電晶體包含：MIS電晶體，其具有：第二導電型的源極及汲極，其係形成在第一導電型的半導體區域上；閘極絕緣膜，其係形成在上述源極及汲極間的通道上；及漂浮閘，其係形成在上述閘極絕緣膜上；及控制閘，其係由經由閘極絕緣膜形成在上述漂浮閘之延伸部分之下的第二導電型半導體區域。 8. 如申請專利範圍第1項之半導體裝置，其中上述數條非揮發性記憶電路及寫入控制電路内所含之MIS電晶體為高電壓操作用MIS電晶體，上述揮發性鎖存電路及讀出控制電路内所含之MIS電晶體為低電壓操作用MIS電晶體。 9. 如申請專利範圍第7項之半導體裝置，在上述半導體基板上還包含具有各個MIS電晶體的邏輯電路及外部介面電路，上述非揮發性記憶體電晶體之閘極絕緣膜與具有上述外部介面電路之MIS電晶體之閘極絕緣膜的膜厚概略相等。 10. 如申請專利範圍第8項之半導體裝置，在上述半導體基板上還包含具有各個MIS電晶體的邏輯電路及外部介面電路，上述非揮發性記憶體電晶體之閘極絕緣膜與具有上 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) =部介面電路之MIS電晶體之閘極絕緣膜的膜厚概田各如申請專利範圍第！項之半導體裝置，在±述半導體上還包含具有各個廳電晶體的邏輯電路及外部介二電 ^上述非揮發性記憶體電晶體之閘極絕緣膜的膜厚比〗/、有上述輯電路之MIS電晶體的閘極絕緣膜為厚。 2·如:請專利_第7狀半導體裝置，在上述半導體基板還G 口具有各個MIS電晶體的邏輯電路及外部介面電上述非揮發性记憶體電晶體之閘極絕緣膜的膜厚比具有上述邏輯電路之MIS電晶體的閘極絕緣膜為厚。 13·如申請專利範圍第β之半導體裝置，其中上述半導體基匕。·被補救電路及替代上述被補救電路的補救電路、，上述非揮發性記憶電路為指定應以上述補救電路替代之被補救電路的補救資訊記憶電路。 Η·:申凊專利範圍第13項之半導體裝置，還包含熔絲程式 :路，其係作為對上述被補救電路之其他補救資訊記憶電路、，因應熔絲元件之熔斷狀態來記憶補救資訊。 15·如申請專利範圍第13或14項之半導體裝置，其中上述被補救電路為内之記憶體單元陣列。 16·如申請專利範圍第13或“項之半導體裝置，其中上述被補救電路為微電腦内藏DRAM之記憶體單元陣列。 17·如申=專利範圍第13或14項之半導體裝置，其中上述被補救电路為細1電腦内藏SRAM之記憶體單元陣列。 18·如申請專利範圍第13或14項之半導體裝置，其中上述數 560077 A8 B8 C8 D8 六、申請專利範圍條非揮發性記憶電路的一部分構成保持對其餘之非揮發性記憶電路保持之上述補救資訊之錯誤訂正碼的區域，還具有ECC電路，可以對上述數條非揮發性記憶電路的讀出資訊訂正錯誤。 19. 如申請專利範圍第1 8項之半導體裝置，其中上述寫入控制電路具有對上述非揮發性記憶電路禁止寫入操作的操作模式。 20. —種半導體裝置，其在半導體基板上具有非揮發性記憶體，且上述非揮發性記憶體包含數條非揮發性記憶電路，其包含一對包含負載與數個非揮發性記憶體電晶體的串聯電路，且連接成靜態鎖存形態；上述數個非揮發性記憶體電晶體係單層多晶矽閘極電晶體。 21. 如申請專利範圍第20項之半導體裝置，上述數條非揮發性記憶電路分別所包含之上述負載元件為具備源極、汲極及閘極之第一導電型負載電晶體，上述非揮發性記憶體電晶體具備源極、汲極、漂浮閘及控制閘，且具有第二導電型，包含上述負載電晶體與非揮發性記憶體電晶體的串聯電路具有：輸出節點，其係結合上述非揮發性記憶體電晶體在上述負載電晶體上；程式節點，其係串聯其他非揮發性記憶體電晶體在結合於上述輸出節點上之上述非揮發性記憶體電晶體上；及控制節點，其係在上述負載電晶體之閘極與上述非揮發性記憶體電晶體之控制閘上被共用結合， -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ^«uu/7 Α8 Β8 一 ___ C8 - 對串聯電路具有靜態鎖存形態，其係彼此一條 ^:路的輸出節點連接於另-條串聯電路的控制節點，兩釭串聯笔路之輸出節點上連接有互補資料線，兩條私％路之控制節，點上連接有互補寫入控制線。如申明專利範圍第20項之半導體裝置，其中上述非揮發 :口己憶體電晶體包含：MIS電晶體，其具有：第二導電土的源極及汲極，其係形成在第一導電型的半導體區域閘極纟巴緣膜’其係形成在上述源極及汲極間的通道及如浮問’其係形成在上述閘極絕緣膜上；及控制閘其係由經由閘極絕緣膜形成在上述漂浮閘之延伸部分之下的第二導電型半導體區域。 23.如申請專利範圍第2〇項之半導體裝置，其中上述半導體 ^板上包含：被補救電路及替代上述被補救電路的補救 %路，上述非揮發性記憶電路為指定應以上述補救電路替代之被補救電路的補救資訊記憶電路。 24·種半導體裝置，其包含：記憶電路，其包含串聯之第負載元件與第一非揮發性電晶體，及串聯之第二負載於元件與第二非揮發性電晶體；及保持電路，其係保持自上述記憶電路所讀出之資訊，上述第一非揮發性電晶體之控制端子連接於上述第二負載元件與上述第二非揮發性電晶體的接點，上述第二非揮發性電晶體之控制端子連接於上述第一負載元件與上述第一非揮發性電晶體的接點，上述保持電路連接於上述第一負載元件與上述第一非 -6 -

560077 A8 B8 C8 D8 、申請專利範圍揮發性電晶體之上述接點，及上述第二負載元件與上述第二非揮發性電晶體的上述接點，上述第一及第二非揮發性電晶體分別包含：MIS電晶體，其具有：第二導電型源極及汲極，其係形成在上述第一導電型的半導體區域上；閘極絕緣膜，其係形成在上述源極及汲極間的通道上；及漂浮閘，其係形成在上述閘極絕緣膜上；及控制閘，其係由經由閘極絕緣膜形成在上述漂浮閘之延伸部分之下的第二導電型半導體區域；上述第第二非揮發性記憶體電晶體係單層多晶矽閘極電晶 25. —種半導體裝其包含：記憶電路其包含串聯之第一負載元件與第3爹非揮發性電晶體，及申聯之第二負載於元件與第二非揮發性電晶體；及保持電路，其係保持自上述記憶電路所讀出之資訊，上述第一非揮發性電晶體之控制閘連接於上述第二負載元件與上述第二非揮發性電晶體的接點，上述第二非揮發性電晶體之控制閘連接於上述第一負載元件與上述第一非揮發性電晶體的接點，上述保持電路連接於上述第一負載元件與上述第一非揮發性電晶體之上述接點，及上述第二負載元件與上述第二非揮發性電晶體的上述接點，上述第一及第二非揮發性電晶體分別包含：源極及汲極，其係形成在上述半導體基板的半導體區域内；絕緣膜，其係形成在上述半導體區域内之通道區域上；漂浮本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 560077 A8 B8 C8 D8 六、申請專利範圍閘，其係形成在上述絕緣膜上；及控制閘，其係形成在上述半導體區域内；上述第一及第二非揮發性記憶體電晶體係單層多晶碎閘極電晶體。 26. 如申請專利範圍第25項之半導體裝置，其中上述半導體裝置還包含數個記憶體單元，上述記憶電路為用於記憶上述數個記憶體單元之補救位址的電路。 27. 如申請專利範圍第25項之半導體裝置，其中上述第一及第二非揮發性電晶體為EEPROM記憶體單元。 28. 如申請專利範圍第25項之半導體裝置，其中上述保持電路為鎖存電路。 29. 如申請專利範圍第25項之半導體裝置，其中上述第一及第二負載元件為MIS電晶體。本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)